KR20040057546A - 반도체 소자의 소자분리막 형성 방법 - Google Patents

반도체 소자의 소자분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 얕은 깊이의 트렌치를 이용하는 STI(Shallow Trench Isolation) 공정에서 패드 산화막과 질화막을 패터닝한 후 HF를 이용한 세정 공정으로 질화막의 하부에 언더컷이 발생되도록 패드 산화막의 측면을 식각한다. 트렌치를 형성한 후 소프트 세정 공정을 진행하여 트렌치의 상, 하부 모서리 부분을 둥글게 만드는 동시에 식각으로 인한 피해 및 표면의 거칠기를 감소시킨다. 본 발명은 공정을 단순화시키고 공정 마진을 증가시키며 소자의 전기적 특성을 향상시킨다.

Description

반도체 소자의 소자분리막 형성 방법 {Method for forming isolation layer in a semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 더욱 상세하게는 얕은 깊이의 트렌치를 이용하는 STI(Shallow Trench Isolation) 공정에서 트렌치의 모서리 부분을 둥글게 형성할 수 있도록 한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
얕은 깊이의 트렌치를 이용하여 소자분리막을 형성하는 STI(Shallow Trench Isolation) 공정에서 트렌치의 상부 모서리 부분을 둥글게 만들면 전기장(Electric field)의 집중을 유도하여 험프 이펙트(Hump effect)을 야기하는 문제점을 해결할 수 있으며, 트렌치의 하부 모서리 부분을 둥글게 만들면 접합누설(Junction leakage)의 원인으로 작용하는 문제점(Stacking fault & dislocation)을 제거할 수 있다.
도 1a 내지 도 1h는 트렌치의 모서리 부분을 둥글게 형성하기 위한 종래 반도체 소자의 소자분리막 형성 과정을 도시한다.
도 1a는 실리콘 기판(1) 상에 100 내지 150Å 두께의 패드 산화막(2) 및 1400Å 두께의 질화막(3)을 순차적으로 형성한 상태의 단면도이고, 도 1b는 소자분리 마스크를 이용하여 질화막(3) 상에 감광막 패턴(4)을 형성한 상태의 단면도이다.
도 1c는 감광막 패턴(4)을 식각 마스크로 이용하여 노출된 부분의 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)을 소정 깊이 식각한 상태의 단면도로서, 식각 과정에서 생성된 폴리머(5)가 질화막(3), 패드 산화막(2) 및 실리콘 기판(1)의 측벽에 부착되기 때문에 실리콘 기판(1)에는 측벽이 둥근 형태를 갖는 얕은 깊이의 트렌치가 형성된다.
도 1d는 도 1c의 상태에서 연속적으로 노출된 부분의 실리콘 기판(1)을 식각하여 소정 깊이의 트렌치(6)를 형성한 상태의 단면도이다.
도 1e는 감광막 패턴(4) 및 폴리머(5)를 제거한 후 세정한 상태의 단면도이고, 도 1f는 트렌치(6)가 매립되도록 전체 상부면에 6000Å 정도 두께의 절연막(7)을 형성한 상태의 단면도이다. 절연막(7)은 고밀도 산화막으로 형성한다.
도 1g는 화학적기계적연마(CMP) 공정으로 절연막(7) 및 질화막(3)을 연마하여 표면을 평탄화한 상태의 단면도로서, 이 때 600Å 두께의 질화막(3)이 잔류되도록 한다.
도 1h는 HF 및 H3PO4혼합 용액으로 잔류된 질화막(3) 및 패드 산화막(2)을 제거함으로써 트렌치(6) 내에 소자분리막(7a)이 형성된 상태의 단면도이다.
트렌치의 모서리 부분을 둥글게 만드는 방법으로는 여러 가지 방법이 있는데, 확산(Diffusion)을 이용하는 방법이 가장 많이 이용된다. 그러나 이 방법을 이용하면 활성영역(Active region)을 침입하는 문제와 열적 스트레스(Thermal stress)에 의한 디스로케이션(Dislocation) 문제가 발생하여 누설전류가 초래된다.
또한, 다른 방법으로는 감광막 마스크 또는 하드 마스크를 이용한 식각 방법이 있는데, 상기와 같이 감광막 마스크를 이용하여 식각할 경우 막의 밀도에 의해 도 1h와 같이 모서리 부분(A 부분)이 완전히 둥글게 식각되지 않고 각진 모양으로 식각되기 때문에 고전압 소자의 경우 험프(Hump)가 야기될 수 있다.
따라서 본 발명은 패드 산화막과 질화막을 패터닝한 후 HF를 이용한 세정 공정으로 질화막 하부에 언더컷이 생성되도록 하고, 트렌치 형성후 소프트 세정 공정을 진행하여 측면 식각에 의해 트렌치의 상, 하부 모서리 부분이 둥글게 되도록 하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성한 후 소자분리 마스크를 이용하여 상기 질화막 및 패드 산화막을 패터닝하는 단계와, 상기 패드 산화막의 식각에 의해 상기 질화막 하부에 언더컷이 발생되도록 세정하는 단계와, 패터닝된 상기 질화막을 마스크로 이용한 식각 공정으로 노출된 부분의 실리콘 기판을 식각하여 트렌치를 형성하는 단계와, 건식 세정 공정으로 상기 트렌치의 상부 및 하부 모서리 부분을 둥글게 만드는 단계와, 상기 트렌치가 매립되도록 전체 상부면에 절연막을 형성한 후 표면을 평탄화하고, 잔류된 상기 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 실리콘 질화막 및 패드 산화막은 활성화된 플라즈마를 이용한 건식 식각으로 패터닝하며, 상기 세정 공정은 HF를 이용하여 50 내지 200Å의 상기 패드 산화막이 식각되도록 실시하는 것을 특징으로 한다.
상기 건식 세정 공정은 소프트 세정 공정이며, 상기 소프트 세정 공정은 반응 가스인 불소 리치 40 내지 60CF4및 8∼12O2및 희석 가스인 80∼120Ar이 혼합된 가스를 사용하고, 10 내지 20mT의 압력, 최대 전력은 500 내지 700와트(W), 바이어스 전력은 0와트(W)인 조건에서 20 내지 30초동안 실시하는 것을 특징으로 한다.
상기 트렌치 형성을 위한 식각 공정 및 상기 건식 세정 공정은 인-시투로 실시하는 것을 특징으로 한다.
도 1a 내지 도 1h는 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11: 실리콘 기판 2, 12: 패드 산화막
3, 13: 질화막 4, 14: 감광막 패턴
5: 폴리머 6, 15: 트렌치
7: 절연막 7a, 16:소자분리막
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위한 단면도이다.
도 2a는 실리콘 기판(11) 상에 패드 산화막(SiO2; 12) 및 실리콘 질화막(Si3N4; 13)을 순차적으로 형성한 상태의 단면도이고, 도 2b는 소자분리 마스크를 이용하여 실리콘 질화막(13) 상에 감광막 패턴(14)을 형성한 상태의 단면도이다.
도 2c는 감광막 패턴(14)을 마스크로 이용한 건식 식각으로 노출된 부분의 실리콘 질화막(13) 및 패드 산화막(12)을 식각한 후 감광막 패턴(14)을 제거하고 세정한 상태의 단면도로서, 세정 공정시 HF를 이용한 처리를 통해 50 내지 200Å 정도의 패드 산화막(12)이 식각되도록 하여 실리콘 질화막(13)의 하부에 언더컷(B부분)이 발생되도록 한다. 이 때 실리콘 질화막(13) 및 패드 산화막(12)은 활성화된 플라즈마를 이용한 건식 식각으로 제거하는데, 공정 방식에 따라 활성화를 위한 기체가 다르게 사용될 수 있지만, 실리콘 질화막(13)의 경우 예를 들어, CxFy, CoHpFq, Ar 등이 일정 비율로 홉합된 기체를 사용한다.
도 2d는 실리콘 질화막(13)을 식각 마스크로 이용한 식각 공정으로 노출된 부분의 실리콘 기판(11)을 3500 내지 4000Å 정도의 깊이로 식각하여 트렌치(15)를 형성한 상태의 단면도이다.
도 2e는 트렌치(15)의 상부 및 하부 모서리 부분을 둥글게 만들기 위해 20 내지 30초(sec)동안 소프트 세정 공정(Soft Cleaning Step; SCS)을 실시한 상태의 단면도로서, 소프트 세정 공정은 반응 가스인 불소 리치(Rich fluorine) 40 내지 60CF4및 8∼12O2및 희석 가스인 80∼120Ar이 혼합된 가스를 사용하고, 10 내지 20mT 정도의 저압, 최대 전력은 500 내지 700와트(W), 바이어스 전력은 0와트(W)인 조건에서 실시한다.
상기와 같이 바이어스 전력을 인가하지 않음으로써 이온의 직진성이 최소화되어 불소(F) 레디컬에 의한 측면 식각이 이루어진다. 이 때 언더컷(B 부분)에 의해 노출된 트렌치(15)의 상부와 하부 모서리 부분이 측면 식각에 의해 둥글게 만들어지는 동시에 식각으로 인한 피해와 트렌치(15) 표면의 거칠기도 감소하게 된다.
이와 같이 건식 세정 원리(Dry Cleaning Etch Mechanism)를 이용하는 소프트 세정 공정은 트렌치(15)를 형성하는 식각 공정후 인-시투(In-Situ)로 실시한다.
도 2f는 도 1f 내지 도 1h의 공정과 마찬가지로 트렌치(15)가 매립되도록 전체 상부면에 6000Å 정도 두께의 고밀도 산화막을 증착하여 절연막(16)을 형성한 후 화학적기계적연마(CMP) 공정으로 절연막(16)을 연마하여 표면을 평탄화하고, 잔류된 질화막(13) 및 패드 산화막(12)을 제거함으로써 트렌치(15) 내에 소자분리막(16)이 형성된 상태의 단면도이다.
감광막 마스크를 이용한 식각 공정으로 트렌치의 모서리 부분을 둥글게 만드는 종래의 경우 높은 단차 및 막의 밀도에 의해 모서리 부분이 완전히 둥글게 식각되지 않고 각진 모양으로 식각되었다. 그러나 본 발명은 패드 산화막과 질화막을 패터닝하고 트렌치를 형성하기 전에 HF를 이용한 세정 공정으로 질화막의 하부에 언더컷이 생성되도록 패드 산화막의 측면을 식각한다. 그리고 트렌치 형성후 바이어스 전력을 인가하지 않은 상태에서 소프트 세정 공정을 진행하여 측면 식각에 의해 트렌치의 노출된 상, 하부 모서리 부분이 둥글게 식각되도록 한다.
따라서 감광막 마스크를 사용하지 않고 임계치수(CD) 제어 측면에서 유리한 하드 마스크(실리콘 질화막)를 그대로 이용하여 트렌치를 식각하며, 간단한 인-시투 소프트 세정 공정으로 트렌치 상, 하부 모서리 부분을 둥글게 만드는 동시에 식각으로 인한 피해 및 표면의 거칠기를 감소시킴으로써 공정이 단순해지고 공정 마진이 증가되며 소자의 전기적 특성이 향상된다.

Claims (6)

  1. 실리콘 기판 상에 패드 산화막 및 질화막을 순차적으로 형성한 후 소자분리 마스크를 이용하여 상기 질화막 및 패드 산화막을 패터닝하는 단계와,
    상기 패드 산화막의 식각에 의해 상기 질화막 하부에 언더컷이 발생되도록 세정하는 단계와,
    패터닝된 상기 질화막을 마스크로 이용한 식각 공정으로 노출된 부분의 실리콘 기판을 식각하여 트렌치를 형성하는 단계와,
    건식 세정 공정으로 상기 트렌치의 상부 및 하부 모서리 부분을 둥글게 만드는 단계와,
    상기 트렌치가 매립되도록 전체 상부면에 절연막을 형성한 후 표면을 평탄화하고, 잔류된 상기 질화막 및 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1 항에 있어서, 상기 실리콘 질화막 및 패드 산화막은 활성화된 플라즈마를 이용한 건식 식각으로 패터닝하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 1 항에 있어서, 상기 세정 공정은 HF를 이용하여 50 내지 200Å의 상기 패드 산화막이 식각되도록 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막형성 방법.
  4. 제 1 항에 있어서, 상기 건식 세정 공정은 소프트 세정 공정인 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 4 항에 있어서, 상기 소프트 세정 공정은 반응 가스인 불소 리치 40 내지 60CF4및 8∼12O2및 희석 가스인 80∼120Ar이 혼합된 가스를 사용하고, 10 내지 20mT의 압력, 최대 전력은 500 내지 700와트(W), 바이어스 전력은 0와트(W)인 조건에서 20 내지 30초동안 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  6. 제 1 항에 있어서, 상기 트렌치 형성을 위한 식각 공정 및 상기 건식 세정 공정은 인-시투로 실시하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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CN108063098A (zh) * 2017-11-14 2018-05-22 上海华力微电子有限公司 有源区顶部圆滑度的模拟检测方法

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