KR20040050114A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막의 적층 구조가 형성되고 소자 분리 영역에 형성된 트렌치에 절연물질이 매립된 상태에서 이온 주입 공정으로 절연 물질의 상부 중앙부분과 측면 부분의 식각률 차이를 발생시켜 절연 물질의 화학적 식각 시 상부 가장 자리가 둥글게 형성된 소자 분리막이 형성되도록 함으로써, 모우트가 형성되는 것을 방지하고 식각 찌꺼기가 잔류하는 것을 방지할 뿐만 아니라 특정 부분에서 전계가 집중되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조로 이루어진 소자 분리막의 상부 가장 자리를 둥글게 형성하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
모든 반도체 소자에서는 각종 소자를 전기적으로 분리하기 위하여 소자 분리막을 형성한다. 종래에는 소자 분리막을 LOCOS(Local oxidation) 공정으로 형성하였으나, 이러한 경우 소자 분리막의 가장 자리에서 버즈 빅(Bird's beak)이 발생되어 소자의 전기적 특성 및 집적도를 저하시키는 문제점이 발생된다.
반도체 소자가 고집적화 되어감에 따라, 소자 분리막에 버즈 빅이 발생되는 것을 방지하면서 소자 분리막이 차지하는 면적을 최소화할 수 있도록 소자 분리막을 STI(Shallow Trench Isolation) 구조로 형성한다.
STI 구조의 소자 분리막을 형성하는 방법을 간략하게 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 패드 산화막(102) 및 패드질화막(103)을 순차적으로 형성한다. 이어서, 패드 질화막(103) 상부에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 소자 분리막이 형성될 영역인 소자 분리 영역이 정의된 포토레지스트 패턴(104)을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막(103)이 노출된다.
도 1b를 참조하면, 식각 공정을 통해 소자 분리 영역의 패드 질화막(103)을 제거한 후 하부에 노출된 패드 산화막(102)을 순차적으로 제거한다. 이로써, 소자 분리 영역의 반도체 기판(101)이 노출된다. 이어서, 소자 분리 영역의 반도체 기판(101)을 소정 깊이까지 식각하여 트렌치(105)를 형성한다.
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 104)을 제거한 후, 트렌치(105)가 매립되도록 전체 상부에 절연 물질층(106)을 형성한다.
도 1d를 참조하면, 화학적 기계적 연마 공정으로 패드 질화막(103) 상부의 절연 물질층을 제거하여 트렌치(105)에만 절연물질층(106)을 잔류시킨다. 이때, 패드 질화막(103)까지 과도하게 연마하여 반도체 기판(101) 표면으로부터 소자 분리막(106)의 잔류 높이(Effective Field Oxide Height; EFH)를 조절한다.
도 1e를 참조하면, 패드 질화막(도 1d의 103) 및 패드 산화막(도 1d의 102)을 제거한다. 이로써, 소자 분리막(106)이 형성된다. 이때, 도 1d에서 패드 질화막을 두껍게 잔류시킨 상태에서 화학적 식각(Chemical etch)을 적게 실시하여 패드 질화막을 제거하면 소자 분리막(106)의 상부 가장자리에 식각 경사면(106a)이 형성된다. 이렇게, 소자 분리막(106)의 상부 가장자리에 식각 경사면(106a)이 형성될 경우 발생될 수 있는 문제점을 설명하면 다음과 같다.
도 1f를 참조하면, 소자 분리막(106)을 형성한 후에는 이온 주입 공정으로 웰(도시되지 않음)을 형성하거나 트랜지스터 또는 플래시 메모리 셀과 같은 반도체 소자의 문턱 전압을 조절하기 위한 이온 주입층(도시되지 않음)을 형성할 수 있다. 이어서, 반도체 기판(101) 상에 터널 산화막(107) 및 제1 폴리실리콘층(108)을 순차적으로 형성한 후 플로팅 게이트를 형성하기 위한 중단 단계로 식각 공정을 실시하여 제1 폴리실리콘층(108)을 1차 패터닝 한다. 이때, 제1 폴리실리콘층(108)과 소자 분리막(106)이 중첩되는 영역에서는 소자 분리막의 식각 경사면(도 1e의 106a)에 의해 깊은 골이 형성되고, 그 곳에는 제1 폴리실리콘층(108)을 패터닝하면서 발생된 식각 찌꺼기(109)가 잔류되어 후속 공정에서의 패터닝 특성을 포함한 공정의 신뢰성을 저하시킨다. 또한, 소자 분리막(106)과 중첩되는 부분의 제1 폴리실리콘층(108)이 식각 경사면에 의해 뾰족한 형태로 형성된다.
도 1g를 참조하면, 전체 상부에 유전체막(110) 및 제2 폴리실리콘층(111)을 순차적으로 형성하고 콘트롤 게이트 마스크를 이용한 식각 공정으로 제2 폴리실리콘층(111) 및 유전체막(110)을 패터닝하여 콘트롤 게이트를 형성한 후, 자기 정렬 식각 공정으로 제1 폴리실리콘층(108)을 패터닝하여 플로팅 게이트를 형성한다. 이때, 소자 분리막(106)의 식각 경사면(도 1e의 106a)에 의해 소자 분리막(106)과 중첩되는 부분의 제1 폴리실리콘층(108)이 뾰족한 형태(112)로 형성되어 전계가 집중되고, 이로 인해 누설 전류 특성을 포함한 플래시 메모리 셀의 전기적 특성 및 신뢰성이 저하될 수 있다.
결국, 도 1d에서 패드 질화막(103)을 너무 두껍게 잔류시킨 상태에서 화학적식각(Chemical etch)을 적게 실시하여 패드 질화막을 제거하면 상부 가장자리에 식각 경사면이 형성되어 식각 찌꺼기가 잔류되거나 전계가 집중되는 현상이 발생되고, 이로 인해 공정의 신뢰성이나 소자의 전기적 특성이 저하될 수 있다.
도 2는 종래 기술의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 상기의 문제점을 해결하기 위하여 도 1d에서 패드 질화막을 두껍게 잔류시킨 상태에서 화학적 식각(Chemical etch)을 많이 실시하여 패드 질화막을 제거하면, 소자 분리막(106)의 상부 가장 자리가 식각되어 모우트(106b)가 형성된다. 마찬가지로, 모우트(106b)가 형성되면 모우트(106b)가 형성된 영역에서는 게이트 산화막이 얇게 형성되어 누설 전류가 발생될 수 있으며, 이로 인해 트랜지스터나 플래시 메모리 셀의 문턱 전압이 변하여 소자의 전기적 특성 및 신뢰성이 저하되는 문제점이 발생된다. 또한, 게이트 전극을 형성하기 위한 폴리실리콘층 패터닝 공정을 포함한 각종 식각 공정 시 식각 찌꺼기(Residue)가 모우트(106b)에 잔류하여 공정의 신뢰성을 저하시키는 문제점이 발생될 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막의 적층 구조가 형성되고 소자 분리 영역에 형성된 트렌치에 절연물질이 매립된 상태에서 이온 주입 공정으로 절연 물질의 상부 중앙부분과 측면 부분의 식각률 차이를 발생시켜 절연 물질의 화학적 식각 시 상부 가장 자리가 둥글게 형성된 소자 분리막이 형성되도록 함으로써, 모우트가 형성되는 것을 방지하고 식각 찌꺼기가 잔류하는 것을 방지할 뿐만 아니라 특정 부분에서 전계가 집중되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2는 종래 기술의 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 301 : 반도체 기판102, 302 : 패드 산화막
103, 303 : 패드 질화막104, 304 : 포토레지스트 패턴
105, 305 : 트렌치106, 306 : 절연 물질층, 소자 분리막
106a : 식각 경사면106b : 모우트
107 : 터널 산화막108 : 제1 폴리실리콘층
109 : 식각 찌꺼기110 : 유전체막
111 : 제2 폴리실리콘층112 : 제1 폴리실리콘층의 뾰족한 부분
본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은
소자 분리 영역이 정의된 패드 산화막 및 패드 질화막의 적층 구조가 형성된 반도체 기판이 제공되는 단계와, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치가 매립되도록 전체 상부에 절연물질층을 형성한 후 화학적 기계적 연마 공정으로 패드 질화막 상부의 절연물질층을 제거하는 단계와, 이온 주입 공정으로 절연물질층 상부에 결함을 발생시키는 단계와, 패드 질화막을 일정 두께만큼 제거하여 절연물질층의 측면을 노출시키는 단계와, 절연물질층의 노출된 측면과 결함이 존재하는 상부의 식각률 차이를 이용하여 식각 공정으로 절연물질층의 상부 가장자리를 둥글게 라운딩 처리 하는 단계 및 패드 질화막 및 패드 산화막을 제거하는 단계를 포함한다.
상기에서, 식각 공정은 불산 계열의 용액이나 BOE를 사용하여 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 3a를 참조하면, 반도체 기판(301) 상에 패드 산화막(302) 및 패드 질화막(303)을 순차적으로 형성한다. 이어서, 패드 질화막(303) 상부에 포토레지스트를 도포한 후 노광 및 현상 공정을 실시하여 소자 분리막이 형성될 영역인 소자 분리 영역이 정의된 포토레지스트 패턴(304)을 형성한다. 이로써, 소자 분리막이 형성될 영역의 패드 질화막(303)이 노출된다.
도 3b를 참조하면, 식각 공정을 통해 소자 분리 영역의 패드 질화막(303)을 제거한 후 하부에 노출된 패드 산화막(302)을 순차적으로 제거한다. 이로써, 소자 분리 영역의 반도체 기판(301)이 노출된다. 이어서, 소자 분리 영역의 반도체 기판(301)을 소정 깊이까지 식각하여 트렌치(305)를 형성한다.
도 3c를 참조하면, 포토레지스트 패턴(도 3b의 304)을 제거한 후, 트렌치(305)가 매립되도록 전체 상부에 절연 물질층(306)을 형성한다.
도 3d를 참조하면, 화학적 기계적 연마 공정으로 패드 질화막(303) 상부의 절연 물질층을 제거하여 트렌치(305)에만 절연물질층(306)을 잔류시킨다. 이때, 패드 질화막(303)까지 과도하여 연마하여 반도체 기판(301) 표면으로부터 소자 분리막(306)의 잔류 높이(Effective Field oxide Height; EFH)를 조절한다.
도 3e를 참조하면, 이온 주입 공정으로 절연물질층(306)의 상부에 결함(Defect)을 발생시킨다. 이때, 이온 주입 공정으로 절연물질층(306)의 상부에 결함을 발생시키기만 하면 되므로 주입되는 이온의 종류에는 제한이 없으며, 이온이 반도체 기판(301)까지 주입되지 않도록 이온 주입 에너지를 조절하기만 하면 된다.
도 3f를 참조하면, 절연물질층(306)의 상부 측면이 일부 노출되도록 패드 질화막(303)을 소정의 두께만큼 제거한다.
도 3g를 참조하면, 절연물질층(306)의 노출된 상부를 식각하여 상부 가장자리를 둥글게 라운딩 처리한다. 여기서, 절연물질층(306)의 상부에는 도 3e에서 실시한 이온 주입 공정에 의해 결함이 발생된 상태이며, 도 3f에서 패드 질화막(303)의 일부가 제거되면서 노출된 절연물질층(306)의 측면은 결함이 없는 상태이므로, 절연물질층(306)의 상부 중앙부분과 측면 부분에서 식각률의 차이가 발생된다. 이로 인해, 절연물질층(306)의 상부 가장자리가 둥글게 식각되어 라운딩처리 된다. 이때, 식각 공정은 식각 용액으로 불산(HF) 계열의 용액이나 BOE(Buffered Oxide Etchant)를 사용하여 실시할 수 있으며, 식각 용액의 농도나 식각 공정 시간을 조절하여 절연물질층(306)의 상부 가장자리가 라운딩되는 정도를 조절할 수 있다.
도 3h를 참조하면, 패드 질화막(도 3g의 303) 및 패드 산화막(도 3g의 302)을 제거한다. 이때, 패드 질화막 및 패드 산화막이 제거되면서 절연물질층(도 3g의 306)의 노출된 상부가 균일하게 식각되므로 절연물질층의 상부가 라운딩 처리된 상태 그대로 유지된다. 이로써, 상부 가장자리가 둥글게 라운딩 처리된 절연물질층으로 이루어진 소자 분리막(306)이 형성된다.
상술한 바와 같이, 본 발명은 소자 분리막의 상부 가장자리에 대한 식각 경사각을 완만하게 함으로써, 모우트가 형성되는 것을 방지하고 식각 찌꺼기 잔류하는 것을 방지할 뿐만 아니라 특정 부분에서 전계가 집중되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (2)
- 소자 분리 영역이 정의된 패드 산화막 및 패드 질화막의 적층 구조가 형성된 반도체 기판이 제공되는 단계;상기 반도체 기판의 상기 소자 분리 영역에 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 전체 상부에 절연물질층을 형성한 후 화학적 기계적 연마 공정으로 상기 패드 질화막 상부의 상기 절연물질층을 제거하는 단계;이온 주입 공정으로 상기 절연물질층 상부에 결함을 발생시키는 단계;상기 패드 질화막을 일정 두께만큼 제거하여 상기 절연물질층의 측면을 노출시키는 단계;상기 절연물질층의 노출된 측면과 결함이 존재하는 상부의 식각률 차이를 이용하여 식각 공정으로 상기 절연물질층의 상부 가장자리를 둥글게 라운딩 처리 하는 단계; 및상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 식각 공정은 불산 계열의 용액이나 BOE를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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Cited By (1)
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| KR101127033B1 (ko) * | 2004-12-07 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자 및 반도체 소자의 ｓｔｉ형 소자분리막 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101127033B1 (ko) * | 2004-12-07 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자 및 반도체 소자의 ｓｔｉ형 소자분리막 형성방법 |
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| WITN | Withdrawal due to no request for examination |