KR20040034825A - 강유전체 메모리 장치 및 그것의 제어 방법 - Google Patents

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Abstract

본 발명의 강유전체 랜덤 액세스 메모리 장치에 따르면, 펄스 발생 회로는 어드레스의 천이에 응답하여 펄스 신호를 발생하고, 칩 인에이블 버퍼 회로는 상기 펄스 신호의 제 1 천이에 응답하여 칩 인에이블 플래그 신호를 활성화시킨다. 행 선택 회로는 상기 어드레스에 응답하여 상기 행들 중 하나를 선택 및 구동하고 플레이트 라인의 선택을 알리는 플래그 신호를 발생한다. 제어 회로는 기입 인에이블 신호의 활성화에 응답하여 플레이트 제어 신호를 활성화시키고, 상기 펄스 신호의 제 2 천이에 응답하여 상기 플레이트 제어 신호를 비활성화시킨다. 상기 플레이트 제어 신호의 활성화에 따라 상기 선택된 행의 플레이트 라인이 다시 활성화되고, 상기 플레이트 제어 신호의 비활성화에 따라 상기 선택된 행의 플레이트 라인이 비활성화된다.

Description

강유전체 메모리 장치 및 그것의 제어 방법{FERROELECTRIC MEMORY DEVICE AND METHOD FOR CONTROLLING THE SAME}
본 발명은 반도체 메모리 장치들에 관한 것으로, 좀 더 구체적으로는 어드레스 천이 검출 기능 (address transition detecting function)을 포함하는 강유전체 랜덤 액세스 메모리 장치에 관한 것이다.
최근, 전원 오프시 조차 데이터를 유지하는 기능을 갖는 불 휘발성 메모리는 히스테리시스 특성 (hysteresis characteristics)을 보이는 PZT와 같은 강유전 물질의 사용을 통해 실현되어 왔다. 메모리 셀에 그러한 강유전 물질을 사용함으로써, 불 휘발성 메모리는 간단한 구조로 구현될 수 있다. 강유전체 램 (Ferroelectric Random Access Memory, 이하 "FRAM"이라 칭함) 장치는 불 휘발성의 특성을 가지며, 고속 저 전압 동작이 가능하기 때문에 많은 메모리 칩 메이커들의 관심과 경쟁이 고조되고 있다. 예컨대, FRAM의 동작 속도는 분극 반전 시간에 의해 결정된다. 강유전체 커패시터의 분극 반전 속도는 커패시터의 면적, 강유전체 박막의 두께, 인가 전압 등에 따라 결정되며, 통상 ㎱ 단위이다. 이는 ㎲ 단위의 읽기/쓰기 시간을 갖는 EEPROM이나 플래시 메모리와 비교할 때 훨씬 빠른 속도로 동작 가능함을 의미한다.
도 1은 일반적인 FRAM 장치를 보여주는 블록도이다. 도 1의 FRAM 장치는 메모리 셀 어레이 (10), 행 선택 회로 (20), 행 어드레스 래치 회로 (30), 열 어드레스 래치 회로 (40), 열 선택 회로 (50), 칩 인에이블 버퍼 회로 (60), 입출력 제어 회로 (70), 감지 증폭기 회로 (80), 데이터 출력 버퍼 ＆ 기입 드라이버 회로 (90), 입출력 래치 회로 (100), 그리고 제어 회로 (110)를 포함한다. 이러한 회로들의 동작은 참조 도면들에 의거하여 이하 설명될 것이다.
먼저, 도 1에 도시된 FRAM 장치의 읽기 동작을 설명하기 위한 동작 타이밍도를 보여주는 도 2를 참조하면, 외부 칩 인에이블 신호 (XCEB)가 하이 레벨에서 로우 레벨로 천이할 때, 칩 인에이블 버퍼 회로 (60)는 외부 칩 인에이블 신호 (XCEB)의 하이-로우 천이 (high-low transition)에 응답하여 칩 인에이블 플래그 신호 (ICE)를 로우 레벨에서 하이 레벨로 활성화시킨다. 이때, 행 어드레스 래치 회로 (30) 및 열 어드레스 래치 회로 (40)는 칩 인에이블 플래그 신호 (ICE)에 응답하여 대응하는 유효한 어드레스를 각각 래치한다. 행 선택 회로 (20)는 행 어드레스 래치 회로 (30)에 래치된 행 어드레스 (RAi/RAiB) (i는 1 또는 그 보다 큰 양의 정수)에 응답하여 대응하는 행 또는 워드 라인 (예를 들면, WL0) 및 플레이트 라인 (예를 들면, PL0)을 활성화시킨다. 플레이트 라인 (PL0)의 활성화에 의해서 강유전체 커패시터와 대응하는 비트 라인 사이에 챠지 세어링이 이루어진다.
그 다음에, 제어 회로 (110)는 플레이트 라인의 선택을 알리는 플래그 신호 (PLFLAG)에 응답하여 감지 증폭 인에이블 신호 (SAEN)를 활성화시킨다. 이는 감지 증폭기 회로 (80)가 각 비트 라인 상의 전압을 감지 증폭하게 한다. 데이터 출력 버퍼 회로 (90)는 열 선택 회로 (50)에 의해서 선택된 열들 또는 비트 라인들 상의 증폭된 전압들을 읽기 데이터로서 입출력 래치 회로 (110)를 통해 외부로 출력한다. 상기 외부 칩 인에이블 신호 (XCEB)가 로우 레벨에서 하이 레벨로 비활성화된 후, 칩 인에이블 플래그 신호 (ICE) 및 활성화된 워드 라인은 감지 증폭 인에이블 신호 (SAEN)가 비활성화됨에 따라 순차적으로 비활성화된다.
도 3은 도 1에 도시된 FRAM 장치의 쓰기 동작을 설명하기 위한 동작 타이밍도이다. 도 3에 도시된 바와 같이, 쓰기 동작은 메모리 셀 어레이 (10)에 저장될 데이터가 입출력 래치 회로 (110), 기입 드라이버 회로 (90), 그리고 열 선택 회로 (50)를 통해 선택된 비트 라인들로 전달되는 점을 제외하면 읽기 동작과 동일하다. 그러므로 쓰기 동작에 대한 설명은 여기서 생략된다.
도 2 및 도 3에 도시된 바와 같은 동작 타이밍을 기초로 하여 읽기/쓰기 동작을 수행하기 때문에, 일반적인 FRAM 장치는 어드레스 천이 검출 방식을 채용한 메모리의 비동기식 동작 조건을 충족하지 못하는 문제점을 갖는다. 예를 들면, 어드레스 천이 검출 방식을 채용한 메모리는 읽기/쓰기 동작 후에 연속해서 쓰기 동작이 수행되는 비동기식 동작 조건을 요구하고 있다. 도 2 및 도 3에 도시된 바와 같이, 도 1의 FRAM 장치는 외부 칩 인에이블 신호 (XCEB)가 하이 레벨에서 로우 레벨로 활성화될 때 현재 설정된 어드레스를 래치하며, 그렇게 래치된 어드레스를 이용하여 읽기/쓰기 동작을 수행하게 된다. 즉, 도 1에 도시된 FRAM 장치는 외부 신호 (XCEB)의 천이에 동기되어 읽기/쓰기 동작을 수행한다. 그러한 까닭에, 외부 신호 (XCEB)가 로우로 활성화되어 있는 동안 (또는 외부 신호 (XCEB)가 하이로 비활성화되기 이전에), 읽기/쓰기 동작을 수행하는 것은 실질적으로 불가능하다.
본 발명의 목적은 어드레스 천이 검출 방식을 이용한 비동기식 동작을 수행하는 강유전체 랜덤 액세스 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 어드레스 천이 검출 방식을 채용한 강유전체 랜덤 액세스 메모리 장치의 제어 방법을 제공하는 것이다.
도 1은 일반적인 FRAM 장치를 보여주는 블록도;
도 2는 도 1에 도시된 FRAM 장치의 읽기 동작을 설명하기 위한 동작 타이밍도;
도 3은 도 1에 도시된 FRAM 장치의 쓰기 동작을 설명하기 위한 동작 타이밍도;
도 4는 본 발명에 따른 FRAM 장치를 보여주는 블록도;
도 5는 본 발명에 따른 FRAM 장치의 읽기 동작을 설명하기 위한 동작 타이밍도; 그리고
도 6은 본 발명에 따른 FRAM 장치의 쓰기 동작을 설명하기 위한 동작 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
10, 210 : 메모리 셀 어레이
20, 220 : 행 선택 회로
30, 40, 230, 240 : 어드레스 래치 회로
50, 260 : 열 선택 회로
60, 300 : 칩 인에이블 버퍼 회로
70, 330 : 입출력 제어 회로
80, 250 : 감지 증폭기 회로
90, 270 : 데이터 출력 버퍼 & 기입 드라이버 회로
210, 320 : 입출력 래치 회로
210, 310 : 제어 회로
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 불 휘발성 반도체 메모리 장치는 복수의 워드 라인들, 상기 워드 라인들에 각각 대응하는 복수의 플레이트 라인들, 복수의 비트 라인들, 그리고 상기 라인들에 연결된 복수의 강유전체 메모리 셀들을 포함하는 메모리 셀 어레이를 포함한다. 행 어드레스 래치 회로는 칩 인에이블 플래그 신호에 응답하여 행 어드레스를 래치하고, 열 어드레스 래치 회로는 상기 칩 인에이블 플래그 신호에 응답하여 열 어드레스를 래치한다. 펄스 발생 회로는 상기 행 및 열 어드레스들의 천이에 응답하여 펄스 신호를 발생한다. 칩 인에이블 버퍼 회로는 외부 칩 인에이블 신호를 버퍼링하여 출력하며, 상기 펄스 신호의 비활성화에 응답하여 상기 칩 인에이블 플래그 신호를 활성화시킨다. 행 선택 회로는 상기 칩 인에이블 플래그 신호의 활성화 동안 상기 행 어드레스에 응답하여 상기 워드 라인들 중 하나 및 대응하는 플레이트 라인을 선택 및 구동하고 플레이트 라인의 선택을 알리는 플래그 신호를 발생한다. 감지 증폭기 회로는 감지 증폭 인에이블 신호에 응답하여 상기 열들을 통해 상기 선택된 워드 라인의 불 휘발성 메모리 셀들로부터 데이터를 감지 증폭한다. 제어 회로는 상기 플래그 신호에 응답하여 상기 감지 증폭 인에이블 신호를 활성화시키고 상기 펄스 신호의 활성화에 응답하여 상기 감지 증폭 인에이블 신호를 비활성화시킨다. 상기 제어 회로는 기입 인에이블 신호의 활성화에 응답하여 플레이트 제어 신호를 활성화시키고, 상기 펄스 신호의 활성화에 응답하여 상기 플레이트 제어 신호를 비활성화시킨다. 그리고 상기 행 선택 회로는 상기 플레이트 제어 신호의 활성화에 응답하여 상기 선택된 행의 플레이트 라인을 활성화시키고 상기 플레이트 제어 신호의 비활성화에 응답하여 상기 선택된 행의 플레이트 라인을 비활성화시킨다.
본 발명의 다른 특징에 따르면, 복수의 워드 라인들, 상기 워드 라인들에 각각 대응하는 복수의 플레이트 라인들, 복수의 비트 라인들, 그리고 상기 라인들에 연결된 복수의 강유전체 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 불 휘발성 반도체 메모리 장치의 동작을 제어하는 방법이 제공된다. 제어 방법은 어드레스의 제 1 천이에 응답하여 펄스 신호를 발생하는 단계와; 상기 펄스 신호에 응답하여 상기 어드레스에 대응하는 워드 라인 및 플레이트 라인을 활성화시키되, 상기 활성화된 플레이트 라인은 소정 시간 후에 비활성화되는 단계와; 그리고 어드레스의 제 2 천이 이전에 기입 인에이블 신호가 활성화될 때 상기 비활성화된 플레이트 라인을 다시 활성화시키는 단계를 포함한다. 여기서, 상기 기입 인에이블 신호의 활성화에 따라 활성화된 상기 플레이트 라인은 어드레스의 제 2 천이시 발생하는 펄스 신호에 의해서 비활성화된다. 상기 기입 인에이블 신호의 활성화는 어드레스 천이에 따른 플레이트 라인의 활성화와 동시에 수행되거나 플레이트 라인의 비활성화 후에 수행된다.
본 발명의 바람직한 실시예가 이하 참도 도면들에 의거하여 상세히 설명될 것이다.
본 발명에 따른 FRAM 장치는 XCEB 신호의 천이에 따라 동작하는 것이 아니라 어드레스 천이에 따라 동작하도록 구현되며, 이는 새로운 읽기 및 쓰기 동작 타이밍을 통해 이루어진다. 특히, 쓰기 동작은 어드레스 천이에 따라 플레이트 라인을 활성화시킨 후에 (또는 플레이트 라인을 활성화시킴과 동시에) 기입 인에이블 신호를 활성화시킴으로써 수행된다. 기입 인에이블 신호의 활성화는 어드레스 천이와 별도로 플레이트 라인이 다시 활성화되게 한다. 이러한 동작은 이하 상세히 설명될 것이다.
도 4는 본 발명의 바람직한 실시예에 따른 FRAM 장치를 보여주는 블록도이다. 도 4를 참조하면, 본 발명의 FRAM 장치 (200)는 메모리 셀 어레이 (210)를 포함하며, 메모리 셀 어레이 (210)는 복수의 행들과 복수의 열들 (또는 비트 라인들 (BL0-BLn))의 매트릭스 형태로 배열된 복수의 메모리 셀들을 갖는다. 행들 각각은 하나의 워드 라인과 하나의 플레이트 라인으로 구성된다. 예를 들면, 첫 번째 행은 워드 라인 (WL0)과 플레이트 라인 (PL0)으로 구성된다. 임의의 메모리 셀 (MC)은 하나의 스위칭 트랜지스터 또는 액세스 트랜지스터 (101)와 하나의 강유전체 커패시터 (102) (1-비트를 저장하는 셀이 1-트랜지스터와 1-커패시터로 구성됨, 1T/1C)로 구성된다. 스위칭 트랜지스터 (101)는 강유전체 커패시터 (102)의 일 전극 및 대응하는 열 또는 비트 라인에 각각 접속된 두 개의 주 전극들, 즉 드레인 전극과 소오스 전극을 가지며, 대응하는 행 또는 워드 라인 (예를 들면, WL0)에 접속된 게이트 전극을 갖는다. 강유전체 커패시터 (102)의 다른 전극은 대응하는 플레이트 라인 (예를 들면, PL0)에 접속된다. 상기 메모리 셀 어레이 (210)에 배열된 워드 라인들 (WL0-WLm) 및 플레이트 라인들 (PL0-PLm)은 행 선택 회로 (220)에 연결된다.
계속해서 도 4를 참조하면, 행 어드레스 래치 회로 (230)는 칩 인에이블 플래그 신호 (ICE)에 응답하여 행 어드레스를 래치한다. 행 어드레스 래치 회로 (230)에 래치된 행 어드레스 (RAi/RAiB)는 행 선택 회로 (220)로 전달된다. 행 선택 회로 (220)는 행 어드레스 (RAi/RAiB)에 응답하여 행들 중 어느 하나를 선택하고 활성화시킨다. 즉, 하나의 워드 라인과 하나의 플레이트 라인이 행 어드레스 (RAi/RAiB)에 따라 선택된다. 행 선택 회로 (220)는 선택된 플레이트 라인을 소정 시간 동안 활성화시킨다. 플레이트 라인의 활성화 시간은 강유전체 커패시터와 비트 라인간의 챠지 세어링 (charge sharing)을 충분히 보장할 수 있는 최소 시간과 같거나 그보다 길게 설정될 것이다. 행 선택 회로 (220)는 행 어드레스 (RAi/RAiB)의 입력에 응답하여 플레이트 라인의 선택을 알리는 플래그 신호 (PLFLAG)를 발생한다. 플래그 신호 (PLFLAG)의 활성화 구간은, 예를 들면, 플레이트 라인의 활성화 구간과 같게 설정될 수 있다.
열 어드레스 래치 회로 (240)는 칩 인에이블 플래그 신호 (ICE)에 응답하여 열 어드레스를 래치하며, 래치된 열 어드레스 (CAi/CAiB)는 열 선택 회로 (260)로 전달된다. 감지 증폭기 회로 (250)는 감지 증폭 인에이블 신호 (SAEN)에 응답하여 비트 라인들 (BL0-BLn) 상의 전압들을 감지 증폭한다. 열 선택 회로 (260)는 열 어드레스 (CAi/CAiB)에 응답하여 비트 라인들 (BL0-BLn) 중 일부를 선택하고, 선택된 비트 라인들을 데이터 출력 버퍼 & 기입 드라이버 회로 (270)에 연결한다. 데이터 출력 버퍼 & 기입 드라이버 회로 (270)는 입출력 제어 회로 (330)로부터의 WEB 및 OEB 신호들에 응답하여 동작한다. 어드레스 천이 검출 회로 (ATD, 280)는 외부 어드레스 (XADD)의 천이 (또는 변화)를 검출하여 단펄스 신호들 (SPi)을 발생하며, 서메이터 (290)는 단펄스 신호들 (SPi)에 응답하여 펄스 신호 (ATD_SUM)를 발생한다. 서메이터 (290)는 어드레스의 변화 없이 CEB 신호가 천이할 때 펄스 신호 (ATD_SUM)를 발생한다. 즉, 서메이터 (290)는 비록 단펄스 신호들 (SPi)이 생성되지 않더라도 CEB 신호의 천이에 응답하여 펄스 신호 (ATD_SUM)를 발생한다. 여기서, 어드레스 천이 검출 회로 (280)와 서메이터 (290)는 어드레스의 천이에 응답하여 펄스 신호 (ATD_SUM)를 발생하는 펄스 발생 회로를 구성한다.
이 실시예에 있어서, ATD_SUM 신호는 제한된 어드레스 스큐를 해결하기 위해 미리 설정된 펄스 폭을 갖는다. 어드레스 천이 검출 회로 (280)가 행 및 열 어드레스 래치 회로들 (230, 240) 내에 각각 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
칩 인에이블 버퍼 회로 (300)는 외부 칩 인에이블 신호 (XCEB), 펄스 신호(ATD_SUM), 그리고 감지 증폭 인에이블 신호 (SAEN)를 받아들이고, 칩 인에이블 플래그 신호 (ICE) 및 버퍼링된 칩 인에이블 신호 (CEB)를 출력한다. CEB 신호는 XCEB 신호의 버퍼링된 신호이다. 외부 칩 인에이블 신호 (XCEB)가 로우 레벨의 활성화 상태를 가질 때, 칩 인에이블 버퍼 회로 (300)는 펄스 신호 (ATD_SUM)의 하이-로우 천이 (또는 비활성화)에 응답하여 칩 인에이블 플래그 신호 (ICE)를 활성화시킨다. 칩 인에이블 플래그 신호 (ICE)의 활성화에 따라 행 어드레스 래치 회로 (230), 열 어드레스 래치 회로 (240), 제어 회로 (310), 그리고 입출력 래치 회로 (320)가 활성화된다 (또는 동작한다). 제어 회로 (310)는 또한 ICE 신호가 활성화되지 않을 때 (또는 XCEB 신호가 천이하고 외부 어드레스가 입력되지 않을 때) CEB 신호에 의해서 활성화될 수 있다. 이는 이전에 입력된 어드레스를 이용하여 읽기/쓰기 동작을 수행하는 것을 가능하게 한다. 칩 인에이블 버퍼 회로 (300)는 감지 증폭 인에이블 신호 (SAEN)의 비활성화에 응답하여 칩 인에이블 플래그 신호 (ICE)를 비활성화시킨다.
제어 회로 (310)는 플레이트 라인의 선택을 알리는 플래그 신호 (PLFLAG)를 받아들이고, 소정 시간 후에 감지 증폭 인에이블 신호 (SAEN)를 활성화시킨다. 소정 시간은 강유전체 커패시터와 비트 라인간의 차지 세어링이 충분히 이루어지는 시간을 갖도록 설정된다. 제어 회로 (310)는 펄스 신호 (ATD_SUM)의 로우-하이 천이 (또는 활성화)에 응답하여 감지 증폭 인에이블 신호 (SAEN)를 비활성화시킨다. 제어 회로 (310)는 제어 신호 (WEB)에 응답하여 플레이트 제어 신호 (PL_WCNT)를 발생하고, 플레이트 제어 신호 (PL_WCNT)는 행 선택 회로 (220)로 전달된다. 예를들면, 제어 신호 (310)는 제어 신호 (WEB)의 하이-로우 천이 (또는 활성화)에 응답하여 플레이트 제어 신호 (PL_WCNT)를 활성화시키며, 행 선택 회로 (220)는 플레이트 제어 신호 (PL_WCNT)의 활성화에 응답하여 현재 선택된 행의 플레이트 라인을 활성화시킨다. 그리고, 제어 신호 (310)는 펄스 신호 (ATD_SUM)의 하이-로우 천이 (또는 비활성화)에 응답하여 플레이트 제어 신호 (PL_WCNT)를 비활성화시키며, 행 선택 회로 (220)는 플레이트 제어 신호 (PL_WCNT)의 비활성화에 응답하여 현재 선택된 행의 플레이트 라인을 비활성화시킨다.
본 발명의 FRAM 장치에 따르면, 비록 임의의 플레이트 라인이 어드레스의 천이에 따라 활성화되고 소정 시간 후에 비활성화되더라도, 어드레스 및 외부 칩 인에이블 신호 (XCEB)의 천이 없이 플레이트 라인을 다시 활성화시킬 수 있다. 이는 본 발명의 FRAM 장치가 읽기 동작 후에 연속해서 쓰기 동작이 수행되는 비동기식 동작 조건을 충족함을 의미한다. 좀 더 구체적인 읽기 및 쓰기 동작들은 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
본 발명에 따른 FRAM 장치의 읽기 동작을 설명하기 위한 동작 타이밍도를 보여주는 도 5를 참조하면, 외부 칩 인에이블 신호 (XCEB)가 하이 레벨에서 로우 레벨로 천이하고 외부 어드레스 (XADD)가 FRAM 장치 (200)에 제공된다. 어드레스 천이 검출 회로 (280)는 외부 어드레스 (XADD)의 천이 또는 변화에 응답하여 단펄스 신호들 (SPi)을 발생하고, 서메이터 (290)는 단펄스 신호들 (SPi)에 응답하여 펄스 신호 (ATD_SUM)를 발생한다. 칩 인에이블 버퍼 회로 (300)는 펄스 신호 (ATD_SUM)의 하이-로우 천이 (또는 비활성화)에 응답하여 칩 인에이블 플래그 신호 (ICE)를활성화시킨다. 행 어드레스 래치 회로 (230), 열 어드레스 래치 회로 (240), 제어 회로 (310), 그리고 입출력 래치 회로 (320)는 칩 인에이블 플래그 신호 (ICE)의 활성화에 따라 동작한다.
행 어드레스 래치 회로 (230)는 칩 인에이블 플래그 신호 (ICE)의 활성화에 응답하여 행 어드레스를 래치하고, 래치된 행 어드레스 (RAi/RAiB)는 행 선택 회로 (220)로 전달된다. 행 선택 회로 (220)는 행 어드레스 (RAi/RAiB)에 응답하여 하나의 워드 라인 (예를 들면, WL0)과 하나의 플레이트 라인 (예를 들면, PL0)을 선택하여 활성화시킨다. 선택 워드 라인 (WL0)의 메모리 셀들 (MC)의 강유전체 커패시터들 (102)은 대응하는 비트 라인들 (BL0-BLn)에 각각 연결된다. 비트 라인들 (BL0-BLn)의 전압들은 대응하는 강유전체 커패시터들 (102)에 저장된 데이터 값에 따라 변화된다. 즉, 챠지 세어링이 이루어진다. 도 5에 도시된 바와 같이, 어드레스 천이에 따라 활성화된 플레이트 라인 (PL0)은 소정 시간 후에 비활성화된다.
그 다음에, 플레이트 라인 (PL0)이 활성화되고 소정 시간이 경과한 후, 제어 회로 (310)는 행 선택 회로 (220)로부터의 플래그 신호 (PLFLAG)에 응답하여 감지 증폭 인에이블 신호 (SAEN)를 활성화시킨다. 감지 증폭기 회로 (250)는 감지 증폭 인에이블 신호 (SAEN)의 활성화에 응답하여 비트 라인들 (BL0-BLn) 상의 전압들을 감지 증폭한다. 열 선택 회로 (260)는 열 어드레스 래치 회로 (240)로부터의 열 어드레스 (CAi/CAiB)에 응답하여 비트 라인들 (BL0-BLn) 중 일부를 선택하고, 선택된 비트 라인들의 전압들 (또는 데이터)을 데이터 출력 버퍼 회로 (270)로 전달한다. 데이터 출력 버퍼 회로 (270)는 입출력 제어 회로 (330)로부터의 OEB 신호에 응답하여 열 선택 회로 (260)를 통해 전달된 데이터를 입출력 래치 회로 (320)를 통해 외부로 출력한다.
칩 인에이블 플래그 신호 (ICE), 워드 라인 (WL0), 그리고 감지 증폭 인에이블 신호 (SAEN)는 다음의 어드레스 천이에 따라 순차적으로 비활성화된다. 좀 더 구체적으로 설명하면, 외부 칩 인에이블 신호 (XCEB)가 로우 레벨로 유지되어 있는 상태에서 외부 어드레스 (XADD)가 다시 천이할 때, 어드레스 천이 검출 회로 (280) 및 서메이터 (290)로 구성되는 펄스 발생 회로는 펄스 신호 (ATD_SUM)를 발생한다. 제어 회로 (310)는 펄스 신호 (ATD_SUM)의 로우-하이 천이 (또는 활성화)에 응답하여 감지 증폭 활성화 신호 (SAEN)를 비활성화시킨다. 칩 인에이블 버퍼 회로 (300)는 감지 증폭 활성화 신호 (SAEN)의 비활성화에 응답하여 칩 인에이블 플래그 신호 (ICE)를 비활성화시킨다. 칩 인에이블 플래그 신호 (ICE)가 비활성화됨에 따라 행 및 열 어드레스 래치 회로들 (230, 240)이 비활성화된다. 이때 선택된 워드 라인 역시 비활성화된다. 마찬가지로, 칩 인에이블 플래그 신호 (ICE)가 비활성화됨에 따라 제어 회로 (310) 및 입출력 래치 회로 (320)는 더 이상 동작하지 않는다. 이로써 한 사이클의 읽기 동작이 종료된다.
펄스 신호 (ATD_SUM)의 하이-로우 천이 (또는 비활성화)시 수행되는 동작은 앞서 설명된 것과 실질적으로 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다.
본 발명에 따른 FRAM 장치의 쓰기 동작을 설명하기 위한 동작 타이밍도를 보여주는 도 6을 참조하면, 외부 칩 인에이블 신호 (XCEB)가 로우 레벨로 유지될 때외부 어드레스 (XADD)가 FRAM 장치 (200)에 제공된다. 어드레스 천이 검출 회로 (280)는 외부 어드레스 (XADD)의 천이 또는 변화에 응답하여 단펄스 신호들 (SPi)을 발생하고, 서메이터 (290)는 단펄스 신호들 (SPi)에 응답하여 펄스 신호 (ATD_SUM)를 발생한다. 칩 인에이블 버퍼 회로 (300)는 펄스 신호 (ATD_SUM)의 하이-로우 천이 (또는 비활성화)에 응답하여 칩 인에이블 플래그 신호 (ICE)를 활성화시킨다. 행 어드레스 래치 회로 (230), 열 어드레스 래치 회로 (240), 제어 회로 (310), 그리고 입출력 래치 회로 (320)는 칩 인에이블 플래그 신호 (ICE)의 활성화에 따라 동작한다.
행 어드레스 래치 회로 (230)는 칩 인에이블 플래그 신호 (ICE)의 활성화에 응답하여 행 어드레스를 래치하고, 래치된 행 어드레스 (RAi/RAiB)는 행 선택 회로 (220)로 전달된다. 행 선택 회로 (220)는 행 어드레스 (RAi/RAiB)에 응답하여 하나의 워드 라인 (예를 들면, WL0)과 하나의 플레이트 라인 (예를 들면, PL0)을 선택하여 활성화시킨다. 선택 워드 라인 (WL0)의 메모리 셀들 (MC)의 강유전체 커패시터들 (102)은 대응하는 비트 라인들 (BL0-BLn)에 각각 연결된다. 비트 라인들 (BL0-BLn)의 전압들은 대응하는 강유전체 커패시터들 (102)에 저장된 데이터 값에 따라 변화된다. 즉, 챠지 세어링이 이루어진다. 도 6에 도시된 바와 같이, 어드레스 천이에 따라 활성화된 플레이트 라인 (PL0)은 소정 시간 후에 비활성화된다.
그 다음에, 제어 회로 (310)는 행 선택 회로 (220)로부터의 플래그 신호 (PLFLAG)에 응답하여 감지 증폭 인에이블 신호 (SAEN)를 활성화시킨다. 감지 증폭기 회로 (250)는 감지 증폭 인에이블 신호 (SAEN)의 활성화에 응답하여 비트 라인들 (BL0-BLn) 상의 전압들을 감지 증폭한다. 열 선택 회로 (260)는 열 어드레스 래치 회로 (240)로부터의 열 어드레스 (CAi/CAiB)에 응답하여 비트 라인들 (BL0-BLn) 중 일부를 선택한다. 이후, 기입 인에이블 신호 (XWEB)가 하이 레벨에서 로우 레벨로 천이함에 따라, 메모리 셀 어레이 (210)에 기입될 유효 데이터는 입출력 래치 회로 (320), 기입 드라이버 회로 (270), 그리고 열 선택 회로 (260)를 통해 선택된 비트 라인들로 전달된다. 이와 동시에, 제어 회로 (310)는 기입 인에이블 신호 (XWEB)의 천이에 따라 플레이트 제어 신호 (PL_WCNT)를 활성화시킨다. 플레이트 제어 신호 (PL_WCNT)의 활성화는 행 선택 회로 (220)가 선택된 행의 플레이트 라인 (PL0)을 활성화시키게 한다. 이때 데이터 '1'이 메모리 셀에 쓰여진다.
앞의 설명으로부터 알 수 있듯이, 제어 회로 (310)는 플레이트 라인이 행 어드레스의 천이시 소정 시간 동안 활성화됨과 기입 인에이블 신호 (XWEB)의 천이시에도 활성화되도록 행 선택 회로 (220)를 제어한다. 기입 인에이블 신호 (XWEB)는 어드레스 천이에 따른 플레이트 라인의 활성화와 동시에 또는 어드레스 천이에 따른 플레이트 라인의 활성화 이후에 활성화되도록 설정되어야 한다. 예를 들면, 도 6에서 점선으로 도시된 바와 같이, 기입 인에이블 신호 (XWEB)는 플레이트 라인의 비활성화와 동시에 활성화되거나 플레이트 라인의 비활성화 후에 활성화될 수 있다.
계속해서, 외부 칩 인에이블 신호 (XCEB)가 로우 레벨로 유지되어 있는 상태에서 외부 어드레스 (XADD)가 다시 천이할 때, 어드레스 천이 검출 회로 (280) 및 서메이터 (290)로 구성되는 펄스 발생 회로는 펄스 신호 (ATD_SUM)를 발생한다. 제어 회로 (310)는 펄스 신호 (ATD_SUM)의 로우-하이 천이 (또는 활성화)에 응답하여 플레이트 제어 신호 (PL_WCNT)를 비활성화시키며, 그 결과 선택된 행의 플레이트 라인 (PL0)이 비활성화된다. 감지 증폭 인에이블 신호 (SAEN)가 활성화되어 있기 때문에, 데이터 '0'가 메모리 셀에 쓰여진다. 이후, 제어 회로 (310)가 감지 증폭 활성화 신호 (SAEN)를 비활성화시킴에 따라 칩 인에이블 플래그 신호 (ICE)가 비활성화된다. 칩 인에이블 플래그 신호 (ICE)가 비활성화됨에 따라 행 및 열 어드레스 래치 회로들 (230, 240)이 비활성화되며, 그 결과 선택된 워드 라인 (WL0) 역시 비활성화된다. 마찬가지로, 칩 인에이블 플래그 신호 (ICE)가 비활성화됨에 따라 제어 회로 (310) 및 입출력 래치 회로 (320)는 더 이상 동작하지 않는다. 이로써 한 사이클의 쓰기 동작이 종료된다.
본 발명에 따른 FRAM 장치는 이전에 입력된 어드레스를 이용하여 읽기/쓰기 동작을 수행할 수 있다. 좀 더 구체적으로는, 어드레스의 천이 없이 외부 칩 인에이블 신호 (XCEB)가 하이 레벨에서 로우 레벨로 천이할 때, 칩 인에이블 버퍼 회로 (300)는 외부 칩 인에이블 신호 (XCEB)를 버퍼링하여 출력한다. 서메이터 (290)는 버퍼링된 신호 (CEB)에 응답하여 펄스 신호 (ATD_SUM)를 발생한다. 이후, 앞서 설명된 것과 동일한 방법을 통해 읽기/쓰기 동작이 수행되며, 그것에 대한 설명은 그러므로 생략된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같은 쓰기 동작 타이밍에 따르면, 본 발명의 FRAM 장치는 어드레스 천이에 동기되어 동작하는 메모리의 비동기식 동작 조건을 충족할 수 있다. 예를 들면, 읽기 동작이 수행되고 외부 칩 인에이블 신호가 계속해서 로우 레벨로 유지될 때, 도 1에 도시된 FRAM 장치는 쓰기 동작을 수행할 수 없다. 하지만, 본 발명에 따른 FRAM 장치는 어드레스 천이에 따라 플레이트 라인을 제어하는 동작을 수행함과 더불어 기입 인에이블 신호 (XWEB)의 천이에 따라 플레이트 라인을 제어하는 동작을 수행한다. 즉, 어드레스 천이에 따라 플레이트 라인을 제어하는 동작을 통해 읽기 동작이 수행되고, 기입 인에이블 신호 (XWEB)의 천이에 따라 플레이트 라인을 제어하는 동작을 통해 외부 칩 인에이블 신호 (XCEB)의 변화 없이 쓰기 동작이 수행된다. 따라서, 긴 동작 사이클에서도 기입 인에이블 신호 (XWEB)의 천이에 따라 데이터를 메모리 셀 어레이에 쓸 수 있다.

Claims (36)

  1. 행들과 열들의 매트릭스 형태로 배열된 불 휘발성 메모리 셀들을 갖는 메모리 셀 어레이를 포함하고, 상기 행들 각각은 하나의 워드 라인과 하나의 플레이트 라인으로 구성되는 불 휘발성 반도체 메모리 장치에 있어서:
    어드레스의 천이에 응답하여 펄스 신호를 발생하는 펄스 발생 회로와;
    상기 펄스 신호의 제 1 천이에 응답하여 칩 인에이블 플래그 신호를 활성화시키는 칩 인에이블 버퍼 회로와;
    상기 칩 인에이블 플래그 신호의 활성화 동안 상기 어드레스에 응답하여 상기 행들 중 하나를 선택 및 구동하고 플레이트 라인의 선택을 알리는 플래그 신호를 발생하는 행 선택 회로와; 그리고
    기입 인에이블 신호의 활성화에 응답하여 플레이트 제어 신호를 활성화시키고, 상기 펄스 신호의 제 2 천이에 응답하여 상기 플레이트 제어 신호를 비활성화시키는 제어 회로를 포함하며,
    상기 행 선택 회로는 상기 플레이트 제어 신호의 활성화에 응답하여 상기 선택된 행의 플레이트 라인을 활성화시키고 상기 플레이트 제어 신호의 비활성화에 응답하여 상기 선택된 행의 플레이트 라인을 비활성화시키는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    감지 증폭 인에이블 신호에 응답하여 상기 열들을 통해 상기 선택된 워드 라인의 불 휘발성 메모리 셀들로부터 데이터를 감지 증폭하는 감지 증폭기 회로를 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 회로는 상기 플래그 신호에 응답하여 상기 감지 증폭 인에이블 신호를 활성화시키고 상기 펄스 신호의 제 2 천이에 응답하여 상기 감지 증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 칩 인에이블 버퍼 회로는 상기 감지 증폭 인에이블 신호의 비활성화에 응답하여 상기 칩 인에이블 플래그 신호를 비활성화시키는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 선택된 행의 워드 라인은 상기 칩 인에이블 플래그 신호의 비활성화에 동기되어 비활성화되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 플래그 신호는 소정 시간 동안 활성화되는 펄스 신호이며, 상기 선택된행의 플레이트 라인은 상기 플래그 신호의 활성화 구간 동안 구동되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  7. 제 2 항에 있어서,
    상기 활성화된 감지 증폭 인에이블 신호는 상기 플레이트 제어 신호의 활성화에 따라 활성화되는 플레이트 라인이 비활성화된 후 비활성화되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 펄스 신호의 제 1 천이는 하이-로우 천이이고, 상기 펄스 신호의 제 2 천이는 로우-하이 천이인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  9. 행들과 열들의 매트릭스 형태로 배열된 불 휘발성 메모리 셀들을 갖되, 상기 행들 각각은 하나의 워드 라인과 하나의 플레이트 라인으로 구성되는 메모리 셀 어레이와;
    어드레스의 천이에 응답하여 펄스 신호를 발생하는 펄스 발생 회로와;
    외부 칩 인에이블 신호를 버퍼링하여 출력하며, 상기 펄스 신호의 제 1 천이에 응답하여 칩 인에이블 플래그 신호를 활성화시키는 칩 인에이블 버퍼 회로와;
    상기 칩 인에이블 플래그 신호의 활성화 동안, 상기 어드레스에 응답하여 상기 행들 중 하나를 선택 및 구동하고 플레이트 라인의 선택을 알리는 플래그 신호를 발생하는 행 선택 회로와; 그리고
    기입 인에이블 신호의 활성화에 응답하여 플레이트 제어 신호를 활성화시키고, 상기 펄스 신호의 제 2 천이에 응답하여 상기 플레이트 제어 신호를 비활성화시키는 제어 회로를 포함하며,
    상기 행 선택 회로는 상기 플레이트 제어 신호의 활성화에 응답하여 상기 선택된 행의 플레이트 라인을 활성화시키고 상기 플레이트 제어 신호의 비활성화에 응답하여 상기 선택된 행의 플레이트 라인을 비활성화시키며; 그리고
    상기 펄스 발생 회로는 상기 어드레스의 변화 없이 상기 외부 칩 인에이블 신호가 천이할 때 상기 버퍼링된 외부 칩 인에이블 신호에 응답하여 상기 펄스 신호를 발생하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    감지 증폭 인에이블 신호에 응답하여 상기 열들을 통해 상기 선택된 워드 라인의 불 휘발성 메모리 셀들로부터 데이터를 감지 증폭하는 감지 증폭기 회로를 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 회로는 상기 플래그 신호에 응답하여 상기 감지 증폭 인에이블 신호를 활성화시키고 상기 펄스 신호의 제 2 천이에 응답하여 상기 감지 증폭 인에이블 신호를 비활성화시키는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 칩 인에이블 버퍼 회로는 상기 감지 증폭 인에이블 신호의 비활성화에 응답하여 상기 칩 인에이블 플래그 신호를 비활성화시키는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 선택된 행의 워드 라인은 상기 칩 인에이블 플래그 신호의 비활성화에 동기되어 비활성화되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 플래그 신호는 소정 시간 동안 활성화되는 펄스 신호이며, 상기 선택된 행의 플레이트 라인은 상기 플래그 신호의 활성화 구간 동안 구동되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 활성화된 감지 증폭 인에이블 신호는 상기 플레이트 제어 신호의 활성화에 따라 활성화되는 플레이트 라인이 비활성화된 후 비활성화되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  16. 제 9 항에 있어서,
    상기 펄스 신호의 제 1 천이는 하이-로우 천이이고, 상기 펄스 신호의 제 2 천이는 로우-하이 천이인 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  17. 복수의 워드 라인들, 상기 워드 라인들에 각각 대응하는 복수의 플레이트 라인들, 복수의 비트 라인들, 그리고 상기 라인들에 연결된 복수의 강유전체 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 불 휘발성 반도체 메모리 장치에 있어서:
    칩 인에이블 플래그 신호에 응답하여 행 어드레스를 래치하는 행 어드레스 래치 회로와;
    상기 칩 인에이블 플래그 신호에 응답하여 열 어드레스를 래치하는 열 어드레스 래치 회로와;
    상기 행 및 열 어드레스들의 천이에 응답하여 펄스 신호를 발생하는 펄스 발생 회로와;
    외부 칩 인에이블 신호를 버퍼링하여 출력하며, 상기 펄스 신호의 비활성화에 응답하여 상기 칩 인에이블 플래그 신호를 활성화시키는 칩 인에이블 버퍼 회로와;
    상기 칩 인에이블 플래그 신호의 활성화 동안 상기 행 어드레스에 응답하여 상기 워드 라인들 중 하나 및 대응하는 플레이트 라인을 선택 및 구동하고 플레이트 라인의 선택을 알리는 플래그 신호를 발생하는 행 선택 회로와;
    감지 증폭 인에이블 신호에 응답하여 상기 열들을 통해 상기 선택된 워드 라인의 불 휘발성 메모리 셀들로부터 데이터를 감지 증폭하는 감지 증폭기 회로와; 그리고
    상기 플래그 신호에 응답하여 상기 감지 증폭 인에이블 신호를 활성화시키고 상기 펄스 신호의 활성화에 응답하여 상기 감지 증폭 인에이블 신호를 비활성화시키는 제어 회로를 포함하며,
    상기 제어 회로는 기입 인에이블 신호의 활성화에 응답하여 플레이트 제어 신호를 활성화시키고, 상기 펄스 신호의 활성화에 응답하여 상기 플레이트 제어 신호를 비활성화시키며; 그리고 상기 행 선택 회로는 상기 플레이트 제어 신호의 활성화에 응답하여 상기 선택된 행의 플레이트 라인을 활성화시키고 상기 플레이트 제어 신호의 비활성화에 응답하여 상기 선택된 행의 플레이트 라인을 비활성화시키는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 펄스 발생 회로는 상기 어드레스의 변화 없이 상기 외부 칩 인에이블 신호가 천이할 때 상기 버퍼링된 외부 칩 인에이블 신호에 응답하여 상기 펄스 신호를 발생하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 열 어드레스에 응답하여 상기 열들 중 일부를 선택하는 열 선택 회로와; 그리고
    읽기 동작시 상기 선택된 열들에 대응하는 감지 데이터를 출력하고, 쓰기 동작시 상기 선택된 열들로 기입 데이터를 전달하는 데이터 입출력 회로를 더 포함하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 칩 인에이블 버퍼 회로는 상기 감지 증폭 인에이블 신호의 비활성화에 응답하여 상기 칩 인에이블 플래그 신호를 비활성화시키는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 선택된 워드 라인은 상기 칩 인에이블 플래그 신호의 비활성화에 동기되어 비활성화되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 플래그 신호는 소정 시간 동안 활성화되는 펄스 신호이며, 상기 선택된 플레이트 라인은 상기 플래그 신호의 활성화 구간 동안 구동되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 활성화된 감지 증폭 인에이블 신호는 상기 플레이트 제어 신호의 활성화에 따라 활성화되는 플레이트 라인이 비활성화된 후 비활성화되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  24. 복수의 워드 라인들, 상기 워드 라인들에 각각 대응하는 복수의 플레이트 라인들, 복수의 비트 라인들, 그리고 상기 라인들에 연결된 복수의 강유전체 메모리 셀들을 포함하는 메모리 셀 어레이를 포함하는 불 휘발성 반도체 메모리 장치의 동작을 제어하는 방법에 있어서:
    어드레스의 제 1 천이에 응답하여 펄스 신호를 발생하는 단계와;
    상기 펄스 신호에 응답하여 상기 어드레스에 대응하는 워드 라인 및 플레이트 라인을 활성화시키되, 상기 활성화된 플레이트 라인은 소정 시간 후에 비활성화되는 단계와; 그리고
    어드레스의 제 2 천이 이전에 기입 인에이블 신호가 활성화될 때 상기 비활성화된 플레이트 라인을 다시 활성화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 제 24 항에 있어서,
    상기 기입 인에이블 신호의 활성화에 따라 활성화된 상기 플레이트 라인은 어드레스의 제 2 천이시 발생하는 펄스 신호에 의해서 비활성화되는 것을 특징으로 하는 방법.
  26. 제 25 항에 있어서,
    상기 기입 인에이블 신호의 활성화는 어드레스 천이에 따른 플레이트 라인의 활성화와 동시에 수행되거나 플레이트 라인의 비활성화 후에 수행되는 것을 특징으로 하는 방법.
  27. 복수의 워드 라인들, 상기 워드 라인들에 각각 대응하는 복수의 플레이트 라인들, 복수의 비트 라인들, 그리고 상기 라인들에 연결된 복수의 강유전체 메모리 셀들을 포함하는 메모리 셀 어레이 및; 상기 메모리 셀 어레이로부터 데이터를 감지 증폭하는 감지 증폭기 회로를 포함하는 불 휘발성 반도체 메모리 장치의 동작을 제어하는 방법에 있어서:
    제 1 어드레스 천이에 응답하여 펄스 신호를 발생하는 제 1 단계와;
    상기 펄스 신호의 제 1 천이에 응답하여 상기 어드레스에 대응하는 워드 라인 및 플레이트 라인을 활성화시키되, 상기 활성화된 플레이트 라인은 소정 시간 후에 비활성화되는 제 2 단계와;
    상기 플레이트 라인의 활성화에 응답하여 상기 감지 증폭기 회로를 활성화시키는 제 3 단계와; 그리고
    제 2 어드레스 천이에 따라 생성되는 펄스 신호의 제 2 천이에 응답하여 상기 활성화된 감지 증폭기 회로 및 상기 활성화된 워드 라인을 순차적으로 비활성화시키는 제 4 단계를 포함하는 것을 특징으로 하는 방법.
  28. 제 27 항에 있어서,
    상기 제 2 어드레스 천이에 따라 생성되는 펄스 신호의 제 1 천이시 제 1 내지 제 3 단계들을 순차적으로 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제 28 항에 있어서,
    상기 펄스 신호의 제 1 천이는 하이-로우 천이이고, 상기 펄스 신호의 제 2 천이는 로우-하이 천이인 것을 특징으로 하는 방법.
  30. 제 29 항에 있어서,
    상기 펄스 신호는 상기 어드레스의 변화 없이 상기 외부 칩 인에이블 신호가 천이할 때 상기 외부 칩 인에이블 신호의 천이에 따라 생성되는 것을 특징으로 하는 방법.
  31. 제 28 항에 있어서,
    칩 인에이블 플래그 신호에 응답하여 상기 어드레스를 래치하는 단계를 더 포함하며, 상기 칩 인에이블 플래그 신호는 상기 펄스 신호의 하이-로우 천이시 활성화되고 상기 감지 증폭기 회로의 비활성화시 비활성화되는 것을 특징으로 하는 방법.
  32. 복수의 워드 라인들, 상기 워드 라인들에 각각 대응하는 복수의 플레이트 라인들, 복수의 비트 라인들, 그리고 상기 라인들에 연결된 복수의 강유전체 메모리 셀들을 포함하는 메모리 셀 어레이 및; 상기 메모리 셀 어레이로부터 데이터를 감지 증폭하는 감지 증폭기 회로를 포함하는 불 휘발성 반도체 메모리 장치의 동작을 제어하는 방법에 있어서:
    어드레스의 제 1 천이에 응답하여 펄스 신호를 발생하는 단계와;
    상기 펄스 신호에 응답하여 상기 어드레스에 대응하는 워드 라인 및 플레이트 라인을 활성화시키되, 상기 활성화된 플레이트 라인은 소정 시간 후에 비활성화되는 단계와;
    상기 플레이트 라인의 활성화에 응답하여 상기 감지 증폭기 회로를 활성화시키는 단계와; 그리고
    어드레스의 제 2 천이 이전에 기입 인에이블 신호가 활성화될 때 상기 비활성화된 플레이트 라인을 다시 활성화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  33. 제 32 항에 있어서,
    상기 활성화된 감지 증폭기 회로는 상기 어드레스의 제 2 천이시 비활성화되는 것을 특징으로 하는 방법.
  34. 제 33 항에 있어서,
    상기 활성화된 워드 라인은 상기 감지 증폭기 회로의 비활성화에 따라 비활성화키는 되는 것을 특징으로 하는 방법.
  35. 제 34 항에 있어서,
    상기 기입 인에이블 신호의 활성화는 어드레스 천이에 따른 플레이트 라인의 활성화와 동시에 수행되거나 플레이트 라인의 비활성화 후에 수행되는 것을 특징으로 하는 방법.
  36. 제 32 항에 있어서,
    칩 인에이블 플래그 신호에 응답하여 상기 어드레스를 래치하는 단계를 더 포함하며, 상기 칩 인에이블 플래그 신호는 상기 펄스 신호의 하이-로우 천이시 활성화되고 상기 감지 증폭기 회로의 비활성화시 비활성화되는 것을 특징으로 하는 방법.
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