KR20040034528A

KR20040034528A - 커런트 미러 회로

Info

Publication number: KR20040034528A
Application number: KR1020030072747A
Authority: KR
Inventors: 오마에히데오
Original assignee: 로무 가부시키가이샤
Priority date: 2002-10-21
Filing date: 2003-10-18
Publication date: 2004-04-28
Also published as: JP3998559B2; US6798245B2; CN1507149A; JP2004140728A; TW200413878A; US20040075489A1; CN1249917C

Abstract

수백 개에 이르는 다수의 출력측 트랜지스터를 구비하는 커런트 미러 회로에 있어서, 급전선을 위한 배선면적을 늘리는 일없이 또한 급전선의 배선저항에 의한 영향을 현저하게 경감한다.

일단이 제1 정전류원에 접속되고, 타단이 기준전위(예, 그라운드)에 접속된 커런트 미러의 제1 입력측 트랜지스터 외에, 소정 거리만큼 떨어진 장소에 일단이 제2 정전류원에 접속된 제2 입력측 트랜지스터를 설치하고, 이들 제1, 제2 입력측 트랜지스터의 사이에, 복수의 출력측 트랜지스터를 분산 설치한다. 이로 의해, 복수의 출력측 트랜지스터의 게이트-소스간 전압을 제1, 제2 입력측 트랜지스터의 게이트-소스간 전압과 거의 동일하게 한다.

Description

커런트 미러 회로 {CURRENT MIRROR CIRCUIT}

본 발명은, LCD 드라이버 IC 등의 아날로그 IC에 있어서, IC 칩 내의 광범위하게 존재하는 다수의 전류원을 형성하는 커런트 미러 회로에 관한 것이다.

아날로그 IC에 있어서, 다수의 정전류원을 필요로 하는 경우에, 1개의 정전류원을 기준으로 하여 다수의 정전류원을 형성하는 커런트 미러 회로가 많이 사용된다. 도 6의 (a)는 종래의, 일반적으로 사용되는 커런트 미러 회로를 나타내는 도면이고, 도 6의 (b)는 동도 (a)의 특성도이다.

도 6의 (a)에 있어서, P형 MOS 전계효과 트랜지스터(이하, PMOS)(Q0)의 게이트에 일정한 기준전위(Vref)를 인가하여 정전류원(I61)을 형성한다. 이 정전류원(I61)으로부터의 정전류(Iref)를, 드레인과 게이트가 접속되고, 소스가 그라운드(GND)에 접속된 N형 MOS 전계효과 트랜지스터(이하, NMOS)(Qref6)에 공급한다. 이 NMOS(Qref6)를 커런트 미러 회로의 입력측 트랜지스터(즉, 미러 원천 트랜지스터)로 하고, NMOS(Q61∼Q6n)을 복수의 출력측 트랜지스터(즉, 미러 선두 트랜지스터)로 한다.

이들 출력측 트랜지스터(Q61∼Q6n)의 소스를 급전선(Ws6)에 의해 입력측 트랜지스터(Qref6)의 소스에 접속하고, 그 출력측 트랜지스터(Q61∼Q6n)의 게이트를 전위선(Wp6)에 의해 입력측 트랜지스터(Qref6)의 게이트에 접속한다. 이로 인해, 출력측 트랜지스터(Q61∼Q6n)의 게이트 전위는, 입력측 트랜지스터(Qref6)의 게이트 전위와 동일하게 된다. 또한, Vdd는, 전원전위이다.

그러나, 급전선(Ws6)에는, 알루미늄 등의 도전선(導電線)이 사용되는 경우에도 다소의 배선저항(Rw)을 가지며, 다수의 출력측 트랜지스터(Q61∼Q6n)가 광범위하게 분산 배치되는 경우에는, 배선저항(Rw)과 전류에 의한 전압강하를 무시할 수 없게 된다. 이 상태가 도 6의 (b)에 나타나 있다.

도 6에 있어서, 전위선(Wp6)에는 전류가 흐르지 않기 때문에, 출력측 트랜지스터(Q61∼Q6n)의 게이트 전위는 입력측 트랜지스터(Qref6)와 동일하다. 한편, 출력측 트랜지스터(Q61∼Q6n)의 소스전위는 급전선(Ws6)에서의 전압강하에 의해, 출력측 트랜지스터(Q61∼Q6n)의 배치위치에 따라 순차적으로 높아진다. 따라서 출력측 트랜지스터(Q61∼Q6n)의 게이트-소스간 전압(Vgs)은, 입력측 트랜지스터(Qref6)의 게이트-소스간 전압(Vgs)과 비교하여 배치위치에 따라 순차적으로 작아진다. 그 결과, 출력측 트랜지스터(Q61∼Q6n)는, 그 배치된 장소에 의해서는, 소기의 전류와 상당히 다른 전류밖에 흐르게 할 수 없게 된다.

도 7은, 급전선에 의한 전압강하의 영향을 피하도록, 급전선을 스타 배치 구성으로 한 것으로, 전류원(I71)으로부터의 정전류(Iref)를, 드레인과 게이트가 접속된 NMOS(Qref7)에 공급한다. 이 NMOS(Qref7)을 커런트 미러 회로의 입력측 트랜지스터로 하고, NMOS(Q71∼Q7n)을 복수의 출력측 트랜지스터로 한다. 이들 입력측 트랜지스터(Qref7), 출력측 트랜지스터(Q71∼Q7n)의 소스를 급전선(Ws7r, Ws71∼Ws7n)에 의해 각각 공통점(K)에 접속하고, 그라운드(GND)에 접속한다. 이로 인해, 출력측 트랜지스터(Q71∼Q7n)의 게이트-소스간 전압(Vgs)은, 입력측 트랜지스터(Qref7)의 게이트-소스간 전압(Vgs)과 동일하게 된다.

또, 도 8은, 역시 급전선에 의한 전압강하의 영향을 피하도록, 게이트 전압으로 인터페이스하지 않고, 전류 인터페이스 구성으로 한 것이다(비(非) 특허문헌 1 참조). 도 8의 전류 인터페이스 구성의 커런트 미러 회로에서는, 전류원(I81)에 복수(n) 개의 PMOS(Q01∼Q0n)을 설치하고, 기준전압(Vref)을 공통으로 각 게이트에 인가하여, 각각 정전류(Iref)를 흐르게 한다. 그러한 정전류(Iref)가, 급전선(Ws81∼Ws8n)을 통해서, 드레인과 게이트가 접속된 입력측 트랜지스터인 NMOS(Qref81∼Qref8n)에 공급된다. 이러한 입력측 트랜지스터(Qref81∼Qref8n)에, 출력측 트랜지스터인 NMOS(Q81∼Q8n)이 각각 커런트 미러 구성으로 접속된다.

이로 인해, 각 급전선(Ws81∼Ws8n)의 길이, 즉 저항의 차이에 관계없이, 출력측 트랜지스터(Q81∼Q8n)에는, 전부 동일한 게이트 소스간 전압(Vgs)이 공급된다. 따라서, 소기의 전류를 흐르게 할 수 있다.

<비 특허문헌 1>

Behzad Razavi 저(著), 「Design of Analog CMOS Integrated Circuits」,McGraw-Hill사 출판, 2001년 발행, Sec.18.2 Analog Layout Techniques, P. 642-643.

종래의 도 7의 스타 배치 구성의 커런트 미러 회로에서는, 모든 급전선(Ws7r, Ws71∼Ws7n)의 저항을 동일하게 하기 위해, 급전선을 개별적으로 준비하고, 또한 가장 긴 급전선의 길이에 맞춰서 그 길이를 정렬할 필요가 있다. 또, 도 8의 전류 인터페이스 구성의 커런트 미러에서는, 커런트 미러의 출력측 트랜지스터의 수만큼의 급전선(Ws81∼Ws8n)을 개별적으로 갖출 필요가 있고, 또한 개별적으로 입력측 및 출력측 트랜지스터로 이루어지는 커런트 미러 구성으로 할 필요가 있다. 따라서 도 7, 도 8의 종래 구성의 커런트 미러 회로에서는, 출력측 트랜지스터 수가 많아지면, 급전선을 위한 배선면적이 커지고 만다. 특히, 액정 드라이버 IC 등과 같이 수백 개에 이르는 출력측 트랜지스터를 갖는 것에서는, 그 배선면적이 막대하게 되기 때문에, IC 칩 사이즈가 증가하게 된다.

그래서, 본 발명은, 수백 개에 이르는 다수의 출력측 트랜지스터를 구비하는 커런트 미러 회로에 있어서, 급전선을 위한 배선면적을 늘리는 일없이, 또한 급전선의 배선저항에 의한 영향을 현저하게 경감하는 것을 목적으로 한다.

도 1은 본 발명의 제1의 실시 형태에 관련된 커런트 미러 회로의 구성과, 게이트 전위. 소스전위를 나타내는 도면.

도 2는 본 발명의 제2의 실시 형태에 관련된 커런트 미러 회로의 구성과, 게이트 전위, 소스전위를 나타내는 도면.

도 3은 본 발명의 제3의 실시 형태에 관련된 커런트 미러 회로의 구성과, 게이트 전위, 소스전위를 나타내는 도면.

도 4는 본 발명의 제4의 실시 형태에 관련된 커런트 미러 회로의 구성과, 게이트 전위, 소스전위를 나타내는 도면.

도 5는 본 발명의 다른 구성예를 나타내는 도면.

도 6은 종래의 커런트 미러 회로의 구성 및 그 특성을 나타내는 도면.

도 7은 종래의 다른 커런트 미러 회로의 구성을 나타내는 도면.

도 8은 종래의 다른 커런트 미러 회로의 구성을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

I11∼I15 : 정전류원

Qref1∼Qref5 : 커런트 미러의 입력측 트랜지스터

Q1∼Qn 커런트 : 미러의 출력측 트랜지스터

Ws1 : 급전선Wp1 : 전위선

Pgnd : 그라운드용 핀Pvdd : 전원용 핀

21 : 기준전압 발생회로22 : 게이트 신호선

Vref : 기준전압Iref : 정전류

Rw : 급전선의 배선저항Rg : 전위선의 고저항

Vgs : 게이트-소스간 전압

청구항 1에 기재된 커런트 미러 회로는, 커런트 미러의 출력측으로 되는 복수의 출력측 트랜지스터를 구비하는 커런트 미러 회로에 있어서,

일단이 제1 정전류원에 접속되고, 타단이 제1 전위로 되는 제1 접속부분에접속되며, 커런트 미러의 입력측으로서 동작하는 제1 입력측 트랜지스터와, 상기 제1 입력측 트랜지스터로부터 소정 거리만큼 떨어져 설치되고, 일단이 제2정전류원에 접속되며, 커런트 미러의 입력측으로서 동작하는 제2 입력측 트랜지스터와, 상기 제1 입력측 트랜지스터의 상기 타단과, 상기 제2 입력측 트랜지스터의 타단 사이를 접속하는 제1 급전선과, 상기 제1 입력측 트랜지스터의 상기 일단과 상기 제2 입력측 트랜지스터의 상기 일단 사이를, 상기 급전선의 저항보다 고저항으로 접속하여 전위 구배를 부여하는 제1 전위선과, 상기 제1 입력측 트랜지스터와 상기 제2 입력측 트랜지스터의 사이에 분산 배치되고, 상기 제1 급전선과 상기 제1 전위선에 각각 결합되어 커런트 미러의 출력측으로서 동작하는, 복수의 출력측 트랜지스터를 갖는 것을 특징으로 한다.

청구항 2에 기재된 커런트 미러 회로는, 청구항 1에 기재된 커런트 미러 회로에 있어서, 상기 제2 입력측 트랜지스터로부터 상기 제1 입력측 트랜지스터와는 반대방향으로, 소정 거리만큼 떨어져서 설치되고, 일단이 제3 정전류원에 접속되며, 커런트 미러의 입력측으로서 동작하는 제3 입력측 트랜지스터와, 상기 제2 입력측 트랜지스터의 상기 타단과, 상기 제3 입력측 트랜지스터의 타단 사이를 접속하는 제2 급전선과, 상기 제2 입력측 트랜지스터의 상기 일단과 상기 제3 입력측 트랜지스터의 상기 일단 사이를, 상기 제2 급전선의 저항보다 고저항으로 접속하고 전위 구배를 부여하는 제2 전위선과, 상기 제2 입력측 트랜지스터와 상기 제3 입력측 트랜지스터의 사이에 분산 배치되고, 상기 급전선과 상기 전위선에 각각 결합되어 커런트 미러의 출력측으로서 동작하는, 복수의 출력측 트랜지스터를 갖는 것을특징으로 한다.

청구항 3에 기재된 커런트 미러 회로는, 청구항 2에 기재된 커런트 미러 회로에 있어서, 상기 제3 입력측 트랜지스터의 상기 타단이 상기 제1 전위로 되는 제2 접속부분에 접속되어 있는 것을 특징으로 한다.

청구항 4에 기재된 커런트 미러 회로는, 청구항 1∼3에 기재된 커런트 미러 회로에 있어서, 상기 제1, 제2 전위선은, 폴리실리콘 선인 것을 특징으로 한다.

청구항 5에 기재된 커런트 미러 회로는, 청구항 1∼4에 기재된 커런트 미러회로에 있어서, 상기 각 입력측 트랜지스터 및 상기 각 출력측 트랜지스터는, P형 M0S 트랜지스터인 것을 특징으로 한다.

청구항 6에 기재된 커런트 미러 회로는, 청구항 1∼4에 기재된 커런트 미러 회로에 있어서, 상기 각 입력측 트랜지스터 및 상기 각 출력측 트랜지스터는, N형 M0S 트랜지스터인 것을 특징으로 한다.

<발명의 실시의 형태>

이하, 도면을 참조하여, 본 발명의 커런트 미러 회로의 실시 형태에 관하여 설명한다.

도 1의 (a)는, 본 발명의 제1의 실시 형태에 관련된 커런트 미러 회로의 구성을 나타내는 도면이다. 이 도면은, LCD 드라이버 IC 등과 같이 수백 개에 이르는 다수의 버퍼의 정전류를 공급하기 위한 커런트 미러 회로이며, IC 칩 안에 만들어져 있다. 또, 도 1의 (b)는, 동도 (a)의 커런트 미러 회로에 있어서의 게이트 전위, 소스전위를 배치장소와의 관계로 나타내는 도면이다.

도 1의 (a)에 있어서, 좌측단, 중앙, 및 우측단에 커런트 미러 회로의 입력측 트랜지스터인 NMOS(Qref1, Qref2, Qref3)가 마련되어 있다. 이들 입력측 트랜지스터(Qref1, Qref2, Qref3)는, 그 드레인과 게이트가 접속되고, 그 접속점끼리 고저항의 전위선(Wp1)에 의해 서로 접속되어 있다. 또, 그들 소스끼리 급전선(Ws1)에 의해 서로 접속되어 있다. 그리고, 중앙에 설치된 입력측 트랜지스터(Qref2)의 소스가, 그라운드용 핀(Pgnd)에 접속되고, 그라운드(GND)에 접속된다. 좌측단 및 우측단에 설치된 입력측 트랜지스터(Qref1, Qref3)의 소스는, 그라운드(GND)에 접속되지 않는다.

이들 입력측 트랜지스터(Qref1, Qref2, Qref3)의 드레인에는, PMOS(Q01∼Q03)을 갖는 정전류원(I11∼I13)이 접속된다. 이들 PMOS(Q01∼Q03)의 게이트에는, 기준전압 발생회로(21)에서 발생된 기준전위(Vref)가 게이트 신호선(22)을 통해서 인가된다. 따라서 정전류원(I11∼I13)으로부터, 입력측 트랜지스터(Qref1, Qref2, Qref3)로 동일한 크기의 정전류(Iref)가 공급된다. 이로 인해, 입력측 트랜지스터(Qref1, Qref2, Qref3)의 게이트-소스간에는, 동일한 크기의 게이트-소스간 전압(Vgs)이 발생한다.

또한, 이 실시 형태에서는, 입력측 트랜지스터(Qref1, Qref2, Qref3)의 사이즈나, 공급되는 정전류(Iref)는 동일한 크기로서 설명하고 있다. 그러나, 트랜지스터 사이즈나, 정전류(Iref)의 크기에 구애받음이 일없이, 이들 입력측 트랜지스터의 게이트-소스간 전압(Vgs)이 동일한 크기가 되는 것이면 된다. 이 점은, 다른 실시의 형태에서도 마찬가지이다.

또, 공통의 기준전압 발생회로(21), 게이트 신호선(22)을 설치하는 대신에, 정전류원(I11∼I13) 자체에 전압원을 포함하게 해도 된다. 또한, 그 전류원과 입력측 트랜지스터(예를 들면, I11과 Qrefl)를 1 쌍의 커런트 미러 근원(根源) 회로로서, 소정의 게이트-소스간 전압(Vgs)을 발생하도록 구성할 수도 있다. 이 점도 또, 다른 실시 형태에서도 마찬가지이다.

커런트 미러 회로의 출력측 트랜지스터인 NMOS(Q1∼Qj)가, 좌측단의 입력측 트랜지스터(Qref1)와 중앙의 입력측 트랜지스터(Qref2) 사이에 배치되어 있다. 또, 마찬가지로, 커런트 미러 회로의 출력측 트랜지스터인 NMOS(Qj+1∼Qn)가, 중앙의 입력측 트랜지스터(Qref2)와 우측단의 입력측 트랜지스터(Qref3) 사이에 배치되어 있다.

이들 출력측 트랜지스터(Q1∼Qn)는, 그 배치된 위치에서, 그 소스가 급전선(Ws1)에 접속되고, 또, 그 게이트가 전위선(Wp1)에 접속된다. 그리고, 출력측 트랜지스터(Q1∼Qn)의 드레인은, 그 부하로 되는 회로에 접속되며, 출력측 트랜지스터(Q1∼Qn)는 정전류(Iref)에 거의 비례하는 전류를 흐르도록 동작한다. 이 출력측 트랜지스터(Q1∼Qn)는, LCD용의 드라이버 IC에 이용하는 경우에는, 정전류를 사용하는 버퍼 회로의 정전류원으로 된다.

이들 입력측 트랜지스터(Qref1∼Qref3) 및 출력측 트랜지스터(Q1∼Qn)의 소스는, 예를 들면 알루미늄선 등 저항치가 낮은 급전선(Ws1)에 의해 순차적으로 접속되지만, 각 접속점의 사이에는 약간의 배선저항(Rw)이 존재한다.

또, 입력측 트랜지스터(Qref1∼Qref3) 및 출력측 트랜지스터(Q1∼Qn)의 게이트는, 반대로 저항치가 높은 전위선(Wp1)에 의해 순차적으로 접속된다. 각 게이트의 사이를 고저항치(Rg)를 갖는 저항을 통해서 접속해도 되고, 또는, 그 자체로 높은 저항치를 갖고 있는 폴리실리콘 선으로 접속해도 된다. 어느 경우이든, 전위선(Wp1)에 흐르는 전류는 작을수록 좋고, 정전류(Iref)와 비교하여 무시할 수 있는 정도의 전류치로 하는 것이 바람직하다.

도 1의 (a)의 커런트 미러 회로에 있어서, 동도의 (b)에 나타낸 바와 같이, 각 출력측 트랜지스터(Q1∼Qn)에 전류가 흐름으로써, 급전선(Ws1)의 각 점의 전위는, 배선저항(Rw)과 전류와의 곱에 따라, 중앙의 접지점에서 멀어짐 따라, 곡선 형상으로 조금씩 높아진다.

그러나, 본 발명에서는, 입력측 트랜지스터(Qref1∼Qref3)에는, 각각 동일한 값의 정전류(Iref)가 흐르므로, 이들 입력측 트랜지스터(Qref1∼Qref3)의 게이트-소스간 전압(Vgs)은, 도 1의 (b)와 같이, 동일하게 소정치로 된다.

따라서 전위선(Wp1)의 전위 즉, 각 출력측 트랜지스터(Q1∼Qn)의 게이트 전위는, 중앙의 접지점에서의 전위(즉, 소정의 Vgs)와, 좌측단 또는 우측단에서의 소스전위에 입력측 트랜지스터(Qref1 또는 Qref3)에서 발생하는 소정의 게이트-소스간 전압(Vgs)을 가산한 전위를 연결한 선상의 전위로 된다. 즉, 전위선(Wp1)의 전위는, 일정한 전위 구배(均配)를 갖는다.

그 결과, 각 출력측 트랜지스터(Q1∼Qn)의 게이트-소스간에는, 소스전위가 곡선 형상으로 변화하기 때문에 약간의 오차는 발생하지만, 종래의 도 6과 비교해도 명백한 것처럼, 대체로 소정의 전압(Vgs)이 공급된다. 이로 인해, 본 발명에서는, 각 출력측 트랜지스터(Q1∼Qn)는 대체로 소정의 전류를 그 부하에 흐르게 할 수 있다. 또, 본 발명에서는, 종래의 도 7 및 도 8과 같이, 급전선(Ws1)을 위한 배선면적을 늘리는 일없이, 또한 그 배선저항에 의한 영향을 현저하게 경감한다.

또한, 도 1의 제1의 실시 형태에 있어서, 예를 들면 우측단측의 입력트랜지스터(Qref3)나 출력측 트랜지스터(Qj+1∼Qn)를 없애고, 도면의 중앙으로부터 좌측의 구성만으로도 동일한 작용 효과를 얻을 수 있다.

도 2의 (a)는, 본 발명의 제2의 실시 형태에 관련된 커런트 미러 회로의 구성을 나타내는 도면이고, 또, 도 2의 (b)는, 본 커런트 미러 회로에 있어서의 게이트전위, 소스전위를 배치장소와의 관계로 나타내는 도면이다.

도 2의 제2의 실시 형태에 있어서는, 좌측단 및 우측단의 입력측 트랜지스터(Qref1 및 Qref3)의 소스가, 각각 그라운드용 핀(Pgnd1, Pgnd2)에 접속되고, 그라운드(GND)에 접속된다. 한편, 중앙에 설치된 입력측 트랜지스터(Qref2)의 소스는, 그라운드(GND)에 접속되지 않는다. 이와 같이, 도 2에서는, 그라운드(GND)에의 접속장소 및 접속 지점수가 도 1과 다를 뿐, 그 밖의 구성은 동일하다.

이러한 제2의 실시 형태에 있어서는, 도 1의 경우와 동일한 효과를 얻을 수 있다는 것 외에, 어떠한 원인으로 인해 한쪽의 그라운드에의 접속이 끊겼을 때, 또는 한쪽의 그라운드용 핀을 이용할 수 없는 경우에도, 모든 입력용 트랜지스터(Qref1∼Qref3)의 장소에서, 게이트-소스간 전압(Vgs)은 소정의 값으로 유지된다. 따라서 그라운드에의 접속이 끊긴 쪽의 게이트 전위는 상승하지만, 그게이트 전위의 상승이 허용된 범위 내에 있는 경우에는, 아무런 지장없이, 커런트 미러 회로 전체의 동작이 행해진다.

도 3의 (a)는, 본 발명의 제3의 실시 형태에 관련된 커런트 미러 회로의 구성을 나타내는 도면이고, 또, 도 3의 (b)는, 본 커런트 미러 회로에 있어서 게이트전위, 소스전위를 배치장소와의 관계로 나타내는 도면이다.

도 3의 제3의 실시 형태에 있어서는, 도 1의 제1의 실시 형태와 비교하여, 제4의 정전류원(I14)과 제4의 커런트 미러 회로용의 입력측 트랜지스터(Qref4)를, 제1의 정전류원(I11) 및 제1의 커런트 미러 회로용의 입력측 트랜지스터(Qref1)와 제2의 정전류원(I12) 및 제2의 커런트 미러 회로용의 입력측 트랜지스터(Qref2)의 사이에 설치하고 있다는 점과, 또, 제5의 정전류원(I15)과 제5의 커런트 미러 회로용의 입력측 트랜지스터(Qref5)를, 제2의 정전류원(I12) 및 제2의 커런트 미러 회로용의 입력측 트랜지스터(Qref2)와 제3의 정전류원(I13) 및 제3의 커런트 미러 회로용의 입력측 트랜지스터(Qref3) 및 제3의 정전류원(I13) 및 제3의 커런트 미러 회로용의 입력측 트랜지스터(Qref3) 사이에 설치하고 있다는 점에서 다르다.

이러한 도 3의 제3의 실시 형태에 있어서는, 새롭게 설치한 입력측 트랜지스터(Qref4), 입력측 트랜지스터(Qref5)의 점에 있어서도, 게이트-소스간 전압(Vgs)은, 소정의 값으로 유지된다. 이로 인해, 도 3의 (b)에 나타낸 바와 같이, 전위선(Wp1)의 전위 구배는, 각 입력용 트랜지스터(Qref1∼Qref5)의 사이에서 다르다.

따라서 제1 및 제2의 실시 형태와 동일한 효과를 얻는 것 외에, 각 출력측트랜지스터(Q1∼Qn)에 있어서의 게이트-소스간 전압(Vgs)은, 소정의 전압으로부터의 오차가 작아진다. 따라서, 각 출력측 트랜지스터(Q1∼Qn)의 전류의 크기를 보다 정확하게 할 수 있다.

도 4의 (a)는, 본 발명의 제4의 실시 형태에 관련된 커런트 미러 회로의 구성을 나타내는 도면이고, 또, 도 4의 (b)는, 본 커런트 미러 회로에 있어서의 게이트전위, 소스전위를 배치장소와의 관계로 나타내는 도면이다.

도 4의 제4의 실시 형태에 있어서는, 도 3의 제3의 실시 형태와 비교하여, 중앙의 제2의 입력측 트랜지스터의 소스를 그라운드용 핀(Pgnd2)을 통해서 그라운드(GND)에 접속하는 것 외에, 다시, 좌측단 및 우측단의 입력측 트랜지스터(Qref1 및 Qref3)의 소스가, 각각 그라운드용 핀(Pgnd1, Pgnd3)에 접속되고, 그라운드(GND)에 접속되어 있다. 이와 같이, 도 4에서는, 그라운드(GND)에의 접속장소 및 접속 지점수가, 도 3과 달라져 있을 뿐, 그 밖의 구성은 동일하다.

이러한 도 4의 제4의 실시 형태에서는, 도 3의 제3의 실시 형태와 동일한 효과를 얻는 것 외에, 도 4의 (b)에 나타낸 바와 같이, 게이트 전위의 상승을 모든 배치장소에 걸쳐서 작은 값으로 억제하는 것이 가능하기 때문에, 전원 전압(Vdd)이 낮은 경우에도, 유효하게 이용할 수 있다.

이상의 각 실시 형태에서는, N형 MOS 트랜지스터를 사용한 커런트 미러 회로에 대해 설명했지만, 반대로 P형 M0S 트랜지스터를 사용한 커런트 미러 회로도 완전히 동일하게 구성할 수 있다. 도 5는, 도 1의 (a)에 대응되는 P형 M0S 트랜지스터를 사용한 커런트 미러 회로의 구성을 예시하는 도면이다. 도 5에서는, 도 1과는, P형 MOS 트랜지스터와 N형 MOS 트랜지스터가 반대로 되어, 전압 극성, 전류 방향이 반대가 되고 있을 뿐, 대응되는 구성요소 등에는 동일한 기호를 부여하고 있고, 동일하게 동작을 행한다. 또한, Pvdd는, 전원용 핀이다.

본 발명의 커런트 미러 회로에 의하면, 일단이 제1 정전류원에 접속되고, 타단이 기준전위(예, 그라운드)에 접속된 커런트 미러의 입력측으로서 동작하는 제1 입력측 트랜지스터 외에, 소정 거리만큼 떨어진 장소에 일단이 제2 정전류원에 접속된 제2 입력측 트랜지스터를 설치하고, 이들 제1, 제2 입력측 트랜지스터의 사이에, 커런트 미러의 출력측으로서 동작하는 복수의 출력측 트랜지스터를 분산하여 설치한다.

이로 인해, 복수의 출력측 트랜지스터의 게이트-소스간 전압(Vgs)을 제1, 제2 입력측 트랜지스터의 게이트-소스간 전압(Vgs)과 거의 동등하게 하고, 급전선을 위한 배선면적을 늘리는 일없이, 또한 급전선의 배선저항에 의한 영향을 현저하게 경감한다.

Claims

커런트 미러의 출력측으로 되는 복수의 출력측 트랜지스터를 구비하는 커런트 미러 회로에 있어서,

일단이 제1 정전류원에 접속되고, 타단이 제1 전위로 되는 제1 접속부분에 접속되어 있고, 커런트 미러의 입력측으로서 사용되는 제1 입력측 트랜지스터와.

상기 제1 입력측 트랜지스터로부터 소정 거리만큼 떨어져서 설치되고, 일단이 제2 정전류원에 접속되어 있고, 커런트 미러의 입력측으로서 사용되는 제2 입력측 트랜지스터와,

상기 제1 입력측 트랜지스터의 상기 타단과, 상기 제2 입력측 트랜지스터의 타단의 사이를 접속하는 제1 급전선과,

상기 제1 입력측 트랜지스터의 상기 일단과 상기 제2 입력측 트랜지스터의 상기 일단의 사이를, 상기 제1 급전선의 저항보다 고저항으로 접속하고 전위 구배를 부여하는 제1 전위선과,

상기 제1 입력측 트랜지스터와 상기 제2 입력측 트랜지스터의 사이에 분산 배치되고, 상기 제1 급전선과 상기 제1 전위선에 각각 결합되어 커런트 미러의 출력측으로서 사용되는 복수의 출력측 트랜지스터를 갖는 것을 특징으로 하는 커런트 미러 회로.
제 1항에 있어서,

상기 제2 입력측 트랜지스터로부터 상기 제1 입력측 트랜지스터와는 반대방향으로, 소정 거리만큼 떨어져서 설치되고, 일단이 제3 정전류원에 접속되어 있고, 커런트 미러의 입력측으로서 사용되는 제3 입력측 트랜지스터와,

상기 제2 입력측 트랜지스터의 상기 타단과, 상기 제3 입력측 트랜지스터의 타단의 사이를 접속하는 제2 급전선과.

상기 제2 입력측 트랜지스터의 상기 일단과 상기 제3 입력측 트랜지스터의 상기 일단의 사이를, 상기 제2 급전선의 저항보다 고저항으로 접속하고 전위 구배를 부여하는 제2 전위선과,

상기 제2 입력측 트랜지스터와 상기 제3 입력측 트랜지스터의 사이에 분산 배치되고, 상기 제2 급전선과 상기 제2 전위선에 각각 결합되어 커런트 미러의 출력측으로서 사용되는 복수의 출력측 트랜지스터를 갖는 것을 특징으로 하는 커런트 미러 회로.
제 2항에 있어서,

상기 제3 입력측 트랜지스터의 상기 타단이 상기 제1 전위로 되는 제2 접속부분에 접속되어 있는 것을 특징으로 하는 커런트 미러 회로.
제 1항에 있어서,

상기 제1의 각 전위선은 폴리 실리콘선인 것을 특징으로 하는 커런트 미러 회로.
제 2항에 있어서,

상기 제2 전위선은, 폴리 실리콘선인 것을 특징으로 하는 커런트 미러 회로.
제 1항에 있어서,

상기 제1 및 제2의 각 입력측 트랜지스터 및 상기 각 출력측 트랜지스터는, P형 MOS 트랜지스터인 것을 특징으로 하는 커런트 미러 회로.
제 2항에 있어서,

상기 제3 입력측 트랜지스터는, P형 MOS 트랜지스터인 것을 특징으로 하는 커런트 미러 회로.
제 1항에 있어서,

상기 제1 및 제2의 각 입력측 트랜지스터 및 상기 각 출력측 트랜지스터는, N형 MOS 트랜지스터인 것을 특징으로 하는 커런트 미러 회로.
제 2항에 있어서,

상기 제3 입력측 트랜지스터는, N형 MOS 트랜지스터인 것을 특징으로 하는 커런트 미러 회로.