KR20040019345A - 도금 방법 및 도금 장치 - Google Patents

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KR20040019345A
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사와이케이치
미야케오사무
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샤프 가부시키가이샤
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Abstract

반도체 기판(피도금 기판)(4)과 양극 전극(5)과의 사이에, 하나의 개구부를 갖는 차폐판(7)을 삽입하고, 상기 차폐판(7)의 개구부는 그 외연이 반도체 기판(4)의 외연보다도 소정 길이만큼 작게 되고, 상기 소정 길이는 반도체 기판(4)과 개구부와의 치수 차이가, 반도체 기판(4) 전면에 있어서 도금 두께(범프 전극)를 균일하게 하는 최적의 값으로 되도록 설정한다. 이에 의해, 도금 장치의 비용 증가를 초래하지 않고, 단순한 형상의 차폐판을 설정함으로써, 불균일이 아주 적은 도금 두께를 얻을 수 있는 도금 방법 및 도금 장치를 제공할 수 있다.

Description

도금 방법 및 도금 장치{PLATING METHOD AND PLATING APPARATUS}
최근에, 휴대 정보 단말 등의 전자 기기에 있어서 소형 경량화가 진행되고 있고, 그에 따라, 이러한 전자 기기에 설치되는 반도체 집적 회로 자체에서도, 소형 경량화나 고밀도 실장화가 요구되고 있다.
반도체 집적 회로 등(이하, 반도체 장치로 지칭함)의 소형화 및 고밀도 실장화를 달성하는 유력한 방법으로서, 실장용의 돌기전극(소위 범프 전극)을 사용하는 방법이 널리 사용되고 있다. 이 방법에서는, 반도체 장치 표면의 소정의 위치에, 도금 기술을 응용하여 금(Au)에 의해 범프 전극을 형성하고, 이 범프 전극을 이용하여 반도체 장치를 실장 기판에 직접 실장하도록 되어 있다.
범프 전극의 형성은, 먼저 반도체 장치가 다수 조입된 반도체 기판의 표면에 포토레지스트를 도포하고, 범프전극을 형성시켜야 하는 개소의 포토레지스트막을 개구하여, 상기 반도체 기판에 있어서 사전에 퇴적시켜둔 하지 금속막을 노출시킨다. 다음으로, 반도체 기판을 도금액에 담그고, 포토레지스트 막의 개구부분에 있어서 노출한 하지 금속막상에, 도금기술을 사용하는 도금 금속, 예를 들어 금(Au)을 석출시켜, 범프 전극을 형성한다.
도금법에는, 전해 도금법과 무전해 도금법의 2가지 방법이 있지만, 범프 전극의 형성에는, 일반적으로 전해 도금법이 사용되고 있다. 전해 도금법은, 도금을 해야하는 기판을 음극 전극으로 접속하고, 기판과 양극 전극을 대향시켜 도금액 속에 담그고, 소정의 직류 전압을 인가하여 기판상의 소정의 위치에 도금 금속을 석출시키는 방법이지만, 무전해 도금법에 비해 도금의 성장 속도가 현격히 빠르고, 또한 하지 금속과 도금액과의 조합의 자유도가 큰 것 등에 의해, 범프 전극에 필요한 수십 μm 두께의 도금층을 용이하게 형성할 수 있다.
또한, 상술한 바와 같이, 범프 전극을 사용하여 반도체 장치를 실장 기판에 실장하는 방법에는, 범프 전극과 실장 기판과의 접속 강도의 확보나, 접속에 관련된 실장 기판의 신속성의 확보를 위해, 반도체 장치의 표면에 형성되는 범프 전극의 높이, 즉, 도금의 두께가, 반도체 장치내는 물론, 반도체 기판내에서 균일한 것이 필요 불가결하다.
도금의 두께를 기판내에 균일하게 하기 위해서는, 도금해야 하는 기판의 표면 근방에서의 도금 금속의 이온 농도를 소정의 농도로 유지하는 것이 필요하다. 이 때문에, 도금액을 교반하거나, 또는 도금액에 소정의 유속을 주어, 기판 주변에서 항상 도금액을 치환하는 방법이 사용되고 있다.
그러나, 전계 도금법에 있어서는, 도금조 내에서의 전기력선은, 기판의 중심부에서는, 기판 및 양극전극에 수직 또는 평행으로, 그 밀도도 거의 균일하지만,기판의 주변부에서는, 에지 효과등에 의해 전기력선이 집중하는 경향이 있다. 이 때문에, 기판의 주변부에서는 도금의 성장 속도가 기판의 중심부보다 빠르게 되고, 그 결과, 기판 주변부의 도금 두께가 증대하게 되는 문제점이 발생한다. 이와 같은 전계 도금법에 있어서 발생하는 도금의 불균일성은, 도금액의 교반등에 의해 기판 주변에 도금액을 치환시키는 상술한 방법에서는, 충분히 억제할 수 없다.
이 때문에, 전계 도금법에 있어서, 도금 두께를 기판내에 균일하게 유지하는 방법으로서, 기판과 양극 전극과의 사이에, 소정의 형상의 구멍을 설정하는 차폐판을 삽입하고, 기판 표면의 전기장을 억제하는 방법이 있다.
일본국 공개 특허공보에 있는 특개 2000-345384 호 공보(공개일 2000년 12월 12일)에는, 기판과 양극 전극 사이에 소직경 홀을 다수 설정한 차폐판을 삽입하고, 도금액의 유출을 조정하여 도금 두께의 균일성을 도모하는 기술이 개시되어 있다. 그러나, 상기 차폐판에 형성된 소직경 홀의 크기나 배치를 최적으로 하기 위해서는 번잡하지 않은 처리가 필요하게 된다.
또한, 일본국 공개 특허 공보에 있는 특개평 11-246999호 공보(공개일 1999년 9월 14일)에는, 기판과 양극 전극사이에 개구부를 갖는 차폐판을 삽입하는 것으로 기판 주변부의 전기력선의 집중을 방지하고, 기판내에서의 도금 두께의 균일화를 도모하는 기술이 개시되어 있다.
도 5는, 일본국 특개평 11-246999호 공보에 개시하는 도금 장치의 개략도이다. 상기 전해 도금 장치(11)는, 도금조(12) 속에 도금액(13)이 가득 차 있고, 상기 도금액(13) 속으로 기판(14) 및 양극 전극(15)이 대향하여 배치되어 있다. 또한, 상기 기판(14) 및 양극 전극(15)에는 전원(16)에 의한 전류 전압이 인가되어 있다. 기판(14)과 양극 전극 사이에는 차폐판(17)이 배치되어 있다.
도 6은, 일본국 특개평 11-246999 호 공보에 개시된 차폐판(17)의 일 예를 나타내는 평면도이고, 상기 차폐판(17)은 렌즈의 조리개와 동일한 형태의 기구에 의해, 중심에 설정된 개구(17a)의 크기를 임의로 변경할 수 있도록 되어 있다. 또한, 상기 일본국 특개평 11-246999호 공보에는, 개구부의 구경이 서로 다른 차폐판을 복수개 사용하고, 그것을 착탈함으로써, 개구의 크기를 변경하는 방법도 개시되어 있다.
상기 일본국 특개평 11-246999호 공보에 개시되어 있는 방법에는, 도금을 행할 때에 기판의 표면에 형성된 도전막의 전기 저항의 변화를 감시하고, 전기 저항의 변화에 따라 차폐판의 개구부의 크기를 변경하는 것으로(요컨대, 조리개 개폐를 행하고, 또는 차폐판을 착탈함), 기판내에서의 도금 두께의 균일성을 향상시킬 수 있다.
그러나, 상기 일본국 특개평 11 - 246999호 공보의 방법에서는, 이하와 같은 문제점이 발생한다.
먼저, 상기 차폐판을 렌즈의 조리개상의 개구부를 갖는 구성으로 하는 경우에, 개구부의 직경을 임의로 변화시킬 수 있지만, 도금 작업마다의 구경의 재현성에 어려움이 있다. 더우기, 상기 조리개의 조절로 클릭 스톱 기구를 사용하면 구경의 재현성은 향상하지만 기구적으로는 복잡해진다. 또한, 개구부의 구경이 서로 다른 복수의 차폐판을 이용하는 구성의 경우, 개구부의 구경은 차폐판마다 정해져있기 때문에 구경의 재현성은 향상하지만, 많은 차폐판을 필요로 한다.
게다가, 기판내의 도금 두께의 균일성을 확보하기 위해서, 기판 표면에 형성된 도전막의 전기 저항의 변화를 항상 감시하고, 전기 저항의 변화에 따라 차폐판의 개구부의 크기를 변화시킬 필요가 있다. 그것을 위해서는, 도전막의 전기 저항의 변화를 감시하는 수단, 및 차폐판의 개구부의 크기를 변화시키는 수단이 필요하다.
이와 같이, 기판 표면에 형성된 도전막의 전기 저항 변화의 관찰과 인식, 및 전기 저항의 변화에 따른 차폐판의 개구부의 구경 변화를 인력에 의해 행한다고 하면, 작업자가 번잡한 처리를 행할 것이 요구된다. 또한, 도전막의 전기 저항의 변화를 감시하는 수단, 및 차폐판의 개구부의 크기를 변화시키는 수단을 장치에 자동화하는 것은, 기술적으로는 물론 가능하지만, 막대한 비용이 발생하는 것은 명백하다.
본 발명은, 전계 도금법을 적용한 도금 방법 및 도금 장치에 관한 것으로, 특히, 피도금재에 있어서 균일한 도금 두께를 얻기 위한 도금 방법 및 도금 장치에 관한 것이다.
도 1은, 본 발명의 일 실시예를 나타내는 것이고, 전계 도금 장치의 개략 구성을 나타내는 설명도이다.
도 2는, 상기 전계 도금 장치에서의 도금 처리에 의해 반도체 기판에 범프 전극을 형성한 경우에 있어서, 차폐판의 개구부의 직경과 반도체 기판의 웨이퍼 직경의 차이와, 반도체 기판의 면내 균일성과의 관계를 나타내는 그래프이다.
도 3은, 상기 전계 도금 장치에 사용되는 차폐판의 형상의 일 예를 나타내는 평면도이다.
도 4는, 피도금 기판의 형상이 직사각형 형상인 경우의, 피도금 기판 치수와 차폐판의 개구부의 치수와의 관계를 나타내는 설명도이다.
도 5는, 종래의 전계 도금 장치의 개략 구성을 나타내는 설명도이다.
도 6은, 종래의 전계 도금 장치에서 사용되는 차폐판의 구성을 나타내는 설명도이다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 그 목적은, 도전막의 전기 저항의 변화를 감시하는 수단, 및 차폐판의 개구부의 크기를 변화시키는 수단을 설정하는 일 없이, 불균일이 매우 적은 도금 두께를 얻을 수 있는 도금 방법 및 도금 장치를 제공하는데 있다.
본 발명의 도금 방법은, 상기의 목적을 달성하기 위해, 피도금 기판을 음극 전극으로 하고, 피도금 기판과 양극 전극을 거의 평행으로 대향하게 하여 도금조에 충전된 도금액에 담그어, 전해 도금법에 의해 피도금 기판에 도금을 행하는 도금방법에 있어서, 상기 피도금 기판과 양극 전극의 사이에 하나의 개구부를 갖는 차폐판을 삽입하고, 상기 차폐판의 개구부는, 그 외연이 피도금 기판의 외연보다도 소정 길이만큼 작게 되고, 상기 소정 길이는, 피도금 기판과 개구부의 치수 차이가, 피도금 기판 전면에 있어서의 도금 두께를 균일하게 하는 최적의 값으로 되도록 설정되는 것을 특징으로 한다.
여기서, 본 발명은, 상기 도금 방법에 있어서, 피도금 기판 전면에 있어서의 도금 두께를 균일하게 하기 위한 차폐판에 있어서의 개구부의 최적값은, 피도금 기판의 외연 치수와 비교한 경우, 피도금 기판의 외연 치수에 관계없이, 피도금 기판과 차폐판의 개구부와의 치수 차이의 일정값으로서 주어지는 것이 명확하게 되는 것이다.
이 때문에, 상기의 구성에 의하면, 상기 차폐판의 개구부는, 그 외연이 피도금 기판의 외연보다도 소정 길이만큼 작게 되고, 상기 소정 길이는 피도금 기판과 개구부와의 치수 차이가 상기 일정값으로 되도록 설정된다. 이에 의해, 피도금 기판의 치수가 결정되었을 때, 그 피도금 기판에 대한 개구부 치수가 최적의 값으로 설정된 차폐판을 준비하여, 개구부의 치수 조정등의 특별한 작업은 필요하지 않아, 최적의 차폐판을 용이하게 준비하는 것이 가능하다.
이와 같은 개구부 치수가 최적으로 설정된 차폐판을 사용하여 도금 처리를 행함으로써, 피도금 기판 내에서의 도금 두께의 불균일이 아주 적은 도금이 가능하게 된다. 이 때, 종래와 같이, 도금을 행하는 때의 전기 저항의 변화를 감시하거나, 차폐판의 조정 또는 교환등을 행할 필요가 없어, 종래 기술에 비해 크게 비용이 절감될 수 있게 된다.
본 발명의 또 다른 목적, 특징 및 우수한 점은, 이하에 나타내는 기재를 통해 충분히 이해할 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조하여 다음의 설명에서 명백하게 될 것이다.
본 발명의 일 실시예에 대해 도1 내지 도4를 참조하여 설명하면 다음과 같다. 또한, 본 발명은 이것으로 한정되지 않는다.
이하의 설명에 있어서는, 본 발명을 적용하는 도금 장치로서, 금 도금에 의해 범프 전극을 형성하는 반도체 집적회로의 제조에 사용되는 전계 도금 장치를 나타내고 있다. 또한, 반도체 집적회로의 제조 공정 또는 제조 조건 등은, 통상의 반도체 집적회로의 제조 공정에 사용되고 있는 것과 동일하다.
본 실시예에 따른 전계 도금 장치의 개략적인 구성을 도1에 나타낸다. 상기 전해 도금 장치(1)는, 도금 조(2)내에 도금액(3)이 채워져 있는 것이고, 상기 도금액 (3) 속에 음극 전극으로 되는 반도체 기판(4) 및 양극 전극(5)이 대향하게 배치되어 있다. 또한, 반도체 기판(4) 및 양극 전극(5)에는 전원(6)에 의해 직류 전압이 인가되어 있다. 반도체 기판(4)과 양극전극 사이에는 차폐판(7)이 배치되어 있다.
또한, 상기 전해 도금 장치(1)에는, 이들 이외에, 예컨대 도금 조(2)로의 도금액의 유입구 또는 배출구 등, 기타 많은 부품 등이 부수되어 있지만, 도면의 번잡함을 피하기 위해 본 발명의 특징점에 대해 특히 관계없는 구성에 대해서는 도면 중의 기재를 생략하고 있다.
먼저, 본 발명에 따른 전계 도금 장치(1)를 사용한 반도체 집적회로의 제조 방법, 즉 반도체 기판(4) 위로의 금(Au) 도금에 의한 범프 전극 형성 공정에 대해 설명한다.
본 실시예에서 피도금 기판으로서 사용되는 상기 반도체기판(4)은, 복수 개의 반도체 집적회로를 조입하여 된 것이고, 이하의 공정에 의해 형성된다. 단, 이하의 설명에 의한 공정은 어디까지나 일례일 뿐이고, 본 발명은 이것으로 한정되는것은 아니다.
최초로, 예컨대 직경 6인치(약 150mm)의 실리콘 웨이퍼의 표면 전면에, SiO2등의 절연막을 소정의 두께로 퇴적하고, 포토리소그라피 기술 및 절연막 에칭 기술을 사용하여, 절연막의 소정의 위치를 개방한다.
다음에, 웨이퍼 전면에, 예컨대 Al-Si 등의 금속 박막을 약 1μm의 두께로 퇴적하고, 포토리소그라피 기술 및 금속 박막 에칭 기술을 사용하여 입출력용 단자인 패드 전극을 형성한다. 여기에서, 패드 전극의 크기는, 약 60μm x 11Oμm로 한다. 또한, 이 때 웨이퍼 표면으로 조입된 트랜지스터 등의 소자의 상호 배선 등도 동시에 형성된다.
다음에, 웨이퍼 전면에, 표면 보호막으로서, 예컨대 SiN막 등의 절연막을 약 0.6μm의 두께로 퇴적하고, 포토리소그라피 기술 및 절연막 에칭 기술을 사용하여, 표면 보호막의 소정의 위치, 즉 패드 전극의 상부의 표면 보호막을 개방하고, 패드 전극을 노출시킨다. 표면 보호막의 개구부의 크기는, 약 30μm x 80μm로 한다.
다음에, 웨이퍼 전면에, 금속 박막을 소정의 두께로 퇴적한다. 이 금속 박막은, 범프 전극으로 되는 Au와, 패드 전극의 재료인 Al, 또는 Al합금과의 반응을 저지하는 동시에, 전해 도금을 행할 때의 소위 커런트(current)필름의 역할도 하게 됨으로써, 하지 금속이라고도 한다. 또한, 이 하지 금속은, 단층의 금속 박막으로도 할 수 있지만, 상기한 바와 같은 Au와 Al 또는 Al 합금과의 반응 저지성, 또는기타의 관점에서, 통상은 복수의 금속의 적층막이 사용되고 있다. 하지 금속으로서는, 하층에 TiW를 약 0.2μm, 그 위 상층에 Au를 0.2μm 퇴적한다.
다음에, 웨이퍼 전면에 포토레지스트를 도포하고, 포토리소그라피 기술을 사용하여, 웨이퍼 상의 소정의 위치, 즉 표면 보호막의 개구부 상방의 포토레지스트를 제거한다.
이상의 공정에 의해 다음 단의 도금 공정에서 피도금 기판으로 되는 반도체기판(4)이 형성된다. 또한, 웨이퍼 상에 남은 포토레지스트는 도금 공정에서의 마스크의 역할을 행하고, 도금 금속은 포토레지스트의 개구부로 석출된다.
또한, 상기 반도체 기판(4)에 대해, Au 도금에 의해 범프 전극을 형성하는 도금 공정에 대해 설명한다. 본 실시예에 따른 전계 도금 장치(1)는, 이 도금 공정을 행하는 장치이다.
먼저, 상기 반도체 기판(4)의 웨이퍼 상에 퇴적된 하지 금속의 소정 위치에 전계 도금 장치(1)의 음극 전극을 접속한다. 그리고, 상기 반도체 기판(4)과 양극 전극(5)을 대략 평행으로 대향하게 하고, 도금 조(2)에 충전되어 있는 도금액(3) 속에 침적시킨다. 또한, 반도체 기판(4)과 양극 전극(5) 사이에는 원형의 개구부를 가지는 절연체로 이루어지는 차폐판(7)을 삽입한다. 반도체기판(4)과 양극 전극(5) 사이에 전원(6)에 의해 소정의 전압을 인가하여 전해 도금법에 의해 도금 금속을 반도체기판(4)의 소정의 위치, 즉 포토레지스트의 개구부로 석출한다.
반도체기판(4)과 양극전극(5) 사이에 인가하는 전압은, 반도체기판(4)의 크기나 도금 속도 등에 따라 적절하게 설정하면 된다. 또한, 반도체 기판(4)과 양극전극(5) 사이의 간격은 약 40mm, 차폐판(7)은 대략 그 중간에 배치한다. 또한, 상기 도금 공정에서 석출되는 범프 전극의 높이(즉, 도금 두께)는 약 18μm로 하고, 범프 전극의 크기는 약 50μm x 100μm로 한다.
상기 도금 공정에 의한 범프 전극의 형성이 완료된 반도체 기판(4)에서는, 포토레지스트가 제거되고, 또한 범프 전극 자체를 마스크로 하여 불필요한 부분의 하지 금속이 제거된다. 그 후에 소정의 공정을 거쳐 반도체 집적회로가 완성된다.
이상의 공정에 의해, 반도체 기판(4)에 대해 금(Au) 도금에 의한 범프 전극의 형성이 행하여 지지만, 본 실시예에 따른 전계 도금 장치(1)는 범프 전극의 높이를 균일하게 하도록, 차폐판(7)의 개구부의 직경을 최적의 값으로 하는 것을 특징으로 하고 있다.
상기 차폐판(7)의 개구부의 직경의 최적치를 조사하기 위해, 본 실시예에서는 차폐판(7)에 형성된 원형의 개구부의 직경을 변경하여 도금을 행하고, 도금의 두께(범프 전극의 높이)의 웨이퍼 내에서의 불균일을 조사한다. 범프 전극의 높이의 목표치는 18μm로 한다.
도2는 상기 조사 결과를 나타낸 것이고, 횡축은 차폐판(7)의 직경과 반도체기판(4)의 웨이퍼 직경과의 차(mm), 종축은 범프 전극의 높이의 불균일의 표준 편차(3σ)를 나타내고 있다. 또한, 도2에서는, 반도체기판(4)과 양극 전극(5) 사이에 전압을 인가하는 전원으로서, 직류 전원을 사용한 경우와 펄스 전원을 사용한 경우를 나타내고 있다.
도2에서, 직류 전원을 사용한 경우, 범프 전극의 높이의 불균일(3σ)은, 원형 개구부의 직경이 웨이퍼의 직경 보다 약 60mm 작은 경우에, 최소로 약 1.4μm로 됨을 알았다.
종래의 기술에서도 언급했던 바와 같이, 범프 전극을 사용한 실장 기술에 있어서, 범프 전극과 실장 기판의 접속 강도를 얻기 위해서는 범프 전극 높이의 불균일은 가능한 한 적은 것이 바람직하고, 반도체 집적회로의 고기능화에 따라 미세화가 진전됨으로써, 그 허용치는 더욱 더 적게 되어 있다. 그리고, 실제의 제품 레벨에 있어서, 실용으로 견딜 수 있는 범프 전극 높이의 차의 허용치는 최대 약 4μm 정도로 되어 있다. 즉, 범프 전극 높이의 불균일(3σ)의 허용치는, 플러스 마이너스 약 2μm 정도로 된다.
상기 허용치를 만족하는 조건을 도2에서 해석하면, 차폐판(7)에 설치된 원형 개구부의 직경은, 반도체 기판(4)의 웨이퍼의 직경보다 약 30mm 내지 90mm 적은 원형이면 되는 것을 알았다. 또한, 더 바람직하게는, 차폐판(7)에 설치된 원형 개구부의 직경은, 반도체 기판(4)의 웨이퍼의 직경 보다 약 45mm 내지 75mm 적은 원형이면, 보다 강한 접속 강도가 얻어진다.
또한, 상기 설명은, 도금의 경우에 반도체 기판(4)(음극 전극) 및 양극 전극(5)에 직류 전압을 인가한 경우의 결과이지만, 도2에 나타낸 바와 같이, 펄스 전압을 인가하여 도금을 행한 경우에도 직류 전압을 인가한 경우와 마찬가지의 경향을 나타내고, 원형 개구부의 직경이 웨이퍼의 직경 보다 약 60mm 작은 경우에 범프 전극의 높이의 불균일이 최소로 되는 것을 알았다.
또한, 이때 인가된 펄스 전압은, ON 시간 80msee, OFF 시간 20msec, 인가 시간 81분, 인가 전압 0.4mV이다. 이 결과로부터 양극 전극 및 음극 전극에 펄스 전압을 인가하여도, 동등 이상의 효과가 얻어지는 것을 알았다.
또한, 이상의 설명에서는, 반도체 기판(4)에서 6인치(약 150mm)의 실리콘 웨이퍼를 사용하고, 금(Au)에 의해 범프 전극이 형성되는 예를 설명하였지만, 6인치(약 150mm) 웨이퍼로 한정되지 않고, 8인치(약 200mm)의 웨이퍼에서도, 웨이퍼의 직경 보다 약 60mm 작은 직경의 개구부를 갖는 차폐판(7)을 사용했을 때 범프 전극의 불균일은 최소로 되고, 차폐판(7)에 설치된 원형 개구부의 직경이 반도체기판(4)의 웨이퍼 직경 보다 약 30mm 내지 90mm 적은 경우에 범프 전극 높이의 불균일(3σ)이 실용에서의 허용 범위 내로 되는 것이 확인되었다.
이상의 결과에 의하면, 상기 전계 도금 장치(1)에 있어서, 차폐판(7)에서의 개구부의 최적치는, 반도체 기판(4)의 웨이퍼 직경과 비교하여, 그 직경의 차를 소정의 값으로 함으로써 균일한 도금 두께(즉, 범프 전극 높이)가 얻어지는 것이 명백하다. 그리고, 상기 전계 도금 장치(1)에 사용되는 차폐판(7)의 개구부의 직경은, 반도체기판(4)의 웨이퍼의 직경 보다 약 30mm 내지 90mm, 더 바람직하게는 약 45mm 내지 75mm 작은 것이 좋고, 웨이퍼의 직경 보다 60mm 작게 하는 것이 가장 바람직하다.
반도체 집적회로의 제조에 사용되는 실리콘 웨이퍼 직경은 6인치(약 150mm), 8인치(약 200mm)등으로 인치 사이즈로 규격화되어 있다. 그리고, 상기한 바와 같이, 차폐판(7)에서의 개구부의 최적치가 반도체기판(4)의 웨이퍼 직경과의 차에 의해 규정되는 것이 명백하게 됨에 의해, 각 웨이퍼 사이즈에 대해 개구부의 직경이최적으로 설정된 차폐판(7)을 단 1종류만 구하는 것은 용이하게 되고, 차폐판(7)을 개구부 직경을 변화시켜 다수 준비할 필요가 없다. 또한, 상기 차폐판(7)은, 절연체판에 원형의 개구부를 설치한 것만의 대단히 간단한 형상을 하고 있고, 차폐판(7)을 준비하기 위해 특별한 비용이 발생하지 않는다.
본 발명에 따른 직경의 개구부를 갖는 차폐판(7)을 사용하여 도금을 행하는 경우에는, 도금 중에 개구부의 크기를 바꿀 필요가 없고, 또한 웨이퍼 표면의 도전층의 전기 저항과 그 변화를 감시할 필요도 없다. 따라서, 전기 저항의 감시 장치, 및 감시와 조정에 관계되는 비용의 발생이 없게 되어, 종래 기술에 비해 대폭적인 비용의 억제가 가능하다.
또한, 상기 전계 도금 장치(1)에서는, 반도체 기판(4)과 양극 전극(5) 사이의 간격을 약 40mm, 또한 차폐판(7)을 대략 그 중간에 배치한 조건에서 상기 결과가 얻어졌다. 그러나, 엄밀하게는, 반도체기판(4)과 차폐판(7)과의 거리가 변화되면, 최적의 수치 범위는 변화할 가능성이 있다.
단, 상기 전계 도금 장치(1)는, 반도체 장치에서의 범프 전극을 금(Au) 도금으로 형성하는 장치인 경우, 피도금 기판인 반도체기판(4)에 사이즈의 불균일이 적은 것, 및 금 도금의 경우에는 도금액의 비용이 비싸게 먹히기 때문에 도금액의 사용량을 적게 하는 것이 요구됨으로써, 도금조의 사이즈가 한계까지 작게 되어 있고, 전극의 배치 간격 등의 조건에 있어서 장치 마다의 불균일이 생기는 것은 적은 것으로 생각된다.
상기한 바와 같이, 전해 도금법에 있어서는, 피도금 기판의 주변부에서는 전기력선이 집중되고, 그 때문에 기판의 중심부보다 주변부의 도금 두께가 두껍게 되는 것이 알려져 있고, 그것을 방지하기 위해 피도금 기판과 양극 전극 사이에 차폐판을 설치하는 방법이 제안되어 있다.
그리고, 상기 전계 도금법을 반도체 집적회로의 제조에 사용하는 경우, 반도체기판(4)에 사용되는 실리콘 웨이퍼는 통상 원형으로 되기 때문에, 차폐판(7)에 설치된 개구부의 형상도 원형이고, 또한 피도금 기판에서의 웨이퍼의 중심과, 차폐판(7)의 개구부의 중심, 및 양극 전극(5)의 중심이, 대략 동일 선상에 있도록 배치하는 것이 바람직하다. 이 경우, 웨이퍼로부터 보는 경우의 대칭성을 양호하게 하고, 웨이퍼 주변부에서의 전기력선의 집중을 피하여, 웨이퍼 전면에서 도금의 성장 속도, 즉 최종적으로 얻어지는 도금 두께의 불균일을 억제하는 것이 효과적이다.
또한, 이 경우에 차폐판(7)의 외형 치수가, 예컨대 피도금 기판인 웨이퍼의 직경과 큰 차가 없는 경우에는, 차폐판(7)의 외측을 통과하는 전기력선 때문에, 웨이퍼 주변부에서의 전기력선의 집중을 피하는 것이 곤란하게 된다. 따라서, 차폐판(7)의 크기는 웨이퍼의 직경보다 크게 할 필요가 있다. 본 실시예에서 사용되는 차폐판(7)의 외형 치수는, 약 285mm x 280mm로 하고, 그 중심 부근의 소정의 위치에 원형의 개구부를 설치하고 있다.
또한, 전해 도금을 행할 때에, 웨이퍼 표면 근방에서의 도금 금속의 이온 농도를 일정하게 유지하기 위해, 도금액을 각반하거나, 도금액을 일정 유속으로 유동시키는 방법이 일반적으로 사용되고 있다.
이 때, 차폐판을 도금 조의 내벽에 내접하도록 설치하는 방법이 제안되어 있는데(예컨대, 일본 공개 특허 공보 제2000-195823호(공개일 2000년 7월 14일)), 차폐판과 도금조의 내벽이 접하는 부분은, 도금액의 유동성이 방해받게 되어, 도금액이 고이게 되기 때문에 도금 속도의 불균일을 초래한다. 또한, 도금액의 액 고임은, 도금액 중에 혼입된 이물질도 쌓이기 쉽게 하며, 이러한 이물질이 도금 처리중에 피도금 기판의 표면으로 부착되는 경우에는, 그 부착 개소에서 도금 이상이 발생된다.
이 때문에, 본 실시예의 전계 도금 장치(1)에서는, 차폐판(7)과 도금조(2)의 저면 사이에 소정의 간격을 두고, 그 간격의 어느 부분에서도 도금액이 흐르는 량이 대략 일정하게 되도록 하고 있다. 차폐판(7)의 외형은, 도금조의 내측에서의 액 흐름 방향에 직교하는 단면의 형상과 대략 동일한 형상으로 되어 있다. 이와 같이, 차폐판(7)과 도금조(2)의 저면 사이에 소정의 간격을 설치함에 의해 도금조(2) 중에서의 도금액의 체류 또는 이물질의 체류를 방지하고 있다.
도3은 상기 전계 도금 장치(1)에서 사용되는 차폐판(7)의 일례를 나타낸 평면도이다. 상기 차폐판(7)에서, 개구부(7a)의 직경은 약 90mm이고, 차폐판(7)의 하부 근처와 도금 조(2) 바닥 사이의 간격은 약 15mm이다.
이상의 설명에서는, 본 발명의 도금 방법 및 도금 장치를, 금 도금에 의해 범프 전극을 형성하는 반도체 집적회로의 제조에 적용하는 경우를 예시하고 있지만, 피도금 기판에서의 도금 두께의 균일화를 실현하는 것은, 통상의 도금 장치에 있어서도 요구되는 것이다. 따라서, 본 발명의 도금 방법 및 도금 장치는, 반도체 집적회로의 제조에 적용하는 것으로 한정되는 것은 아니고, 통상의 도금 처리에 있어서도 적용 가능하다.
또한, 통상의 도금 처리에 적용하는 경우, 피도금 기판의 형상은 반도체 장치의 웨이퍼와 같이 원형 형상으로 제한되지 않는다. 따라서, 차폐판의 개구부 형상도 원형 이외의 형상을 취할 필요가 있다. 예컨대, 도4에 나타낸 바와 같이, 피도금 기판 형상이 직사각형 형상인 경우, 차폐판의 개구부 형상도 직사각형으로 하고, 또한 차폐판의 개구부의 외연부가 피도금 기판의 외연부 보다 소정의 길이 d 만큼 작게 되어 있는 형상으로 되어 있다.
그리고, 피도금 기판 및 차폐판의 개구부의 형상이 도4에 나타낸 바와 같은 것인 경우, 피도금 기판 및 차폐판의 거리가 먼저 설명한 반도체 기판(4) 및 차폐판(7)의 거리와 동일하면, 피도금 기판과 차폐판의 개구부의 치수 차, 즉 (L1-l1) 및 (L2-l2)가 약 60mm일 때, 피도금 기판에 형성되는 도금의 두께가 가장 균일하게 되는 것을 시사한다.
또한, 본 발명에서의 도금 방법 및 도금 장치에 있어서, 도금 금속의 종류 등은 특히 한정되지 않고, Au 이외의 금속을 사용하는 것도 물론 가능하다.
본 발명의 도금 방법은, 피도금 기판을 음극 전극으로 하고, 피도금 기판과 양극 전극을 대략 평행으로 대향하게 하여 도금 조에 충전된 도금액에 침적하고, 전해 도금법에 의해 피도금 기판에 도금을 행하는 도금 방법에 있어서, 상기 피도금 기판과 양극 전극 사이에 하나의 개구부를 갖는 차폐판을 삽입하고, 상기 차폐판의 개구부는, 그의 외연부가 피도금 기판의 외연부 보다 소정 길이만큼 적게되어있고, 상기 소정 길이는, 피도금 기판과 개구부와의 치수 차가, 피도금 기판 전면에서의 도금 두께를 균일하게 하는 최적의 값으로 되도록 설정되어 있는 것을 특징으로 하고 있다.
여기에서, 본 발명은, 상기 도금 방법에 있어서, 피도금 기판 전면에서 도금 두께를 균일하게 하기 위한 차폐판에서의 개구부의 최적치는, 피도금 기판의 외연부 치수와 비교한 경우, 피도금 기판의 외연부 치수에 관계없이, 피도금 기판과 차폐판의 개구부와의 치수 차인 일정의 값으로서 부여되는 것이 명백하게 됨에 의해 이루어지는 것이다.
이 때문에, 상기 구성에 의하면, 상기 차폐판의 개구부는, 그 외연부가 피도금 기판의 외연부 보다 소정 길이만큼 적어지게 되고, 상기 소정 길이는 피도금 기판과 개구부와의 치수 차가 상기 일정 값으로 되도록 설정된다. 이로써, 피도금 기판의 치수가 정해졌을 때, 그 피도금 기판에 대한 개구부 치수가 최적의 값으로 설정된 차폐판을 준비하는 것으로서, 개구부의 치수 조정 등의 특별한 작업은 필요 없게 되고, 최적의 차폐판을 용이하게 준비할 수 있다.
이와 같이 개구부 치수가 최적으로 설정된 차폐판을 사용하여 도금 처리를 행하는 것에 의해, 피도금 기판 내에서의 도금 두께의 불균일을 대단히 작게한 도금이 가능하게 된다. 이 때, 종래와 같이, 도금을 행할 때의 전기 저항의 변화를 감시하거나, 차폐판의 조정 또는 교환 등을 할 필요가 없어서, 종래 기술에 비해 대폭적인 비용의 억제가 가능하게 된다.
또한, 상기 도금 방법에서는, 도금 처리로서, 상기 피도금 기판에 반도체 집적회로를 조입한 원형의 반도체 기판을 사용하고, 반도체기판 표면에 도금에 의한 범프 전극의 형성을 행하는 동시에, 상기 차폐판의 개구부는 원형 형상으로 하고, 반도체 기판과 차폐판의 개구부와의 직경 차가, 반도체기판 전면에서의 범프 전극 높이를 균일하게 하는 최적의 값으로 되도록 설정되어 있는 구성으로 할 수 있다.
상기 구성에 의하면, 반도체 집적회로의 제조에 있어서, 도금 장치에 도전막의 전기 저항의 변화를 감시하는 수단 또는 차폐판의 개구부의 크기를 변화시키는 수단 등을 구비하지 않고, 반도체 기판 전체에서의 범프 전극 높이의 균일성을 높이는 것이 가능하게 된다. 이로써, 실용으로 견딜 수 있는 레벨의 범프 전극과 실장 기판과의 접속 강도를 용이하게 얻을 수 있다.
본 발명의 도금 장치는, 피도금 기판을 음극 전극으로 하고, 피도금 기판과 양극 전극을 대략 평행으로 대향하게 하여 도금조에 충전된 도금액에 침적하고, 전해 도금법에 의해 피도금 기판에 도금을 행하는 도금 장치에 있어서, 상기 피도금 기판과 양극 전극 사이에 하나의 개구부를 가지는 차폐판을 삽입하고, 상기 차폐판의 개구부는, 그 외연부가 피도금 기판의 외연부 보다 소정 길이만큼 적어지게 하고, 상기 소정 길이는, 피도금 기판과 개구부와의 치수 차가, 피도금 기판 전면에서의 도금 두께를 균일하게 하는 최적의 값으로 되도록 설정되어 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 상기 도금 방법을 사용하여 도금 처리를 행하는 것이 가능하고, 피도금 기판의 치수가 정해졌을 때 그 피도금 기판에 대한 개구부 치수가 최적의 값으로 설정된 차폐판을 준비하는 것으로서, 개구부의 치수 조정 등의특별한 작업이 필요하지 않고, 최적의 차폐판을 용이하게 준비할 수 있다.
이와 같이 개구부 치수가 최적으로 설정된 차폐판을 사용하여 도금 처리를 행하는 것에 의해 피도금 기판 내에서의 도금 두께의 불균일이 대단히 작은 도금이 가능하게 된다. 이 때, 종래와 같이, 도금을 행할 때의 전기 저항의 변화를 감시하거나, 차폐판의 조정 또는 교환 등을 할 필요가 없어서, 종래 기술에 비해 대폭적인 비용의 억제가 가능하게 된다.
또한, 상기 도금 장치에서는, 상기 피도금 기판이, 반도체 집적회로를 조입한 원형의 반도체 기판인 동시에, 상기 도금 장치는 반도체기판 표면에 도금에 의한 범프 전극의 형성을 행하는 것으로서, 상기 차폐판의 개구부는 원형 형상이고, 반도체기판과 개구부의 직경 차가, 반도체기판 전면에서의 범프 전극 높이를 균일하게 하는 최적의 값으로 되도록 설정되어 있는 구성으로 할 수 있다.
상기 구성에 의하면, 반도체 집적회로의 제조에 있어서, 도금 장치에 도전막의 전기 저항의 변화를 감시하는 수단이나 차폐판의 개구부의 높이를 변화시키는 수단 등을 구비하지 않고, 반도체기판 전체에서의 범프 전극 높이의 균일성을 증가시키는 것이 가능하게 된다. 이로써, 실용으로 견딜 수 있는 레벨의 범프 전극과 실장 기판과의 접속 강도를 용이하게 얻을 수 있다.
또한, 상기 도금 장치에서는, 상기 반도체기판의 직경과 차폐판의 개구부의 직경의 차가, 30mm 이상 90mm 이하인 것이 바람직하고, 45mm 이상 75mm 이하인 것이 더 바람직하다.
상기 구성에 의하면, 상기 범프 전극을 사용한 경우의 반도체 집적회로의 실장 방법에 있어서, 범프 전극과 실장 기판의 실용적인 실장 강도가 얻어지고 범프 전극의 불균일에 대한 균일성을 얻을 수 있다.
본 발명의 도금 방법 및 도금 장치에서는, 개구부의 치수가 최적으로 설정된 차폐판을 사용하여 도금 처리를 행하는 것에 의해, 피도금 기판 내에서의 도금 두께의 불균일이 대단히 적은 도금이 제조 비용의 상승을 초래하지 않고 가능하게 된다.

Claims (14)

  1. 피도금 기판을 음극 전극으로 하고, 피도금 기판과 양극 전극을 대략 평행으로 대향하게 하여 도금 조에 충전된 도금액으로 침적하고, 전해 도금법에 의해 피도금 기판에 도금을 행하는 도금 방법에 있어서,
    상기 피도금 기판과 양극 전극 사이에, 하나의 개구부를 가지는 차폐판을 삽입하고,
    상기 차폐판의 개구부는, 그의 외연부가 피도금 기판의 외연부 보다 소정 길이만큼 작게 되어 있고, 상기 소정 길이는, 피도금 기판과 개구부의 치수 차가, 피도금 기판 전면에서의 도금 두께를 균일하게 하는 최적의 값으로 되도록 설정되어 있는 도금 방법.
  2. 제1항에 있어서, 도금 처리로서, 상기 피도금 기판에 반도체 집적회로를 조입한 원형의 반도체 기판을 사용하고, 상기 반도체 기판 표면에 도금에 의해 범프 전극을 형성하는 동시에,
    상기 차폐판의 개구부는 원형 형상으로 하고, 반도체 기판과 차폐판의 개구부와의 직경 차가, 반도체 기판 전면에서의 범프 전극의 높이를 균일하게 하는 최적의 값으로 되도록 설정되어 있는 도금 방법.
  3. 제2항에 있어서, 상기 반도체 기판의 직경과 차폐판의 개구부의 직경의 차가, 30mm이상 90mm이하인 도금 방법.
  4. 제2항에 있어서, 상기 반도체 기판의 직경과 차폐판의 개구부의 직경의 차가, 45mm이상 75mm이하인 도금 방법.
  5. 제1항에 있어서, 상기 피도금 기판과 양극 전극 사이에 펄스 전압을 인가하여 도금을 행하는 도금 방법.
  6. 제1항에 있어서, 상기 차폐판의 외형 치수는, 피도금 기판의 외형 치수 보다 크게 설정되어 있는 도금 방법.
  7. 제1항에 있어서, 상기 차폐판은, 도금조의 저면과의 사이에 간격을 두고 배치되는 도금 방법.
  8. 피도금 기판을 음극 전극으로 하고, 피도금 기판과 양극 전극을 대략 평행으로 대향하게 하여 도금조에 충전된 도금액으로 침적하고, 전해 도금법에 의해 피도금 기판에 도금을 행하는 도금 장치에 있어서,
    상기 피도금 기판과 양극 전극 사이에, 하나의 개구부를 가지는 차폐판을 삽입하고,
    상기 차폐판의 개구부는, 그의 외연부가 피도금 기판의 외연부 보다 소정 길이만큼 작게 되어 있고, 상기 소정 길이는, 피도금 기판과 개구부의 치수 차가, 피도금 기판 전면에서의 도금 두께를 균일하게 하는 최적의 값으로 되도록 설정되어 있는 도금 장치.
  9. 제8항에 있어서, 상기 피도금 기판은, 반도체 집적회로를 조입한 원형의 반도체 기판인 동시에, 상기 도금 장치는 상기 반도체 기판 표면에 도금에 의해 범프 전극의 형성을 행하는 장치이며,
    상기 차폐판의 개구부는 원형 형상으로 되고, 반도체 기판과 개구부와의 직경 차가, 반도체 기판 전면에서의 범프 전극의 높이를 균일하게 하는 최적의 값으로 되도록 설정되어 있는 도금 장치.
  10. 제9항에 있어서, 상기 반도체 기판의 직경과 차폐판의 개구부의 직경의 차가, 30mm이상 90mm이하인 도금 장치.
  11. 제9항에 있어서, 상기 반도체 기판의 직경과 차폐판의 개구부의 직경의 차가, 45mm이상 75mm이하인 도금 장치.
  12. 제8항에 있어서, 상기 피도금 기판과 양극 전극 사이에 펄스 전압을 인가하여 도금을 행하는 도금 장치.
  13. 제8항에 있어서, 상기 차폐판의 외형 치수는, 피도금 기판의 외형 치수 보다 크게 설정되어 있는 도금 장치.
  14. 제8항에 있어서, 상기 차폐판은, 도금조의 저면과의 사이에 간격을 두고 배치되는 도금 장치.
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