KR20040013781A - 반도체 소자의 실리사이드막 형성방법 - Google Patents

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Abstract

반도체 소자의 실리사이드막 형성방법이 개시되어 있다. 실리콘이 존재하는 반도체 기판 상에 실리사이드 방지막 패턴을 형성하고, 상기 실리사이드 방지막 패턴을 열처리하여 경화시킨다. 상기 기판을 세정하여 실리사이드막 형성을 방해하는 자연 산화막을 제거하고, 상기 실리사이드 방지막 패턴이 노출시키는 실리콘이 드러난 영역에 실리사이드막을 형성한다. 이와 같이, 실리사이데이션 저지층을 열처리하여 경화시킴으로써 기판 세정시 침식되지 않아 실리사이드막 형성 영역을 정확하게 구분할 수 있다.

Description

반도체 소자의 실리사이드막 형성방법{METHOD FOR FORMING SILICIDE LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 실리사이드막 형성방법에 관한 것으로, 보다 상세하게는 실리사이데이션 저지층을 사용한 반도체 소자의 실리사이드막 형성방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 고집적 디바이스가 요구되고 있다. 따라서, 다층으로 형성된 초미세의 패턴이 요구되고 있다.
상기와 같이 패턴을 다층으로 형성함으로서 상기 층간 패턴들을 전기적으로 연결시키기 위해 콘택(contact)이 필요하다. 소자의 집적도가 증가할수록 상기 층간 패턴들을 연결하는 콘택 윈도우 사이즈가 작아진다. 때문에, 콘택이 형성되는 부위에 기존에 사용하던 폴리실리콘(poly-silicon)등을 사용하면 콘택저항이나 시트저항(sheet resistance)이 높아 고속동작을 기대하기 어렵고 전력소비의 문제가 발생하게 된다.
상기한 이유로, 콘택이 형성되는 액티브(active) 영역들 즉 소오스(source)와 드레인(drain) 영역을 금속과 실리콘의 화합물인 금속 실리사이드(silicide)층으로 형성하는 방법이 알려져 있다. 상기 실리사이드층을 형성하는 공정을 실리사이데이션(silicidation) 공정이라 한다. 미국 특허 6,100,145(Kepler et al.)에 실리사이데이션 공정이 개시되어 있다.
상기 실리사이데이션 공정은 티타늄(Ti), 니켈(Ni), 코발트(Co)와 같은 금속 물질을 증착한 후 열처리하면, 하지막에 실리콘 원소가 존재하는 경우 티탄-실리사이드, 니켈-실리사이드 또는 코발트-실리사이드를 형성하도록 하는 공정이다. 0.25 마이크로미터 급의 디자인 룰(design rule)을 갖는 반도체 장치에서는 게이트의 임계 치수(critical dimension; CD)에 대한 의존성이 적은 코발트 실리사이드가 주로 사용되고 있다.
한편, 반도체 장치가 고집적화 됨에 따라 메모리 셀(memory cell) 영역과 로직(logic) 영역 간의 단일칩화 및 복합화가 이루어지고 있다. 그러나, 메모리 셀 영역과 로직 영역을 모두 실리사이데이션 시키면, 디램(DRAM) 영역의 소오스/드레인 영역에 형성된 금속 실리사이드막으로 인해 접합 누설전류(junction leakage current) 특성이 저하된다. 따라서, 메모리 셀의 데이터 유지특성이 저하되어 리프레쉬(refresh) 특성이 나빠지거나 전력소모가 현저히 증가하게 된다.
상기와 같은 이유로, 메모리 셀 영역과 로직영역을 각각 다른 막질로 실리사이데이션 시키거나 메모리 셀 영역과 로직 영역을 선택적으로 실리사이데이션 시킬 필요가 있다. 즉, 로직 영역에서는 게이트 전극(gate electrode)과 소오스/드레인에 모두 실리사이드층을 형성하고 메모리 셀 영역에서는 콘택 특성을 향상시키기 위하여 게이트 전극에만 실리사이드층을 형성한다. 이를 위하여 실리사이데이션 저지층(Silicide Blocking Layer:SBL, 이하, SBL이라 한다.)을 형성하여 특정 부위에만 선택적으로 실리사이데이션시키는 방법이 사용되고 있다.
따라서, 실리사이드 저지층을 이용하여 디램 셀 부분은 실리사이드가 형성되지 않도록 하고 디램의 주변부와 로직 부위의 액티브영역만을 선택적으로 실리사이드를 형성하는 것이 리프레쉬 특성저하를 막는데 유리한 것으로 알려져 있다.
코발트(Co) 증착전 Co와 반응성이 없는 MTO(middle temperature oxide:MTO, 이하, MTO라고 한다.) 및 저압 화학 기상 증착(low pressure chemical vapor deposition:LPCVD, 이하, LPCVD라고한다.) 실리콘 질화막(이하, SiN라고 한다.)을 SBL 막으로 사용한다.
SBL 막은 소오스/드레인 영역에 대한 이온주입이 공정이 완료된 후 650℃이상의 고온으로 진행되므로, SBL 막 증착시 열적 스트레스를 받게된다. 즉, 이온 주입 공정으로 소오스/드레인 영역이 정의된 상태에서 SBL 막 증착시의 열적 스트레스에 의하여 게이트 및 소오스/드레인 영역에 주입되어 있던 불순물(Dopant)들이 열에 의하여 확산 및 재분포된다. 대한민국 공개특허공보 특1999-0076400(임홍주 외)에 트랜지스터에 형성된 SBL 형성방법이 개시되어 있다.
상기 SBL 막을 제거하기 위해 건식 식각을 진행하면, 플라즈마에 의해 데미지(Damage)를 입게되어, 트랜지스터의 성능을 열화 시키게 된다. 상기한 같은 이유로, SBL 막을 저온 공정이 가능한 CVD 방식으로 증착하고, 고선택비의 식각 용액으로 SBL 패턴을 형성하고 있다.
그러나, Co 증착전 자연 산화막을 제거하기 위한 세정을 진행하면, CVD 방식으로 형성한 SBL 막이 과도하게 식각되어 Co 증착시 SBL로서의 역할이 하지 못해, 쇼트성 불량등을 유발하여 생산성을 저하시킨다.
따라서, 본 발명의 목적은 경화된 실리사이데이션 저지층을 사용한 반도체 소자의 실리사이드막 형성방법을 제공하는 것이다.
도 1a 내지 도 1g는 본 발명의 바람직한 실시예 1에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 2a 내지 도 2b는 본 발명의 SBL 패턴의 경화시간에 따른 세정 용액 별 식각량을 나타낸 그래프들이다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예 2에 의한 반도체 소자의 제조방법에 대한 단면도이다.
상기한 목적을 달성하기 위하여 본 발명은, 실리콘이 존재하는 반도체 기판 상에 실리사이드 방지막 패턴을 형성하는 단계, 상기 실리사이드 방지막 패턴을 열처리하여 경화시키는 단계, 상기 기판을 세정하여 실리사이드막 형성을 방해하는 자연 산화막을 제거하는 단계 및 상기 실리사이드 방지막 패턴이 노출시키는 실리콘이 드러난 영역에 실리사이드막을 형성하는 단계를 포함한다.
상기한 목적을 달성하기 위하여 본 발명의 다른 방법은, 실리콘이 존재하는반도체 기판 상에 폴리 실리콘으로 이루어진 복수개의 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽과 인접한 영역의 기판에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계, 상기 게이트 전극 측벽에 스페이서를 형성하는 단계, 상기 기판의 게이트 전극 상부 및 소오스/드레인 영역을 포함하여 실리사이드막이 형성될 영역을 노출시키도록 실리사이드 방지막 패턴을 형성하는 단계, 상기 실리사이드 방지막 패턴을 포함하여 기판을 질소 분위기에서 급속 열처리하여 상기 소오스/드레인 영역에 주입된 이온을 활성화시키고, 상기 실리사이드 방지막 패턴을 경화시키는 단계, 상기 기판을 세정하여 실리사이드막 형성을 방해하는 자연 산화막을 제거하는 단계 및 상기 실리사이드 방지막이 노출시키는 영역에 금속 실리사이드막을 형성하는 단계를 포함한다.
이와 같이, 실리사이데이션 저지층을 열처리하여 경화시킴으로써 기판 세정시 침식되지 않아 실리사이드막 형성 영역을 정확하게 구분할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 1a 내지 도 1g는 본 발명의 바람직한 실시예 1에 의한 반도체 소자의 제조방법에 대한 단면도이다.
도 1a를 참조하면, 실리콘 기판(100)상에 통상의 셸로우 트렌치 분리(Shallow Trench Isolation:STI, 이하, "STI"라고 한다.) 공정에 의해 필드 산화막(110)을 형성하여 액티브 영역 및 필드 영역을 정의한다. 상기 기판 상에 게이트 산화막(120)을 형성한 후, 상기 게이트 산화막(120)이 형성된 기판(100) 위에 폴리 실리콘을 증착한다. 상기 폴리 실리콘을 고농도의 N형으로 도핑시키고, 상기 폴리 실리콘 상에 포토 레지스트(Photo Resist)를 도포한 후, 통상의 사진 식각 공정을 통해 일부 영역의 폴리 실리콘이 노출되도록 패터닝한다.
상기 노출된 폴리 실리콘을 상기 포로 레지스트 패턴을 식각 마스크로 하여 상기 기판의 상부면이 노출되도록 식각한 후, 포토 레지스트 패턴을 제거하여 게이트 전극(130)을 형성한다.
이어서, 이온주입(Ion ImPlantation:IIP, 이하, "IIP"라고 한다.) 공정을 통해 상기 게이트 전극(130) 양측의 기판 표면에 소오스/드레인 영역(150)을 형성한다. 상기 게이트 전극(130) 및 기판(100) 상에 실리콘 옥사이드나 실리콘 나이트라이드와 같은 절연물질을 증착한 후, 상기 절연물질을 이방성 식각하여 상기 게이트 전극의 측벽 상에 게이트 스페이서(140)를 형성한다.
도 1b를 참조하면, 상기 게이트 전극을 포함한 기판(100) 전면에 균일하게 산화물을 증착하여 버퍼층을 형성한다. 상기 버퍼층 상에 플라즈마 증진 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition:PECVD, 이하, "PECVD"라고 한다.) 방식으로 450℃ 이하에서 실리콘 옥시 나이트라이드(이하, "SiON"라고 한다.)를 균일하게 도포하여 실리사데이션 저지층(silicidation blocking layer:SBL, 이하, "SBL"라고 한다.)(160)을 형성한다. 상기 버퍼층은 후속의 SBL(160) 식각공정시 상기 버퍼층 하부의 실리콘 기판 및 필드 산화막의 침식을 방지하는 역할을한다.
사진 식각 공정을 통해 상기 SBL(160) 상에 포토레지스트 패턴(170)을 형성한다. 상기 포토레지스트 패턴(170)은 실리사이드가 형성되어질 영역을 오픈시키도록 형성된다.
도 1c를 참조하면, 상기 포토레지스트 패턴(170)을 식각 마스크로 하여 실리사이드가 형성되어질 영역의 SBL(160)을 식각하여, 실리사이데이션의 활성화 영역(A) 및 비활성화 영역(B)을 구분하는 SBL 패턴(160a)이 형성된다. 이때, 식각 용액은 불화수소산을 전체 용액의 0.4 내지 5%, 과산화수소수를 전체 용액의 45 내지 85 % 및 탈이온수를 나머지 부피만큼 혼합한 혼합용액을 사용한다. 상기 혼합 용액에 포함되는 불화수소산의 농도는 20 내지 30M이며, 과산화수소수의 농도는 8 내지 10M이다.
도 1d를 참조하면, 에싱 및 스트립 공정을 통해 상기 포토 레지스트 패턴(170)을 제거한다. 상기 SBL 패턴(160a)을 포함한 기판을 급속 열처리(Rapid Thermal Process:RTP, 이하, "RTP"라고 한다.)하여 상기 SBL 패턴(160a)을 경화시키며, 상기 소오스/드레인 영역(150)에 주입된 이온을 활성화시킨다.
이때, 상기 열처리는 불활성 기체 분위기에서 800℃ 내지 1200℃로 처리하며, 처리하고자 하는 온도로 급격하게 온도를 상승시켜 5 내지 40 초간 상기 범위의 온도를 유지시킴으로써 상기 SBL 패턴을 경화시킨다. 일단, 상기 SBL 패턴에 온도를 가하면, 경화가 시작되기는 하나, 일정 경도의 경화를 이루기 위해 5초 이상 온도를 유지하며, 40초 이상은 경화정도가 포화된 것으로 간주하므로 공정의 생산성을 위해 그 이상 유지하지 않는다.
상기 소오스/드레인 영역의 이온들은 이온 주입 후, 별도의 열처리를 하지 않고, SBL을 경화하면서 동시에 처리한다. 상기와 같이 이온 주입 후, 열처리를 진행하지 않고 경화시 열처리를 진행함으로써 중복된 열처리로 인한 소오스/드레인 영역의 이온의 재배열을 방지할 수 있다. 또한, 급속도로 빠르게 열처리를 진행함으로써, 게이트 전극 및 소오스/드레인의 열화를 방지할 수 있다.
상기 SBL 패턴으로 인해 노출된 활성화 영역(A)에 실리사이드막을 형성하기 전에 상기 활성화 영역(A)을 세정하여 공정 중에 생성될 수 있는 자연 산화막을 제거한다. 이때, 세정액은 불화수소산 또는 암모니아과수를 단독으로 사용할 수 있으며, 상기 불화수소산 및 암모니아과수를 혼합한 혼합용액을 사용할 수 있다.
도 2a 내지 도 2b는 본 발명의 SBL 패턴의 경화시간에 따른 세정 용액 별 식각량을 나타낸 그래프들이다.
도 2a를 참조하면, 10초 및 30초 동안 1000℃ 에서 열처리한 SBL 패턴과 열처리하지 않은 SBL 패턴을 30, 60 및 90초간 불화 수소산으로 세정하였을 때의 식각량을 비교한 결과, 열처리한 SBL 패턴은 그 열처리 시간에 있어서, 큰 변화를 보이지 않은 반면, 열처리하지 않은 SBL 패턴은 각각 3배와 12배 이상 식각량이 증가하였다.
도 2b를 참조하면, 10초 및 30초 동안 1000℃ 에서 열처리한 SBL 패턴과 열처리하지 않은 SBL 패턴을 3, 5 및 10 분간 불화 수소산 및 암모니아과수를 혼합한 혼합용액인 SC1으로 세정하였을 때의 식각량을 비교한 결과, 열처리한 SBL 패턴은그 열처리 시간에 있어서, 큰 변화를 보이지 않은 반면, 열처리하지 않은 SBL 패턴은 각각 3배 이상 식각량이 증가하였다.
즉, 일단 경화된 SiON막은 세정 시간을 오래하여도 식각되는 정도의 차가 거의 없는 것으로 나타났으며, 식각되는 정도가 작으므로, 소자에 데미지를 주지 않는다.
도 1e를 참조하면, 세정을 한 기판(100) 상에 상기 SBL 패턴(160a)이 노출시키는 활성화 영역(A) 뿐만 아니라, 비활성화 영역(B)을 포함하여 전체 표면에 대해 금속물을 증착한다. 상기 금속물은 코발트, 티타늄, 텅스텐 및 니켈 등을 사용할 수 있다.
상기 증착된 금속물은 하부에 실리콘이 존재하는 경우 반응에 의해 금속 실리사이드를 형성하게 된다. 즉, SBL 패턴이 형성 영역 및 스페이서나 필드 산화막과 같은 영역에는 실리콘이 존재하지 않으므로 반응이 발생하지 않아 증착된 금속물이 본래 형태 그대로 존재하게 된다.
이와 같이, 상기 금속물을 실리콘과 반응시켜 금속 실리사이드막(175)을 형성함으로써, 활성화 영역(A)의 노출된 게이트 전극의 상부 및 소오스/드레인 영역에는 실리사이드막이 형성되고, 비활성화 영역(B)의 게이트 전극의 상부 및 소오스/드레인 영역에는 SBL 패턴으로 인해 실리사이드막이 형성되지 않는다. 따라서, 상기 게이트 전극(130)은 활성화 영역(A)의 제1 게이트 전극(130a) 및 비활성화 영역(B)의 제2 게이트 전극(130b)으로 구분되고, 상기 소오스/드레인 영역은 활성화 영역(A)의 제1 소오스/드레인 영역(150a) 및 비활성화 영역(B)의 제2 소오스/드레인 영역(150b)으로 구분된다.
반응하지 않고 잔류하는 불필요한 금속물을 제거한다.
도 1f를 참조하면, 상기 활성화 영역(A) 및 비활성화 영역(B)의 전면에 절연막(178)을 형성한다. 상기 제1 게이트 전극(130a) 및 제1 소오스/드레인 영역(150a)의 일부와 제2 게이트 전극(130b) 및 제2 소오스/드레인 영역(150b)의 일부가 노출되도록 상기 절연막(178)을 선택적으로 식각하여 상기 활성화 영역(A) 상부에는 제1 콘택홀(180)을 형성하고, 상기 비활성화 영역(B) 상부에는 제2 콘택홀(190)을 형성한다.
도 1g를 참조하면, 상기 제1 콘택홀(180) 및 제2 콘택홀(190)을 매립하도록 금속물을 절연막 상부에 도포한다. 상기 도포된 절연막을 통상의 화학 기계적 연마(Chemical Mechanical Polishing:CMP, 이하, "CMP"라고 한다.) 방법에 의해 평탄화하며 상기 절연막(178)의 상부면이 노출되도록 식각하여 제1 콘택홀(180)을 매립한 제1 콘택 플러그(180a) 및 제2 콘택홀(190)을 매립한 제2 콘택 플러그(190a)를 형성한다.
실시예 2
도 3a 내지 도 3f는 본 발명의 바람직한 실시예 2에 의한 반도체 소자의 제조방법에 대한 단면도이다.
실시예 2는 금속 실리사이드막을 형성하는 공정에 있어서, 실시예 1과 유사하므로 중복되는 내용은 생략하기로 한다.
도 3a를 참조하면, 반도체 기판(300) 상에 제1 절연막(310)을 형성한다. 상기 반도체 기판(300)에는 도전성 패턴이 형성되어 있을 수 있다. 상기 제1 절연막(310) 상에 폴리 실리콘을 증착한 후, 고농도의 이온을 도핑하여 전도성을 갖도록 한다. 상기 폴리 실리콘막을 통상의 사진 식각 공정으로 패터닝하여 비트라인 패턴(320)을 형성한다. 상기 비트라인 패턴(320)과 주위의 도전체 간에 간섭이 우려될 경우, 부가적으로 상기 비트라인 패턴(320) 측벽에 산화막 등으로 이루어진 비트라인 스페이서(325)를 더 형성할 수 있다.
도 3b를 참조하면, 상기 비트라인 패턴(320)이 형성된 제1 절연막(310) 전면에 PECVD 방식으로 450℃ 이하에서 SiON을 균일하게 도포하여 SBL(330)을 형성한다.
도 3c를 참조하면, 반도체 소자 내의 영역에 따라 데이타 전송 속도를 높이기 위해 실리사이드막을 형성시킬 영역이 노출되도록 SBL(330)을 통상의 사진 식각 공정에 의해 패터닝하여 SBL 패턴(330a)을 형성한다. 상기 SBL 패턴을 형성함으로써, 상기 SBL 패턴이 노출시키는 실리사이드막이 형성될 활성 영역(A') 및 실리사이드막이 형성되지 않는 비활성 영역(B')으로 구분한다.
이때, 식각 용액은 불화수소산을 전체 용액의 0.4 내지 5%, 과산화수소수를 전체 용액의 45 내지 85 % 및 탈이온수를 나머지 부피만큼 혼합한 혼합용액을 사용한다. 상기 혼합 용액에 포함되는 불화수소산의 농도는 20 내지 30M이며, 과산화수소수의 농도는 8 내지 10M이고, 탈이온수는 통상의 1차 혹은 2차 증류수이다.
상기 SBL 패턴(330a)을 포함한 기판(300)을 RTP하여 상기 SBL 패턴(330a)을경화시킨다. 이때, 상기 열처리는 불활성 기체 분위기에서 800℃ 내지 1200℃로 처리하며, 처리하고자 하는 온도로 급격하게 온도를 상승시켜 5 내지 40 초간 상기 범위의 온도를 유지시킨다. 공정의 생산성을 고려하여 40초 이상 경화하지 않는다.
상기 열처리에 의한 SBL 패턴의 경화정도는 실시예 1의 실험 결과로 제시된 도 2a 내지 도 2c와 같으므로 이하 생략하기로 한다.
상기 기판을 세정하여 상기 경화된 SBL 패턴(330a)으로 인해 노출된 영역에 공정 중에 생성될 수 있는 자연 산화막을 제거한다. 이때, 세정액은 불화수소산 또는 암모니아과수를 단독으로 사용할 수 있으며, 상기 불화수소산 및 암모니아과수를 혼합한 혼합용액을 사용할 수 있다.
도 3d를 참조하면, 세정을 마친 기판(300) 상에 상기 경화된 SBL 패턴(330a)이 노출시키는 영역 뿐만 아니라, 경화된 SBL 패턴(330a)을 포함하여 전체 표면에 대해 금속물을 증착한다. 상기 금속물은 코발트, 티타늄, 텅스텐 및 니켈 등을 사용할 수 있다. 상기 금속물을 실리콘과 반응시켜 금속 실리사이드막(340)을 형성함으로써 폴리 실리콘 상부에 금속 실리사이드막이 형성된 제1 비트라인 패턴(320a) 및 폴리 실리콘만으로 이루어진 제2 비트라인 패턴(320b)을 구분한다.
상기 증착된 금속물은 하부에 실리콘이 존재하는 경우 반응에 의해 금속 실리사이드를 형성하게 된다. 즉, 비트라인 패턴과 같이 상부면에 실리콘을 포함하고 있지 않은 스페이서 및 경화된 SBL 패턴이 형성된 영역에는 반응이 발생하지 않아 증착된 금속물이 본래 형태 그대로 존재하게 된다.
상기 기판에 반응하지 않고 잔류하는 불필요한 금속물을 제거한다.
도 3e를 참조하면, 상기 금속 실리사이드막(340)이 형성된 제 1 절연막(310) 전면에 제2 절연막(350)을 형성한다. 상기 제1 비트라인 패턴(320a) 상부의 금속 실리사이드막(340) 및 제2 비트라인 패턴(320b)의 상부면이 노출되도록 상기 제2 절연막(350)의 일부 영역을 선택적으로 식각하여 제1 비트라인 패턴(320a) 상부에 제1 콘택홀(360)을 형성하고, 제2 비트라인 패턴(320b) 상부에 제2 콘택홀(370)을 형성한다.
도 3f를 참조하면, 상기 제1 콘택홀(360) 및 제2 콘택홀(370)을 매립하도록 금속물을 절연막 상부에 도포한다. 상기 도포된 절연막을 통상의 CMP 방법에 의해 평탄화하며 상기 제2 절연막(350)의 상부면이 노출되도록 식각하여 제1 콘택홀(360)이 매립된 제1 콘택 플러그(360a) 및 제2 콘택홀(370)이 매립된 제2 콘택 플러그(370a)을 형성한다.
상술한 바와 같이 본 발명에 의하면, 실리사이데이션 저지층을 형성하고 800℃ 내지 1200℃로 5 내지 40 초간 급속 열처리함으로써, 상기 실리사이데이션 저지층을 경화시킨 후, 산화막을 제거하고 실리사이드막을 형성한다.
이와 같이, 실리사이데이션 저지층을 열처리하여 경화시킴으로써 기판 세정시 침식되지 않아 실리사이드막 형성 영역을 정확하게 구분할 수 있다.
따라서, 실리사이드막으로 인해, 데이터 전송 속도를 선별적으로 제어할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. ⅰ) 실리콘이 존재하는 반도체 기판 상에 실리사이드 방지막 패턴을 형성하는 단계;
    ⅱ) 상기 실리사이드 방지막 패턴을 열처리하여 경화시키는 단계;
    ⅲ) 상기 기판을 세정하여 실리사이드막 형성을 방해하는 자연 산화막을 제거하는 단계; 및
    ⅳ) 상기 실리사이드 방지막 패턴이 노출시키는 실리콘이 드러난 영역에 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 실리사이드막 형성방법.
  2. 제1항에 있어서, 상기 ⅲ) 단계의 세정은 불화수소산, 또는 암모니아과수 또는 불화수소산 및 암모니아과수의 혼합용액으로 세정하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  3. 제1항에 있어서, 상기ⅰ) 단계를 진행하기 전에
    a) 기판 상에 게이트 산화막을 형성하는 단계;
    b) 상기 게이트 산화막 상에 금속과 반응하여 실리사이드막을 형성할 수 있는 폴리 실리콘으로 이루어진 게이트 전극을 형성하는 단계; 및
    c) 상기 게이트 전극의 측벽과 인접한 실리사이드막이 형성될 영역의 기판에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  4. 제3항에 있어서, 상기 c) 단계를 진행하고, 상기 게이트 측벽에 실리사이드막 형성을 방지하기 위한 게이트 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  5. 제1항에 있어서, 상기 실리사이드 방지막 패턴은 SiON막 패턴인 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  6. 제5항에 있어서, 상기 SiON막 패턴은
    기판 전면에 SiON을 증착하여 SiON막을 균일하게 형성하는 단계;
    상기 SiON막 전면에 식각 방지막을 형성하는 단계;
    상기 SiON막 하부에 실리사이드막이 형성될 영역을 노출시키도록 식각 방지막 패턴을 형성하는 단계; 및
    상기 식각 방지막 패턴이 노출시키는 SiON막을 식각하여 SiON막 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  7. 제6항에 있어서, 상기 SiON막은 450℃이하에서 화학 기상 증착 방식으로 증착되는 것을 특징으로하는 반도체 소자의 실리사이드막 형성방법.
  8. 제6항에 있어서, 상기 SiON막은 20 내지 30M의 불화수소산 0.4 내지 5 부피%, 8 내지 10M의 과산화수소수 45 내지 85 부피% 및 탈이온수의 혼합용액으로 제거하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  9. 제1항에 있어서, 상기 ⅱ) 단계는 급속 열처리 방식으로 불활성 기체 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  10. 제1항에 있어서, 상기 ⅱ) 단계는 800℃ 내지 1200℃의 온도로 5초 내지 40초간 진행하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  11. 제1항에 있어서, 상기 ⅳ) 단계는
    상기 기판 전면에 금속물을 증착하여 금속막을 형성하는 단계;
    상기 기판의 실리콘과 금속물을 반응시켜 금속 실리사이드를 형성하는 단계; 및
    상기 기판에 반응하지 않고 잔류하는 금속물을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  12. 제11항에 있어서, 상기 금속물은 코발트, 티타늄, 텅스텐 및 니켈로 이루어지는 그룹에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  13. ⅰ) 실리콘이 존재하는 반도체 기판 상에 폴리 실리콘으로 이루어진 복수개의 게이트 전극을 형성하는 단계;
    ⅱ) 상기 게이트 전극의 측벽과 인접한 영역의 기판에 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;
    ⅲ) 상기 게이트 전극 측벽에 스페이서를 형성하는 단계;
    ⅳ) 상기 기판의 게이트 전극 상부 및 소오스/드레인 영역을 포함하여 실리사이드막이 형성될 영역을 노출시키도록 실리사이드 방지막 패턴을 형성하는 단계;
    ⅴ) 상기 실리사이드 방지막 패턴을 포함하여 기판을 질소 분위기에서 급속 열처리하여 상기 소오스/드레인 영역에 주입된 이온을 활성화시키고, 상기 실리사이드 방지막 패턴을 경화시키는 단계;
    ⅵ) 상기 기판을 세정하여 실리사이드막 형성을 방해하는 자연 산화막을 제거하는 단계; 및
    ⅶ) 상기 실리사이드 방지막이 노출시키는 영역에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 실리사이드막 형성방법.
  14. 제13항에 있어서, 상기 ⅳ) 단계는
    기판 전면에 SiON막을 화학 기상 증착 방식으로 450℃이하에서 균일하게 형성하는 단계;
    상기 SiON막 전면에 식각 방지막을 형성하는 단계;
    상기 SiON막 하부에 실리사이드막이 형성될 영역을 노출시키도록 식각 방지막 패턴을 형성하는 단계; 및
    상기 식각 방지막 패턴이 노출시키는 SiON막을 식각하여 SiON막 패턴을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  15. 제14항에 있어서, 상기 SiON막은 20 내지 30M의 불화수소산 0.4 내지 5 부피%, 8 내지 10M의 과산화수소수 45 내지 85 부피% 및 탈이온수의 혼합용액으로 제거하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  16. 제13항에 있어서, 상기 ⅴ) 단계는 800℃ 내지 1200℃의 온도로 5초 내지 40초간 진행하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  17. 제13항에 있어서, 상기 세정은 불화수소산, 또는 암모니아과수 또는 불화수소산 및 암모니아과수의 혼합용액으로 세정하는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  18. 제13항에 있어서, 상기 ⅶ) 단계는
    상기 기판 전면에 금속물을 증착하여 금속막을 형성하는 단계;
    상기 기판의 실리콘과 금속물을 반응시켜 금속 실리사이드를 형성하는 단계; 및
    상기 기판에 반응하지 않고 잔류하는 금속물을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
  19. 제18항에 있어서, 상기 금속물은 코발트, 티타늄, 텅스텐 및 니켈로 이루어지는 그룹에서 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 실리사이드막 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101107556B1 (ko) * 2010-07-02 2012-01-31 (주)디에이치테크놀로지 외장 메모리를 이용하여 잠금설정 및 잠금해제가 가능한 컨테이너 전자봉인장치 및 그의 구동 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7273794B2 (en) 2003-12-11 2007-09-25 International Business Machines Corporation Shallow trench isolation fill by liquid phase deposition of SiO2
US7276755B2 (en) * 2005-05-02 2007-10-02 Advanced Micro Devices, Inc. Integrated circuit and method of manufacture
US20080299780A1 (en) * 2007-06-01 2008-12-04 Uv Tech Systems, Inc. Method and apparatus for laser oxidation and reduction
JP5431752B2 (ja) * 2009-03-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2012064882A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置およびその製造方法
CN113130516A (zh) * 2020-01-15 2021-07-16 联华电子股份有限公司 半导体影像感测元件及其制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2742924B1 (fr) * 1995-12-22 1998-03-20 Jorge Luis Regolini Procede de depot selectif d'un siliciure de metal refractaire sur du silicium et plaquette de silicium metallisee par ce procede
KR100226733B1 (ko) * 1997-03-17 1999-10-15 구본준 반도체소자 제조방법
US6020242A (en) * 1997-09-04 2000-02-01 Lsi Logic Corporation Effective silicide blocking
KR100298581B1 (ko) * 1998-05-21 2001-09-06 윤종용 반도체 소자 및 그 제조방법
KR100286100B1 (ko) * 1998-06-05 2001-05-02 윤종용 반도체 소자 및 그 제조방법
KR19990007640A (ko) 1998-10-15 1999-01-25 이병규 램프 콘트롤러
US6100145A (en) * 1998-11-05 2000-08-08 Advanced Micro Devices, Inc. Silicidation with silicon buffer layer and silicon spacers
US6258648B1 (en) * 1999-02-08 2001-07-10 Chartered Semiconductor Manufacturing Ltd. Selective salicide process by reformation of silicon nitride sidewall spacers
KR100317532B1 (ko) * 1999-04-22 2001-12-22 윤종용 반도체 소자 및 그 제조방법
KR100328264B1 (ko) * 1999-06-08 2002-03-16 황인길 반도체 소자의 제조 방법
KR100353551B1 (ko) * 2000-01-28 2002-09-27 주식회사 하이닉스반도체 실리사이드 형성방법
KR20020041581A (ko) * 2000-11-28 2002-06-03 윤종용 Ｍｄｌ의 선택적 실리사이드 막 형성 방법
KR20030057903A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 선택적 실리사이드층 형성 방법
US6743669B1 (en) * 2002-06-05 2004-06-01 Lsi Logic Corporation Method of reducing leakage using Si3N4 or SiON block dielectric films

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101107556B1 (ko) * 2010-07-02 2012-01-31 (주)디에이치테크놀로지 외장 메모리를 이용하여 잠금설정 및 잠금해제가 가능한 컨테이너 전자봉인장치 및 그의 구동 방법

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US20040029378A1 (en) 2004-02-12

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