KR20040010777A - 열적 분산된 달링턴 증폭기 - Google Patents
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Abstract
달링턴 증폭기는 제 1 단(110) 및 제 2 단(112)을 포함한다. 제 1 단은 일반적으로 1개 이상의 제 1 트랜지스터(Q1A, Q1B)를 포함하며 입력 신호(RF_IN)에 응답하여 제 1 (A) 및 제 2 (B) 신호를 발생시키도록 구성된다. 제 2 단(112)은 1개 이상의 제 2 트랜지스터(Q2A, Q2B)를 포함하며 제 1 (A) 및 제 2 (B) 신호에 응답하여 출력 신호(RF_OUT)를 발생시키도록 구성된다. 달링턴 증폭기는 제 1 트랜지스터(Q1A, Q1B)의 열적 이미터 밸러스팅을 제공하도록 구성된다.
Description
종래의 달링턴 피드백 증폭기 토폴로지들은 고전력-대역폭 특성용으로 폭넓게 사용되어 왔다. 그러나, 달링턴 토폴로지들은 상당한 RF 성능 페널티(penalty)없이는 입력 트랜지스터의 열적 이미터 밸러스팅(emitter ballasting)하기 쉽지 않다.
도 1을 참조하면, 종래의 달링턴 피드백 증폭기(10)가 도시되어 있다. 전력 어플리케이션에서, 다중 병렬 입력 및 출력 트랜지스터들은 주어진 전송기 어플리케이션에 필요로 하는 전류 및 전압 스윙(swing)을 제공하기 위해서 요구된다. 증폭기(10)는 입력 트랜지스터 열적 밸러스팅 없이 도시되어 있다. 통상적으로 입력 트랜지스터(Q1A, A1B)는 토폴로지로 인하여 열폭주(thermal runaway)하기 쉽다. 증폭기(10)는 출력단 트랜지스터(Q2A, Q2B)의 저항(RE2A, RE2B)를 통하여 개별적인 이미터 디제너레이션을 허용한다. 그러나, 입력 트랜지스터(Q1A, Q1B)는 출력단 트랜지스터(Q2A, Q2B)의 공통 베이스 터미널(A)에 공급하며 이미터 밸러스팅을 실행하지 않는다. 입력 트랜지스터(RE1A, RE1B)의 양측 이미터(Q1A, Q1B)가 공통노드(a)에 결합되어 있어서, 저항(RE1A, RE1B)은 입력 트랜지스터(Q1A, Q1B)를 효과적으로 밸러스팅하는데 방해된다. 증폭기(10)는 입력 트랜지스터(Q1A, Q1B) 주위의 베이스 및 이미터 밸러스팅을 구현할 수 있다. 그러나, 그러한 베이스 및 이미터 밸러스팅은 성능(즉, 이득 및 잡음)을 희생시켜서 달성된다. 출력 트랜지스터(Q2A, Q2B)는 통상적으로 이미터 밸러스팅 이외에 RF 피드백을 제공하기 위해서 이미터 디제너레이션으로 구성된다. 상기 구성은 출력단이 열폭주하는 것을 방지시킨다.
도 2를 참조하면, 예시적인 GaAs HBT 세미컨덕터 칩상의 활성 소자의 상대온도 및 절대온도를 도시하는 적외선 열 스캔(20)이 도시되어 있다. 상기 스캔(20)은 입력 트랜지스터(즉, 6개의 병렬 연결된 HBT 디바이스)가 열폭주를 가짐을 도시하며, 여기서 디바이스중 2개는 포지티브 열-전기 피드백으로 인하여 바이어스 전류의 "폭주(runaway)"를 명백하게 갖는다. 상기 스캔(20)에 도시된 열폭주는 종래의 달링턴 증폭기(10)의 입력 트랜지스터의 열적 불안전성을 설명하며, 이는 물론 입력 트랜지스터(Q1A, Q1B)의 열 밸러스팅을 이끌지 못한다. 이미터 디제너레이션 또는 직렬 피드백은 통상적으로 열적 안전성을 출력 디바이스(도시되지 않음)에 제공하기 위해서 출력 트랜지스터(Q2A, Q2B)에 구현된다. 출력 트랜지스터(Q2A, Q2B)는 통상적으로 안정된 열적 특성을 이끄는 이미터 밸러스팅을 사용한다. 달링턴 증폭기(10)는 전통적으로 출력 트랜지스터(Q2A, Q2B)의 이미터 디제너레이션을 채용하지만 이미터 디제너레이션은 입력 트랜지스터(Q1A, Q1B)에 사용되지 않는다.
도 3을 참조하면, 종래의 베이스 밸러스팅 달링턴 증폭기(30)가 도시되어 있다. 증폭기(30)는 트랜지스터(Q1A, Q1B)의 독립적인 베이스 밸러스팅을 사용한다. 베이스 밸러스팅이 입력 트랜지스터(Q1A, Q1B)에 국소적으로 적용될 수 있지만, 베이스 밸러스팅 저항(RB1, RB2)의 값은 통상적으로 베타(Beta) x N 이며, 여기서 N은 적절한 열 이미터 밸러스팅에 요구되는 저항값이다. 베이스 밸러스팅 값은 대역폭을 상당히 저하시키는 50-200오옴의 범위일 수 있다. 상기 밸러스팅 범위는 또한 증폭기(30)의 입력단에 열잡음을 도입시킨다. 베이스 밸러스팅의 구현은 온도에 따라 입력에서의 증가된 열잡음과 높은 증폭기 잡음지수 감도를 손상시킨다. 열잡음의 부가(이는 온도 편차에 매우 민감하다)는 무선 전송기 어플리케이션 이를 테면 GSM 또는 CATV에 베이스 밸러스팅의 사용을 배제할 수 있다. GSM은 일정한 엔벨로프 모듈레이션(envelope modulation)을 사용하는 유럽 셀 전화 표준이다. 셀룰러 표준은 일반적으로 전력 증폭기 구성요소에 잡음 성능 사양을 갖는다. CATV는 고전력이지만 낮은 전송 잡음을 요구하는 컴뮤니티 액세스 TV이다.
도 4를 참조하면, 종래의 이미터 밸러스팅 달링턴 증폭기(40)가 도시되어 있다. 이미터 밸러스팅은 저항(REEA, REEB)를 통하여 입력 트랜지스터(Q1A, Q1B)에 적용될 수 있다. 증폭기(40)는 노드(A)를 구동시키기 전에 트랜지스터(Q1A, Q1B)의 저항(REEA, REEB)를 통하여 이미터 밸러스팅을 한다. 그러한 구현은 입력 트랜지스터(Q1A, Q1B)의 열 안정성을 개선시키지만 이미터 밸러스팅 저항(REEA, REEB)과 바이어스 저항(RE1A, RE1B)으로부터 초래되는 전압 디바이더로 인하여 전압 이득을 희생시킨다.
링(Ring)의 "Efficient Power Darlington Device Configuration"으로 표제된미국 특허 제3,813,588호는 달링턴의 3개 터미널 디바이스을 구성하도록 세미컨덕터 면적을 효과적으로 구현하는 달링턴 디바이스 레이아웃 구조에 관한 것이다. 상기 디바이스는 출력 트랜지스터 이미터 밸리스팅을 채용한다. 그러나, 링이 입력 트랜지스터에 이미터 밸리스팅을 사용함이 명백하지 않다. 링은 "제 1 열의 인접한 각 이미터 서브 영역에 위치하는" 이미터 밸리스팅 저항을 언급한다. 이는 증폭기(40)의 이미터 밸리스팅 구현과 매우 유사하다. 링의 '588은 디바이스가 단일 능동 구성요소 트랜지스터로서 처리되는 달링턴 디바이스 구성을 제기한다.
모재러디(Mojaradi) 등의 "Layout For A High Voltage Darlington Pair"로 표제된 미국 특허 제5,541,439호는 컴팩트한 면적에서 고전압 달링턴을 획득하기 위한 달링턴 디바이스 회구 레이아웃 구성을 사용한다. 모재러디 등은 트랜지스터의 열적 및 물리적 분산된 회로 레이아웃에 대향되는 것으로서 디바이스 배향 레이아웃을 제공한다. 모재러디 등은 달링턴의 입력 트랜지스터의 열폭주를 처리하기 위한 이미터 밸러스팅을 제기하지 않는다.
우에노(Ueno) 등의 "Output Circuit In Darlington Configuration"으로 표제된 미국 특허 제5,661,431호는 집적된 밸러스팅이 없는 출력단 구성을 제기한다. 우에노 등은 능동 토폴로지를 사용함으로써 누설 특성이 없는 출력 회로를 제기한다. 우에노 등은, 우에노가 PMOS를 사용하여 달링턴 쌍의 동적 작동을 제어하는 것 외에는 열폭주 문제에 적용할 수 없다.
에릭슨(Eriksson)의 "Arrangement For Reducing And Stabilizing The Amplification of A Darlington-Coupled Output Stage"로 표제된 미국 특허제5,883,542호는 네거티브 피드백을 제공하는 능동 디바이스를 통하여 달링턴 디바이스의 바이어스 안정화를 제기한다. 에릭슨의 회로는 입력 디바이스의 폭주를 안정화시키지만, 입력 디바이스가 다중 핑거(fingers)를 갖는 경우에는 그렇지 않다.
일반적으로, 달링턴 증폭기는 광대역 이득 블럭으로서 사용되어왔다. 그 오리지날 달링턴 증폭기 시리즈들, MSAs의 아반텍의(Avantek's) 레이아웃은 그것들이 입력 트랜지스터 핑거를 밸리스트하지 않음을 나타낸다. 밸리스팅은 GaAs 보다도 더 열적으로 전도성인 실리콘의 사용 이외에 그 부분들의 저전력 성능 때문에 요구되었을리가 없다. 국한된 이미터 및 베이스 밸리스팅을 사용하는 종래의 접근법들은 달링턴 증폭기의 입력단 트랜지스터와 사용될 수 있는 명백한 기술들이다.
GaAs HBTs와 같은 하급 열적 전도성 토폴로지와 관련한 열 처리 문제점을 제기하기 위해서 열적 분산된 달링턴 토폴로지를 제공하는 것이 바람직하다. 또한, 전기적 성능에 악영향이 없는 양호한 열 밸러스팅을 제공하는 것이 바람직하다. 더구나, 개별 입력 트랜지스터의 디바이스 열점(hot spot)을 열적 및 공간적 분산하기 위한 밸러스팅된 이미터를 지닌 증폭기를 제공하는 것이 바람직하다. 또한, 그러한 분산을 구현하는 회로 레이아웃 토폴로지를 제공하는 것이 바람직하다.
발명의 개요
본 발명은 제 1 단 및 제 2 단을 포함하는 달링턴 증폭기에 관한 것이다. 제 1 단은 일반적으로 1개 이상의 제 1 트랜지스터를 포함하며 입력 신호에 응답하여 제 1 및 제 2 신호를 발생시키도록 구성된다. 제 2 단은 일반적으로 1개 이상의 제 2 트랜지스터를 포함하며 제 1 및 제 2 신호에 응답하여 출력 신호를 발생시키도록구성된다. 달링턴 증폭기는 제 1 트랜지스터의 열 이미터 밸리스팅을 제공하도록 구성될 수 있다.
본 발명의 목적, 특색 및 이점들은 (i)전기적 성능을 희생시키지 않고 열적 안정성을 획득하며, (ⅱ)온도에 따른 잡음지수 성능을 보존하며 및/또는 (ⅲ)이득-대역폭 산출을 보존하는 고전력 달링턴 피드백 증폭기를 구현하기 위한 방법 및/또는 아키텍쳐를 제공하는 것을 포함한다.
본 발명은 일반적으로 증폭기를 개선시키기 위한 방법 및/또는 아키텍쳐에 관한 것이며, 더 상세하게는, 고전력 달링턴 피드백 증폭기에 관한 것이다.
이러한 사항 및 본 발명의 목적, 특색 및 이점들은 하기의 상세한 설명과 첨부된 청구범위 및 도면으로부터 명백해질 것이다:
도 1은 입력 트랜지스터 열 밸러스팅이 없는 종래의 달링턴의 개략도이다;
도 2는 종래의 달링턴 증폭기의 적외선 열 스캔이다;
도 3은 입력단 베이스 밸러스팅을 지닌 종래의 달링턴 증폭기의 개략도이다;
도 4는 입력단 이미터 밸러스팅을 지닌 종래의 달링턴 증폭기의 개략도이다;
도 5는 본 발명의 바람직한 실시예에 따라 열적으로 분산된 달링턴 피드백 증폭기의 개략도이다;
도 6a는 종래의 달링턴 증폭기의 개략도이다;
도 6b는 분산된 달링턴 증폭기의 개략도이다;
도 7a-7b는 종래의 달링턴 S-파라미터 주파수 응답의 작동과 분산된 달링턴 S-파라미터 주파수 응답의 작동을 도시하는 그래프이다;
도 8a-8b는 종래의 달링턴 출력 전력 및 이득 대 입력 전력과 분산된 달링턴출력 전력 및 이득 대 입력 전력의 작동을 도시하는 그래프이다;
도 9a-9b는 종래의 달링턴 IP3 특성의 작동과 분산된 달링턴 IP3 특성의 작동을 도시하는 그래프이다;
도 10은 본 발명의 실시예의 개략도이다; 및
도 11은 본 발명의 다른 실시예의 개략도이다.
본 발명은 오리지날 달링턴 피드백 증폭기 토폴로지의 잡음 또는 전력-대역폭 특성을 희생시키지 않고 달링턴 피드백 증폭기의 입력단의 이미터를 열적으로 밸러스팅하는 방법 및/또는 구현예를 고려한다. 입력 트랜지스터의 열적 밸러스팅을 달성하기 위해서, 본 발명은 전기적 성능에 악영향을 끼치지 않고 입력 트랜지스터의 이미터 밸러스팅을 허용하는 열적 분산된 토폴로지를 구현한다.
본 발명은 고전력 어플리케이션의 달링턴 쌍 토폴로지를 구현한다. 전력 어플리케이션은 제 1 및 제 2 단이 고전력에 요구되는 고전류를 처리하도록 주변에서 대형인 것을 요구한다. 따라서, 다수의 디바이스들이 입력 및 출력용으로 구현될 수 있다. 입력 및 출력 디바이스는 병렬의 양극성 디바이스로서 구현될 수 있다(예를 들면, 베이스, 이미터 및 컬렉터가 함께 버스(bussed)된다).
도 5를 참조하면, 회로(100)의 블럭도가 본 발명의 바람직한 실시예에 따라 도시되어 있다. 상기 회로(100)는 일반적으로 제 1 블럭(또는 회로)(102), 제 2 블럭(또는 회로)(104), 및 제 3 블럭(또는 회로)(106)을 포함한다. 제 1 섹션(102)은 저항(예를 들면, RFB)과 저항(예를 들면, RBIAS)으로서 구현된다. 상기 섹션(104)은 섹션(110)과 섹션(112)로서 구현된다. 상기 섹션(110)은 트랜지스터(Q1A), 트랜지스터(Q1B), 저항(RE1A) 및 저항(RE1B)으로서 구현된다. 상기 섹션(112)은 트랜지스터(Q2A) 트랜지스터(Q2B), 저항(RE2A) 및 저항(RE2B)로서 구현된다. 상기 트랜지스터(Q1B)의 이미터는 일반적으로 노드(A)를 형성하는 트랜지스터(Q2A)의 베이스에 연결된다. 유사하게, 트랜지스터(Q1A)의 이미터는 일반적으로 노드(B)를 형성하는 트랜지스터(Q2B)의 베이스에 연결된다. 상기 회로(116)는 일반적으로 캐패시터(예를 들면, BYPASS), 저항(예를 들면, RDC), 및 인덕터(예를 들면, CHOKE)를 포함한다. 일반적으로 입력 신호(예를 들면, RF_IN)가 상기 회로(102)에 제시되며, 회로(104)를 통과하고, 그후 회로(106)를 통과하여 출력 신호(예를 들면, RF_OUT)를 제시한다. 일예에서, 상기 회로(100)는 열적 분산된 고전력 달링턴 증폭기 토폴로지로서 구현된다.
트랜지스터(Q1A, Q1B, Q2A 및 Q2B)의 컬렉터들은 일반적으로 출력(RF_OUT)에 직접 연결된 채 남겨진다. 입력 트랜지스터(Q1A, Q1B)의 베이스 터미널들은 통상적으로 입력 신호(RF_IN)에 직접 연결되지만, 개별 이미터들은 제 2 단 트랜지스터(Q2A, Q2B)의 개별 베이스 터미널에 개별적으로 연결된다. 그러한 구성은 증폭기(100)의 전기적 성능을 희생시키지 않고도 입력 트랜지스터(Q1A, Q1B)의 독립적인 이미터 밸러스팅을 허용한다. 입력 및 출력 디바이스들이 분산됨으로써, 각 입력 디바이스가 이미터 저항(예를 들면, RE1A, RE1B)를 구비하여 열적으로 분산된 토폴로지에 의해 가능한 밸러스팅을 제공한다.
게다가, 전력 디바이스가 대형이거나 또는 더 높은 주파수에서 작동한다면,입력 및 출력 디바이스들은 넓은 거리만큼, 이를 테면 작동 주파수(예를 들면, 10Ghz)에서 1/4 파장의 1/10만큼 벌어지게 된다. 전송 라인은 상기 트랜지스터(Q1A, Q1B)의 이미터에서 트랜지스터(Q2A, Q2B)의 베이스로 전송 라인 공급부(도 11 및 12와 관련하여 더 상세히 기술됨)는 트랜지스터(Q2A, Q2B)의 출력컬렉터에서 결합되는 신호의 동일한 위상 매칭을 제공하도록 동일 길이이다. 또한, 전송 라인의 임피던스는 문제의 특정 작동 주파수를 위해 최대한으로 활용된다. 게다가, 트랜지스터(Q1A, Q1B)의 컬렉터를 각각 연결시키는 부가적인 전송 라인들은 출력에서 결합된 신호들의 밸런스를 동조시키기 위해서 길이에서 매칭된다. 또한, 폭 또는 특성 임피던스가 최대 전력 전달을 위해 최대한으로 활용된다.
상기 회로(100)는, 도 3의 베이스 밸러스팅 달링턴 증폭기(30)에서 처럼 잡음지수 성능을 희생시키거나 또는 도 4의 이미터 밸러스팅 달링턴 증폭기(40)에서 처럼 이득-대역폭을 희생시키지 않고 제 1 단 트랜지스터(Q1A, Q1B)의 열폭주를 방지한다. 본 발명의 기술은 다수의 제 1 및 제 2 단 트랜지스터로 연장될 수 있다. 본 발명이 제 1 단 트랜지스터와 제 2 단 트랜지스터간의 일 대 일 대응으로 제한되지 않음이 이해될 것이다. 특히, 제 1 단 트랜지스터 이미터의 다양한 구성은 서로 다른 베이스 터미널 또는 제 2 단 트랜지스터의 베이스 터미널의 그룹에 커플링될 수 있다.
도 6a-6b를 참조하면, 2개의 작동 그래프가 도시되어 있다. 도 6a는 종래의 달링턴 증폭기의 시뮬레이션 개략도를 도시한다. 도 6a의 종래의 증폭기에서, 2개의 대형 디바이스(D1과 D2)가 입력 및 출력단 트랜지스터를 나타낸다. 도 6b의 열적 분산된 달링턴 증폭기에서, 4개의 입력 트랜지스터(I1-I4)의 각각은 독립적으로 이미터 밸러스팅되며 3개의 출력 트랜지스터 각각을 구동시킨다(예를 들면, 트랜지스터(I1)는 출력 트랜지스터(O1, O2, 및 O3)를 구동시킨다). 도 6a와 6b의 개략도는 IP3, P1DB, 및 소형 신호 이득 응답을 시뮬레이션하는데 사용되었다. 결과(도시되지 않음)는 분산된 토폴로지의 사용으로 인하여 RF 성능에 인식할 만한 변동이 없음을 도시한다.
도 7a-7b를 참조하면, 2개의 작동 그래프가 도시되어 있다. 도 7a와 7b는 종래 및 열적 분산된 설계간의 광대역 S-파라미터 시뮬레이션 비교를 각각 도시한다. 도 7a-7b는 10GHz 이상의 대역폭을 시뮬레이션한다. 도 7a와 7b의 그래프는 분산된 달링턴 증폭기 토폴로지의 사용으로 인하여 광대역 이득 응답에서 저하가 없음을 지시한다. 사실상, 작동 주파수가 증가함에 따라, 2개의 구현예의 서로 다른 전송 라인의 상호 기생인자로 인하여 성능에서 상당한 차이가 있다. 분산된 달링턴 토폴로지는, 분산된 전송 라인 엘리먼트의 사용을 통하여 고주파수 전기적 성능을 최적화시키는 융통성을 제공한다. 따라서, 본 발명은 종래의 접근법 보다도 이로운 전기적 성능을 제공한다. 엇갈림 이미터 레이아웃(staggered emitter layout)은 트랜지스터(Q1A, Q1C)를 동일 배향으로 그리고 트랜지스터(Q1B, Q1D)를 X축에 관하여 반대 배향으로 구현한다. 그러한 배향은 저항(RE1A, B, C 및 D)로부터 발생되는 열을 분산시킨다.
도 8a-8b를 참조하면, 2개의 작동 그래프가 도시되어 있다. 도 8a와 8b는 종래 및 열적 분산된 설계간의 비교 시뮬레이션을 각각 도시한다. 도 8a와 8b는 열적분산된 달링턴 토폴로지의 사용으로 인하여 기본적인 출력 전력과 이득 압축 특성에서 어떠한 저하도 없음을 지시한다. 도 8a는 종래의 달링턴 출력 전력 및 이득 대 입력 전력을 도시한다. 도 8b는 분산된 달링턴 출력 전력 및 이득 대 입력 전력을 도시한다. 도 8a-8b 모두는 대략 24dBm의 P1dB를 산출한다.
도 7b와 8b의 도면들은, 달링턴의 입력 트랜지스터의 열적 밸러스팅, 저항, 트랜지스터의 열적 분산을 고려하는 발명의 작동 그래프를 도시한다. 최적의 전력 전달을 위한 적절한 위상 밸런스를 고려하는 분산된 전송 라인을 사용하여 입력 트랜지스터와 출력 트랜지스터를 결합시키기 위한 아키텍쳐가 일반적으로 구현된다.
도 9a-9b를 참조하면, 2개의 작동 그래프가 도시되어 있다. 도 9a와 9b는 종래 및 열적 분산된 설계간에 비교의 IP3 시뮬레이션을 도시한다. 도 9a와 9b는 열적 분산된 달링턴 토폴로지의 사용으로 인하여 IP3 특성에서 상당한 저하가 없음을 지시한다. 도 9a는 종래의 달링턴 IP3 특성을 도시한다. 도 9b는 분산된 달링턴 IP3를 도시한다.
도 10을 참조하면, 회로(100')의 일 실시예의 상세도가 도시되어 있다. 상기 회로(100')는 엇갈려 있지만 대칭적으로 배향되며 공통 저항(RFB)과 저항(RBIAS)을 구비하는 입력 트랜지스터의 다른 실시예를 도시한다. 상기 회로(100')는, 전송 라인 블럭(111)과 전송 라인 블럭(113)의 부가물을 지니며, 상기 회로(100) 처럼 유사한 특색을 갖는다. 상기 회로(100')는 저항들과 트랜지스터들간에 공유하는 열을 감소시키기 위해서 이미터 밸러스팅 레이아웃을 구비하는 입력 트랜지스터(Q1A, B, C 및 D)를 도시한다. 상기 회로(100')는 출력에서 위상 전력 결합을 최적화하기 위해서 x-축 주위에서 대칭이다. 전송 라인 쌍(TLIN1A/TLIN1C 및 TLIN1B/TLIN1D)은 최대 전력 작동을 위한 최적의 전기적 결합을 보존하기 위해서 모두 동일 길이이다. 전송 라인(TLIN1BD)과 전송 라인(TLIN1AC)은 또한 동일한 길이이다. 출력 전송 라인(TLIN2AC, TLIN2BD)이 길이에 있어서 매칭된다. 또한, 출력 전송 라인(TLINIBD, TLINIAC)이 길이에 있어서 매칭된다. 값들(RBIAS와 RFB)은 전기적 피드백의 열 전력 소산(dissipation)을 분배하기 위해서 대칭적으로 분배된다.
도 11을 참조하면, 본 발명의 다른 실시예를 도시하는 회로(100")의 상세도가 도시되어 있다. 상기 회로(100")는 회로(100')와 유사하다. 상기 회로(100")는 개별적인 이미터 밸러스팅을 구비하며 x-축 주위에 대칭적인 평행 레이아웃 구조를 채용하도록 입력 트랜지스터(Q1A, B, C 및 D)를 구현한다. 상기 회로(100")의 구성은 출력에서 위상 전력 결합을 최적화하기 위해서 x-축 주위에서 대칭이다. 전송 라인 쌍(TLIN1A, TLIN1B, TLIN1C 및 TLIN1D)은 최대 전력 작동을 위한 최적의 전기적 결합을 보존하기 위해서 동일 길이이다. 출력 전송 라인(TLIN1BD와 TLIN1AC 및 TLIN2AC와 TLIN2BD)들은 동일 길이이다. 저항(RBIAS, RFB)이 분산되어 있지 않으며, 전반적으로 열적 분산된 달링턴 증폭기(100")에 글로벌 피드백 경로를 제공한다.
회로(100)는 넓은 범위의 이득 블럭과 전력 증폭기 생산품에 적용되는 넓은 활용을 갖는다. 상기 회로(100)는 수많은(예를 들면, 50% 이상) 기존 표준 이득 블럭 제품에 소급하여 사용될 수 있으며 CATV, 무선, 및 유선 기반 제품과 같은 미래의 광대역 고전력 어플리케이션용의 원대한 암시를 갖는다. 상기 회로(100)는 또한전기적 성능을 손상시키지 않고 열적 안정성을 획득하며, 잡음지수 성능을 보존하고 이득-대역폭 프러덕트를 보존할 수 있다.
본 발명이 바람직한 실시예와 관련하여 상세히 도시 및 기술되었지만, 본 발명의 사상 및 범위로부터 벗어나지 않고 당업자에 의해 형태와 상세한 내용에서 다양한 변동이 이루어질 수 있음이 이해될 것이다.
Claims (20)
1개 이상의 제 1 트랜지스터로 이루어지며 입력 신호에 응답하여 제 1 및 제 2 신호를 발생시키도록 구성된 제 1 단;
1개 이상의 제 2 트랜지스터로 이루어지며 제 1 및 제 2 신호에 응답하여 출력 신호를 발생시키도록 구성된 제 2 단으로 이루어지며,
상기 제 1 트랜지스터의 열적 이미터 밸러스팅을 제공하도록 구성되는 것을 특징으로 하는 달링턴 증폭기.
제 1 항에 있어서, 상기 달링턴 증폭기가 고전력 어플리케이션에서 작동하도록 구성된 토폴로지를 제공하는 것을 특징으로 하는 달링턴 증폭기.
제 2 항에 있어서, 상기 제 1 트랜지스터가 상기 고전력 어플리케이션용으로 요구되는 고전류를 처리하도록 주위에서 대형이며 상기 제 2 트랜지스터가 상기 고전류를 처리하도록 주위에서 대형인 것을 특징으로 하는 달링턴 증폭기.
제 2 항에 있어서, 상기 제 1 트랜지스터가 평행한 쌍극자 디바이스를 포함하며 상기 제 2 트랜지스터가 평행한 쌍극자 디바이스를 포함하는 것을 특징으로 하는 달링턴 증폭기.
제 1 항에 있어서, 상기 입력 신호를 수신하며 상기 입력 신호의 바이어스를 발생시키도록 구성된 입력 회로를 더 포함하며, 상기 바이어스가 제 1 및 제 2 단에 제공되는 것을 특징으로 하는 달링턴 증폭기.
제 5 항에 있어서, 상기 입력 회로는 상기 출력 신호의 피드백을 수신하도록 더 구성되며 상기 바이어스 신호는 각각의 상기 제 1 및 제 2의 1 개 이상의 트랜지스터의 이미터에 커플링되는 것을 특징으로 하는 달링턴 증폭기.
제 1 항에 있어서, 상기 달링턴 증폭기는 잡음 또는 전력대역 특성을 손상시키지 않고 열적 이미터 밸러스팅을 제공하도록 더 구성되는 것을 특징으로 하는 달링턴 증폭기.
제 1 항에 있어서, 상기 달링턴 증폭기는 열적 분산된 달링턴 증폭기를 포함하는 것을 특징으로 하는 달링턴 증폭기.
제 1 항에 있어서, 상기 1개 이상의 제 1 및 제 2 트랜지스터의 컬럭터는 상기 출력 신호를 발생시키도록 구성된 출력 터미널에 커플링되는 것을 특징으로 하는 달링턴 증폭기.
제 1 항에 있어서, 상기 1개 이상의 제 1 트랜지스터의 베이스가 상기 입력신호를 수신하도록 구성된 입력 터미널에 커플링되는 것을 특징으로 하는 달링턴 증폭기.
제 10 항에 있어서, 각각의 상기 1개 이상의 제 1 트랜지스터의 이미터는 각각의 상기 1개 이상의 제 2 트랜지스터의 베이스 터미널에 커플링되는 것을 특징으로 하는 달링턴 증폭기.
제 1 항에 있어서,
상기 제 1 단은 상기 1개 이상의 제 1 트랜지스터중 적어도 한개와 직렬로 각각 커플링된 1개 이상의 제 1 저항을 더 포함하며, 그리고
상기 제 2 단은 상기 1개 이상의 제 2 트랜지스터중 적어도 한개와 직렬로 각각 커플링된 1개 이상의 제 2 저항을 더 포함하는 것을 특징으로 하는 달링턴 증폭기.
제 1 항에 있어서, 상기 출력 신호를 제어하도록 구성된 출력회로를 더 포함하는 것을 특징으로 하는 달링턴 증폭기.
1개 이상의 제 1 트랜지스터와의 입력 신호에 응답하여 제 1 및 제 2 신호를 발생시키기 위한 수단;
1개 이상의 제 2 트랜지스터와의 제 1 및 제 2 신호에 응답하여 출력 신호를발생시키기 위한 수단; 및
상기 제 1 트랜지스터의 열적 이미터 밸러스팅을 제공하기 위한 수단
을 포함하는 것을 특징으로 하는 달링턴 증폭기.
열적 분산된 달링턴 증폭기 쌍 토폴로지를 제공하기 위한 방법에 있어서,
(A) 1개 이상의 제 1 트랜지스터의 입력 신호에 응답하여 제 2 신호를 발생시키는 단계;
(B) 1개 이상의 제 2 트랜지스터의 제 1 및 제 2 신호에 응답하여 출력 신호르 발생시키는 단계; 및
(C) 상기 제 1 트랜지스터의 열적 이미터 밸러스팅을 제공하는 단계
를 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서, 상기 달링턴 증폭기 쌍 토폴로지는 고전력 어플리케이션에서 작동시키도록 구성된 것을 특징으로 하는 방법.
제 16 항에 있어서,
단계 (A)는 상기 제 1 트랜지스터를 지닌 상기 고전력 어플리케이션에 요구되는 고전류를 처리하는 단계를 더 포함하며;
단계 (B)는 상기 고전류를 처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 17 항에 있어서, 상기 제 1 트랜지스터는 병렬의 쌍극자 디바이스를 포함하며 제 2 트랜지스터는 병렬의 쌍극자 디바이스를 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서, 단계 (C)는 잡음 또는 전력대역 특성을 손상시키지 않고 열적 이미터 밸러스팅을 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 15 항에 있어서,
단계 (A)는 상기 제 1 트랜지스터와 직렬로 1개 이상의 제 1 저항을 커플링시키는 단계를 포함하며; 그리고
단계 (B)는 상기 제 2 트랜지스터와 직렬로 1개 이상의 제 2 저항을 커플링시키는 단계를 포함하는 것을 특징으로 하는 방법.
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