KR20040007646A - Ⅲ족 질화물계 화합물 반도체 장치를 제조하는 방법 - Google Patents

Ⅲ족 질화물계 화합물 반도체 장치를 제조하는 방법 Download PDF

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Abstract

p-시트 전극 형성층이 투광성 전극 형성층 상으로 적층된 후, 제1 열처리 단계와 제2 열처리 단계가 2개의 층들을 합금화하기 위해 실행된다. 제1 열처리 단계에서는, 열처리가 산소를 함유하는 분위기에서 상대적으로 낮은 온도로 실행된다. 제2 열처리 단계에서는, 열처리가 산소를 함유하지 않는 분위기에서 상대적으로 높은 온도로 실행된다.

Description

Ⅲ족 질화물계 화합물 반도체 장치를 제조하는 방법{METHOD FOR MANUFACTURING GROUP Ⅲ NITRIDE COMPOUND SEMICONDUCTOR DEVICE}
블루 발광 다이오드 등과 같은 Ⅲ족 질화물계 화합물 반도체 발광 장치에서, 장치의 전체 표면으로부터 균일한 발광을 얻는데 다양한 제안들이 이루어졌다.
예를 들어, 전류가 p-형 층의 표면의 넓은 범위로 주입될 수 있도록 투광성 전극은 p-형 층에 부착된다. 이러한 경우에, 투광성 전극은 다음과 같이 형성된다. 제2 전극층(예를 들어, Au)은 투광성 전극 형성층을 형성하도록 제1 전극층(예를 들어, Co) 상에 적층된다. 투광성 전극 형성층은 500℃ 내지 600℃의 온도로 산소 함유 가스내에서 열처리된다. 결과적으로, 투광성 전극 형성층 및 p-형 층은 2개의 층들 사이에서 옴접촉이 확실하게 되도록 합금화된다. 또한, 제1 전극층의 구성 원소들의 분포는 이러한 경우에 변화된다.
본 발명자의 검토에 의하면, 열처리가 500℃ 이상의 고온으로 산소 함유 분위기에서 행해질 때, p-시트 전극의 표면 상태가 변화하고, 도전성 와이어에 대한접착력의 신뢰성이 저하된다.
투광성 전극과 동일하게, p-시트 전극은 복수의 전극층들의 적층(예를 들어, 하측으로부터 볼 때 Cr 및 Au의 연속적인 적층)에 의해 형성된다. 열처리가 고온으로 산소 함유 분위기에서 실행될 때, 하측의 금속층의 일부가 표면으로 이동하고 분리되는 경우가 발생할 수 있다. 이러한 경우에, 도전성 와이어에 대한 접착력의 저하와 더불어 와이어 본딩시의 (p-시트 전극을 인식하기 위한)화상 처리에서 오류가 발생할 수 있는 가능성이 있다.
본 발명은 Ⅲ족 질화물계 화합물 반도체 장치에 관한 것이다. 예를 들면, 본 발명은 블루 발광 다이오드 등과 같은 Ⅲ족 질화물계 화합물 반도체 발광 장치의 전극들에서의 개량에 적합하다.
도1은 본 발명의 실시예에 따른 발광 장치의 층 구성을 도시한다.
도2는 실시예에 따른 발광 장치에서의 전극의 층 구성을 도시한다.
본 발명은 상기 문제점들을 해결하도록 개발되었고 다음과 같이 구성된다.
Ⅲ족 질화물계 화합물 반도체 장치를 제조하는 방법은 Ⅲ족 질화물계 화합물 반도체의 p-형 층 상에 제1 금속을 적층함으로써 제1 전극층을 형성하고, 제1 전극층상에 제1 금속보다 높은 이온화 포텐셜을 갖는 제2 금속을 적층함으로써 제2 전극을 형성하는 단계와, 실질적으로 산소를 함유하는 분위기에서 제1 온도로 열처리를 행하는 제1 열처리 단계와, 실질적으로 산소를 함유하지 않는 분위기에서 제1 온도보다 높은 제2 온도로 열처리를 행하는 제2 열처리 단계를 포함한다.
본 발명에 따른 제조 방법에서는, 제1 전극층과 제2 전극층의 적층에 의해 형성된 전극과 p-형 층 사이에서 충분한 옴접촉이 보장될 수 있다. 또한, 예를 들어 p-시트 전극이 이 전극에 형성될 때, 산소 함유 분위기에서의 열처리에 대한 상태는 저온(적당한 상태)이어서, p-시트 전극의 표면은 산화되는 것이 방지될 수 있고, p-시트 전극용 하부 금속층은 마이그레이트되는 것이 방지될 수 있고 p-시트전극의 표면 상에서 분리되는 것을 방지할 수 있다.
본 명세서에 있어서, 각각의 Ⅲ족 질화물계 화합물 반도체는 AlN, GaN 및 InN과 같은 소위 2성분 화합물과, AlxGa1-xN, AlxIn1-xN 및 GaxIn1-xN(여기에서, 0<x<1)과 같은 3성분을 포함하는 일반적인 공식 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)에 의해 표현된다. Ⅲ족 원소들은 보론(B), 탈륨(Tl) 등에 의해 부분적으로 대체될 수 있다. 질소(N)는 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi)등에 의해 부분적으로 대체될 수 있다. Ⅲ족 질화물계 화합물 반도체층은 선택적 도펀트를 함유할 수 있다. Si, Ge, Se, Te, C등은 n-형 불순물들로서 이용될 수 있다. Mg, Zn, Be, Ca, Sr, Ba등은 p-형 불순물들로서 이용될 수 있다. 부수적으로, p-형 불순물들이 첨가된 후, Ⅲ족 질화물계 화합물 반도체는 전자선 조사 또는 플라즈마 조사 또는 노에서의 가열 상태에 놓여질 수 있지만, 필수적이지는 않다. Ⅲ족 질화물계 화합물 반도체층을 형성하는 방법은 특별하게 한정되지 않는다. Ⅲ족 질화물계 화합물 반도체층은 유기 금속 화학 증착법(MOCVD 법)에 의해 형성될 수 있거나, 분자선 에피택시 방법(MBE 방법), 할로겐 증기상 에피택시 방법(HVPE 방법), 스퍼터링 방법, 이온 플레이팅 방법, 전자 샤워 방법등과 같은 종래의 방법에의해 형성될 수 있다.
여기서, Ⅲ족 질화물계 화합물 반도체 장치의 예들은 발광 다이오드, 수광 다이오드, 레이저 다이오드, 태양 전지등과 같은 광학 장치들과, 정류기, 사이리스터, 트랜지스터등과 같은 2극 장치들, FET와 같은 단극 장치들 및 마이크로파 장치등과 같은 전자 장치들을 포함한다. 본 발명은 이러한 장치들의 중간체인 적층체에도 적용될 수 있다.
부가적으로, 동질 구조, 이질 구조 또는 2중 이질 구조가 발광 장치의 구조로서 이용될 수 있다. 양자 우물 구조(단일 양자 우물 구조 또는 다중 양자 우물 구조)가 또한 이용될 수 있다.
(전극층들의 설명)
제2 전극층의 구성 원소의 이온화 포텐셜이 제1 전극층의 구성 원소의 이온화 포텐셜보다 높다면, p-형 층 상에 형성된 전극층들은 특별하게 한정되지 않는다. 전극층들에 투광성을 부여하도록, 이하에 설명된 금속 원소들이 양호하게는 이용된다.
제1 전극층의 구성 원소는 제2 전극층의 구성 원소보다 이온화 포텐셜이 낮은 원소이고, 제2 전극층의 구성 원소는 제1 전극층의 구성 원소보다 반도체와의 옴접촉에 있어서 더 우수한 원소인 것이 양호하다. 반도체의 표면으로부터 깊이 방향으로의 원소 분포는 제2 전극층의 구성 원소가 제1 전극층의 구성 원소보다 더 깊게 침투하도록 산소 함유 분위기에서 제1 열처리에 의해 변화된다. 즉, 전극층들의 원소 분포는 전극층들의 형성시에서의 분포와 반대가 된다. 전극층들의 형성후에, 하측 상에 형성된 제1 전극층의 구성 원소가 상측으로 바뀌면, 상측 상에 형성된 제2 전극층의 구성 원소는 하측으로 바뀐다.
양호하게는, 제1 전극층의 구성 원소는 니켈(Ni), 코발트(Co), 철(Fe), 구리(Cu), 크롬(Cr), 탄탈륨(Ta), 바나듐(V), 망간(Mg), 알루미늄(Al) 및 은(Ag)로 구성되는 그룹으로부터 선택된 적어도 하나의 원소이다. 제1 전극층의 막 두께는 0.5 nm 내지 15 nm의 범위에서 선택된다. 제2 전극층의 구성 원소는 팔라듐(Pd), 금(Au), 이리듐(Ir) 및 백금(Pt)으로 구성된 그룹으로부터 선택된 적어도 하나의 원소이다. 제2 전극층의 막 두께는 3.5 nm 내지 25 nm의 범위에서 선택된다. 가장 양호하게는, 제1 전극층의 구성 원소는 Co이고, 제2 전극층의 구성 원소는 Au이다. 이 경우에, 반도체 표면으로부터 깊이 방향으로의 원소 분포는 Au가 Co보다 더 깊게 침투하도록 열처리에 의해 변화된다.
(p-시트 전극의 설명)
p-시트 전극을 형성하기 위한 재료는 특별하게 양자에 한정되지 않는다. 예를 들어, p-시트 전극은 제1 금속층으로서 Cr 층, 제2 금속층으로서 Au 층 및 제3 금속층으로서 Al 층이 하측으로부터 볼 때 연속적으로 적층되는 구조로서 형성된다.
제1 금속층이 제1 금속층 아래의 층에 확실하게 결합될 수 있도록 제1 금속층은 제2 금속층보다 이온화 포텐셜에서 더 낮은 원소로 제조된다. 제2 금속층은 Al 또는 Au과의 결합 특성이 양호하고, 투광성 전극에 반응하지 않는 원소로 제조된다. 제3 금속층은 보호막에 견고하게 결합될 수 있는 원소로 양호하게는 제조된다.
양호하게는, 제1 금속층의 구성 원소는 니켈(Ni), 철(Fe), 구리(Cu), 크롬(Cr), 탄탈륨(Ta), 바나듐(V), 망간(Mg) 및 코발트(Co)로 구성되는 그룹으로부터 선택된 적어도 하나의 원소이다. 제1 금속층의 막 두께는 1 nm 내지 300 nm의 범위에 있다.
양호하게는, 제3 금속층의 구성 원소는 알루미늄(Al), 니켈(Ni) 및 티타늄(Ti)으로 구성되는 그룹으로부터 선택된 적어도 하나의 원소이다. 제3 금속층의 막 두께는 1 nm 내지 30 nm의 범위에 있다.
양호하게는, 제2 금속층의 구성 원소는 금(Au)이다. 제2 금속층의 막 두께는 0.3 ㎛ 내지 3 ㎛의 범위에 있다.
p-보조 전극은 p-시트 전극과 동일한 재료 및 동일한 방법을 사용함으로써 형성될 수 있다. 이러한 경우에, p-보조 전극은 p-시트 전극과 동일한 두께를 갖는다.
p-보조 전극은 p-시트 전극과 개별적으로 형성될 수 있다. 이 경우에, p-보조 전극의 재료 및 두께는 p-시트 전극의 재료 및 두께와 다르게 선택될 수 있다.
p-시트 전극이 종래 방법에 의해 도전성 와이어를 본딩시키기에 충분한 면적을 구비하면, p-시트 전극의 형상은 특별하게 한정되지 않는다. 본딩시 위치 확인을 위하여, n-시트 전극의 형상과 상이한 형상은 p-시트 전극의 형상으로서 양호하게는 사용된다.
p-보조 전극이 광을 차폐하므로, p-보조 전극은 양호하게는 좁게 형성된다.p-보조 전극의 폭은 양호하게는 1 ㎛ 내지 40 ㎛, 더 양호하게는 2 ㎛ 내지 30 ㎛, 더 양호하게는 3 ㎛ 내지 25 ㎛, 더 양호하게는 3 ㎛ 내지 20 ㎛, 가장 양호하게는 5 ㎛ 내지 15 ㎛의 범위에 있도록 선택된다.
양호하게는, 투광성 전극과 접촉하는 면적이 증가될 수 있도록, p-시트 전극 및/또는 p-보조 전극의 주위에 요철이 제공될 수 있다.
양호하게는, p-시트 전극의 주위 표면은 경사진다. 시트 전극 및 투광성 전극의 표면들 상에 형성된 보호막(SiO2막 등)이 실질적으로 설계시의 막 두께를 갖는 테이퍼부 상에 형성될 수 있게 시트 전극의 주위 표면은 경사질 수 있다.
(제1 열처리 단계의 설명)
제1 열처리 단계는 실질적으로 산소를 함유하는 분위기에서 실행된다. 다음의 가스는 산소 함유 분위기를 달성하는데 양호하게 이용될 수 있다. 즉, O2, O3, CO, CO2, NO, N2O, NO2및 H2O 또는 그 혼합 가스로 구성되는 그룹으로부터 선택된 적어도 하나의 원소가 산소 함유 가스로서 이용될 수 있다. 또는 O2, O3, CO, CO2, NO, N2O, NO2및 H2O로 구성되는 그룹으로부터 선택된 적어도 하나의 원소와 불활성 가스를 함유하는 혼합 가스 또는 O2, O3, CO, CO2, NO, N2O, NO2및 H2O로 구성되는 그룹으로부터 선택된 원소들의 혼합 가스와 불활성 가스를 함유하는 혼합 가스가 산소 함유 가스로서 이용될 수 있다. 요약하면, 산소 함유 가스는 산소 원자를 갖는 가스, 산소 원자를 갖는 분자들의 가스를 의미한다. 특히, 산화 가스 분위기가바람직하다.
열처리시 분위기의 압력은 양호하게는 갈륨 질화물계 화합물 반도체가 열처리 온도에서 열분해되지 않는 압력 이상일 수 있다. O2만이 산소 함유 가스로서 이용될 때, 가스의 압력은 갈륨 질화물계 화합물 반도체의 분해 압력 이상이 되도록 가스가 양호하게는 주입될 수 있다. O2가스가 혼합된 불활성 가스가 사용될 때, 전체 가스의 압력이 갈륨 질화물계 화합물 반도체의 분해 압력이상이고 전체 가스에 대한 O2가스의 비율이 대략 10-6이상이면, 산소 함유 가스는 충분히 작용할 수 있다. 요약하면, 산소 함유 가스의 극소량이 존재하면, 산소 함유 가스는 충분히 작용할 수 있다. 부수적으로, 주입된 산소 함유 가스의 양의 상한치는 전극 합금화 특성의 관점에서 특별하게 한정되지 않는다. 즉, 산소 함유 가스의 양은 제조가 가능한 범위까지 사용될 수 있다.
열처리 온도는 양호하게는 440 ℃ 미만이게 선택된다. 열처리 온도가 440 ℃ 이상이면, 상기 설명된 문제점이 발생할 가능성이 있다. 열처리 온도는 더 양호하게는 420 ℃ 미만이고, 더 양호하게는 400 ℃ 미만이다.
열처리 시간은 제1 전극층과 제2 전극층 사이에서 마이그레이션이 발생할 수 있다면 특별하게 한정되지 않는다. 열처리 시간은 양호하게는 5분 내지 1000분, 더 양호하게는 10분 내지 500분, 더 양호하게는 30분 내지 300분의 범위에서 선택된다.
(제2 열처리 단계의 설명)
제2 열처리 단계는 실질적으로 어떠한 산소도 함유하지 않는 분위기에서 실행된다. 즉, 열처리는 비산화성 분위기 또는 제1 열처리 단계에서 사용된 산소 함유 가스를 사용하지 않는 환원성 분위기에서 양호하게는 실행된다. 특히, 열처리는 N2, He, Ar등과 같은 불활성 가스에서 또는 H2등과 같은 환원성 가스에서 또는 이러한 가스들의 혼합 가스에서 양호하게는 실행된다.
열처리 온도는 제1 열처리 단계에서 사용된 열처리 온도보다 높게 선택된다. 결과적으로, 전극층과 p-형 층 사이에서 옴접촉이 얻어질 수 있다. 고온에서의 열처리가 생략되면, 2개의 층들(표1의 비교예 3 참조) 사이에서 옴접촉이 얻어질 수 없다. 따라서, 제2 열처리 단계에서 요구되는 열처리 조건은 전극층과 p-형 층 사이에서 옴접촉을 보장하기에 충분한 열처리 온도와 열처리 시간이다.
열처리 온도는 양호하게는 440 ℃ 이상, 더 양호하게는 480 ℃ 이상, 더 양호하게는 520 ℃ 이상으로 선택된다.
열처리 시간은 양호하게는 0.1분 내지 180분, 더 양호하게는 0.3분 내지 60분, 더 양호하게는 0.5분 내지 30분의 범위에서 선택된다.
제2 열처리 단계에서의 분위기의 압력은 양호하게는 Ⅲ족 질화물계 화합물 반도체가 열처리 온도에서 열분해되지 않는 압력 이상일 수 있다.
제1 열처리 단계 및 제2 열처리 단계의 실행 순서는 특별하게 한정되지 않는다.
산소 함유 가스를 공급하는 분위기에서 서서히 증가된 열처리 온도(제1 열처리 단계의 실행에 의해)가 440 ℃에 도달한 후, 산소 함유 가스의 공급은 제2 열처리 단계가 이후에 실행될 수 있도록 중지될 수 있다.
<예들>
본 발명의 예들이 이하에 설명될 것이다.
먼저, 반도체 층들은 표1에 도시된 각각의 구성에 따라 적층된다.
층: 조성
p-형 층(5): p-GaN :Mg
발광층(4)을 포함하는 층(4): InGaN층을 포함하는 층
n-형 층(3): n-GaN:Si
버퍼층(2): AlN
기판(1): 사파이어
n-형 불순물로서 Si이 첨가된 GaN의 n-형 층(3)은 버퍼층(2)을 통해 기판(1) 상에 형성된다. 사파이어가 기판(1)으로서 사용되는 경우가 여기에서 보여질 지라도, 기판(1)은 이에 한정되지 않는다. 사파이어, 스피넬, 실리콘, 실리콘 카바이드, 산화 아연, 인화 갈륨, 비화 갈륨, 산화 마그네슘, 산화 망간, Ⅲ족 질화물계 화합물 반도체 단결정등이 기판(1)으로서 사용될 수 있다. 버퍼층이 MOCVD 방법에 의해 AlN으로 형성될지라도, 버퍼층은 이에 한정되지 않는다. GaN, InN,AlGaN, InGaN, AlInGaN등은 버퍼층의 재료로서 사용될 수 있다. 분자선 에피택시 방법(MBE 방법), 할로겐 증기상 에피택시 방법(HVPE 방법), 스퍼터링 방법, 이온 플레이팅 방법, 전자 샤워 방법등은 버퍼층을 제조하는 방법으로서 이용될 수 있다. GaN이 기판으로서 사용될 때, 버퍼층은 생략될 수 있다.
반도체 장치가 형성된 후, 기판 및 버퍼층 모두는 필요에 따라 제거될 수 있다.
n-형 층이 GaN으로 형성된 경우가 여기에서 보여질 지라도, AlGaN, InGaN 또는 AlInGaN이 사용될 수 있다.
n-형 층은 n-형 불순물들로서 Si가 첨가될 지라도, Ge, Se, Te, C등이 다른 n-형 불순물들로서 사용될 수 있다.
n-형 층(3)은 발광층을 포함하는 층(4) 측의 저전자 밀도의 n- 층과, 버퍼층(2) 측의 고전자 밀도의 n+ 층을 구비하는 이중층 구조일 수 있다.
발광층을 포함하는 층(4)은 양자 우물 구조의 발광층을 포함할 수 있다. 단일 이질형, 이중 이질형 또는 동질 결합형 구조가 발광 장치의 구조로서 이용될 수 있다.
발광층을 포함하는 층(4)은 마그네슘등과 같은 억셉터로 불순물 첨가되고 광폭의 밴드 갭을 구비하는 p-형 층(5) 측 상에 배치된 Ⅲ족 질화물계 화합물 반도체층을 포함할 수 있다. 이는 발광층을 포함하는 층(4)내로 주입된 전자들이 p-형 층(5)내로 확산하는 것을 효과적으로 방지하도록 제공된다.
p-형 불순물들로서 Mg가 불순물 첨가된 GaN의 p-형 층(5)은 발광층을 포함하는 층(4) 상에 형성된다. 다르게는, p-형 층은 AlGaN, InGaN 또는 InAlGaN으로 제조될 수 있다. Zn, Be, Ca, Sr 또는 Ba이 p-형 불순물들로서 이용될 수 있다.
p-형 층(5)은 발광층을 포함하는 층(4) 측의 저홀 밀도의 p- 층과, 전자 측의 고홀 밀도의 p+ 층을 구비하는 이중층 구조일 수 있다.
상기 설명된 바와 같이 구성된 발광 다이오드에서, 각각의 Ⅲ족 질화물계 화합물 반도체층은 일반적인 조건에서 MOCVD의 실행에 의해 실행될 수 있거나, 분자선 에피택시 방법(MBE 방법), 할로겐 증기상 에피택시 방법(HVPE 방법), 스퍼터링 방법, 이온 플레이팅 방법, 전자 샤워 방법등과 같은 방법에 의해 형성될 수 있다.
이후, 마스크가 형성되고, p-형 층(5), 발광층을 포함하는 층(4) 및 n-형 층(3)은 n-전극(9)이 형성되는 n-전극 형성 표면(11)을 노출시키도록 반응 이온 에칭에 의해 부분적으로 제거될 수 있다.
다음으로, 투광성 전극 형성 층(60) 및 p-시트 전극 형성 층(70)을 형성하기 위한 방법이 도2를 참조하여 설명될 것이다.
먼저, 제1 전극층으로서 Co 층(61; 1.5 nm) 및 제2 전극층으로서 Au 층(62; 60nm)이 증착 장치에 의해 웨이퍼의 전체 표면 상에 연속적으로 적층된다. 이후, 포토레지스트가 고르게 도포되고, n-전극 형성 표면(11) 및 포토리소그래피에 의해 n-전극 형성 표면(11)의 주위 외부의 대략 10 ㎛ 폭의 부분으로부터 제거된다. 투광성 전극 형성 재료(61 및 62)들은 에칭에 의해 이 부분으로부터 제거되고, 이에 따라 p-형 층(5)을 노출시킨다. 이후, 포토레지스트가 제거된다.
이후, p-시트 전극 형성 층(70)은 Cr 층(71; 30 nm), Au 층(72; 1.5 ㎛) 및 Al 층(73; 10 nm)가 증착에 의해 연속적으로 적층되는 방식으로 리프트-오프(lift-off) 방법에 의해 형성된다.
또한, n-전극 형성 층은 바나듐과 알루미늄이 연속적으로 적층되는 방식으로리프트-오프 방법에 의해 또한 형성된다.
상기 설명된 방식으로 얻어진 각각의 샘플은 다음 조건하에서 열처리된다.
표1
열처리 단계 1
온도(℃) 시간(분) 첨가 가스 캐리어 가스
예1 380 60 O 2 (1%) N 2
예2 380 60 O 2 (1%) N 2
예3 500 10 N2
예4 500 10 H2(1%) N2
예5 500 10 H2(3%) N2
예6 380 60 O 2 (1%) N 2
예7 550 3 N2
예8 550 3 H2(1%) N2
비교예1 550 3 O2(1%) N2
비교예2 550 3 N2
비교예3 380 60 O 2 (1%) N 2
열처리 단계 2
온도(℃) 시간(분) 첨가 가스 캐리어 가스
예1 500 10 N2
예2 500 10 H2(1%) N2
예3 380 60 O 2 (1%) N 2
예4 380 60 O 2 (1%) N 2
예5 380 60 O 2 (1%) N 2
예6 440 120 N2
예7 380 60 O 2 (1%) N 2
예8 380 60 O 2 (1%) N 2
비교예1
비교예2
비교예3 380 120 N2
열처리 단계 3
온도(℃) 시간(분) 첨가 가스 캐리어 가스
예1
예2 380 60 O 2 (1%) N 2
예3
예4
예5
예6
예7
예8
비교예1
비교예2
비교예3
접촉 저항 광학 출력 W/B 특성 외양
예1 저 100
예2 저 100
예3 저 100
예4 저 100
예5 저 100
예6 저 100
예7 저 100
예8 저 100
비교예1 저 100 △ △
비교예2 고 100
비교예3 고 100
표1에서, 제1 열처리 단계(상대적으로 낮은 온도로 산소 함유 분위기에서 열 처리)는 이탤릭체로 표시된다.
표1에서, 고/저 접촉 저항은 장치에서 20 mA의 전류가 흐를 때 장치의 전압에 기초하여 판단된다.
예와 비교예 사이에서의 광학 출력간에는 차이가 거의 없다.
W/B 특성(와이어 본딩 특성)이 볼 전단 강도에 기초하여 평가된다.
외양은 p-시트 전극의 표면이 현미경을 통해 관찰되는 방식으로 판단된다. 표면이 균일한 경우는으로 평가된다. Cr의 분리가 관찰되는 경우에 △으로 평가된다.
실질적으로 산소를 함유하는 분위기에서 상대적으로 낮은 온도로 열처리를 실행하는 제1 열처리 단계와, 실질적으로 산소를 함유하지 않은 분위기(양호하게는, 환원성 분위기)에서 상대적으로 높은 온도로 열처리를 행하는 제2 열처리 단계가 단계들의 연속 실행과 무관하게 실행될 때, 접촉 저항이 비교예 1(종래 방법)에서의 접촉 저항만큼 낮게 유지되면서 와이어 본딩 특성과 외양이 향상된다는 것이 표1로부터 명확하게 알 수 있다.
제1 열처리 단계가 생략되면, 접촉 저항이 높아지는 것이 또한 명확하다(비교예 2 참조).
제1 열처리 단계가 실행될지라도 제2 열처리 단계(고온으로 열처리)가 생략될 때, 접촉 저항도 높아지는 것이 또한 명확하다(비교예 3 참조).
본 발명이 특정 실시예들을 참조하여 상세하게 설명될 지라도, 본 발명의 기술 사상 및 범주에서 벗어나지 않고 다양한 변형예들 및 수정예들이 행해질 수 있다는 것이 당업자들에게 명확할 것이다.
본 출원은 본 명세서에 참고로 기술한 2001년 6월 4일 출원된 일본 특허 출원 (일본 특허 출원 제2001-167835호)를 기초로 한다.
상기 설명된 바와 같이, 본 발명에 의해 제안된 2개의 열처리 단계들이 실행될 때, Ⅲ족 질화물계 화합물 반도체의 p-형 층과 투광성 전극 사이에서의 옴접촉이 양호하게 유지될 수 있으면서, p-시트 전극의 표면의 산화에 의해 p-시트 전극과 도전성 와이어 사이의 접착력이 저하되는 것을 방지할 수 있다.
본 발명은 본 발명을 실시하기 위한 모드 및 예들에 한정되지 않는다. 본 기술 분야의 당업자에 의해 용이하게 착안될 수 있는 다양한 수정예들이 청구범위의 범위에서 벗어나지 않고 본 발명에 포함될 수 있다.
다음의 항목들이 개시된다.
11.p-형 층 상에 형성되고 제1 금속을 포함하는 제1 전극층과, 제1 전극층 상에형성되고 제1 금속보다 이온화 포텐셜이 높은 제2 금속을 포함하는 제2 금속층을 구비하는 투과성 전극 형성 층과 Ⅲ족 질화물계 화합물 반도체의 p-형 층을 열처리하는 방법이며, 실질적으로 산소를 함유하는 분위기에서 제1 온도로 열처리를 행하는 제1 열처리 단계와, 실질적으로 산소를 함유하지 않는 분위기에서 제1 온도보다 높은 제2 온도로 열처리를 행하는 제2 열처리 단계를 포함하는 것을 특징으로 하는 열처리 방법.
12.제2 열처리 단계가 제1 열처리 단계 후에 실행되는 항목 11에 따른 열처리 방법.
13.제1 열처리 단계는 제2 열처리 단계 후에 실행되는 항목 11에 따른 열처리 방법.
14.제1 온도는 440 ℃ 미만인 항목 11 내지 13 중 어느 하나에 따른 열처리 방법.
15.제2 열처리 단계는 비산화성 분위기 또는 환원성 분위기에서 실행되는 항목 11 내지 14 중 어느 하나에 따른 열처리 방법.
16.전극 형성 단계는 p-시트 전극을 형성하는 단계를 추가로 포함하는 항목 11 내지 15 중 어느 하나에 따른 열처리 방법.
17.제1 금속은 코발트(Co)이고 제2 금속은 금(Au)인 항목 11 내지 16 중 어느 하나에 따른 열처리 방법.
21.2개의 열처리 단계들에서 투광성 전극 형성층을 열처리함으로써 얻어진 Ⅲ족 질화물계 화합물 반도체 발광 장치이며, 제1 금속을 포함하는 제1 전극층이 Ⅲ족질화물계 화합물 반도체의 p-형 층 상에 적층되고, 이후 제1 금속보다 이온화 포텐셜이 높은 제2 금속을 포함하는 제2 전극층이 제1 전극층 상에 적층되는 방식으로 투광성 전극 형성층이 형성되고, 2개의 열처리 단계들은 실질적으로 산소를 함유하는 분위기에서 제1 온도로 열처리를 실행하는 제1 열처리 단계와, 실질적으로 산소를 함유하지 않는 분위기에서 제1 온도보다 높은 제2 온도로 열처리를 행하는 제2 열처리 단계인 Ⅲ족 질화물계 화합물 반도체 발광 장치.
22.제2 열처리 단계가 제1 열처리 단계 후에 실행되는 항목 21에 따른 Ⅲ족 질화물계 화합물 반도체 장치.
23.제1 열처리 단계는 제2 열처리 단계 후에 실행되는 항목 21에 따른 Ⅲ족 질화물계 화합물 반도체 장치.
24.제1 온도는 440 ℃ 이하인 항목 21 내지 23 중 어느 하나에 따른 Ⅲ족 질화물계 화합물 반도체 장치.
25.제2 열처리 단계는 비산화성 분위기 또는 환원성 분위기에서 실행되는 항목 21 내지 24 중 어느 하나에 따른 Ⅲ족 질화물계 화합물 반도체 장치.
26.전극 형성 단계는 p-시트 전극을 형성하는 단계를 추가로 포함하는 항목 21 내지 25 중 어느 하나에 따른 Ⅲ족 질화물계 화합물 반도체 장치.
27.제1 금속은 코발트(Co)이고 제2 금속은 금(Au)인 항목 21 내지 26 중 어느 하나에 따른 Ⅲ족 질화물계 화합물 반도체 장치.

Claims (8)

  1. Ⅲ족 질화물계 화합물 반도체 장치를 제조하기 위한 방법이며,
    Ⅲ족 질화물계 화합물 반도체의 p-형 층 상에 제1 금속을 적층함으로써 제1 전극층을 형성하고, 상기 제1 전극층 상에 상기 제1 금속보다 높은 이온화 포텐셜을 갖는 제2 금속을 적층함으로써 제2 전극층을 형성하는 전극 형성 단계와,
    실질적으로 산소를 함유하는 분위기에서 제1 온도로 열처리를 실행하는 제1 열처리 단계와,
    실질적으로 산소를 함유하지 않는 분위기에서 상기 제1 온도보다 높은 제2 온도로 열처리를 실행하는 제2 열처리 단계를 포함하는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 열처리 단계는 상기 제1 열처리 단계후에 실행되는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 열처리 단계는 상기 제2 열처리 단계후에 실행되는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 온도는 440 ℃ 미만인 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제2 열처리 단계는 비산화성 분위기 또는 환원성 분위기에서 실행되는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 제2 온도는 440 ℃ 이상인 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 전극 형성 단계는 p-시트 전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제1 금속은 코발트이고 상기 제2 금속은 금인 것을 특징으로 하는 Ⅲ족 질화물계 화합물 반도체 장치의 제조 방법.
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