KR20040006544A - Method of plating connecting layers on a conductor pattern of a printed circuit board (pcb) - Google Patents

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Abstract

PURPOSE: A method is provided to reduce sizes of a substrate and a conductor pattern by eliminating the ineffective section of the conductor pattern on the substrate. CONSTITUTION: A method comprises a step of preparing a conductor pattern(20) including a plating portion(22) and a conductive portion(24) on a substrate(10); a step of applying a mask layer on the substrate; a step of applying a conductive layer electrically connected to the conductor pattern onto the mask layer; a step of applying a second mask layer onto the conductive layer and exposing the plating portion of the conductor pattern; a step of plating a connecting layer(70) to the conductive portion of the conductor pattern by applying electricity to the conductive layer; a step of removing the mask layer; and a step of removing the conductive layer. The conductive portion is electrically connected to one of the plating portions through the conductor pattern. The mask layer protects the conductor pattern, and exposes the plating portion and the conductive portion.

Description

ＰＣＢ의 도전체 패턴 상에 연결층을 도금하는 방법 {METHOD OF PLATING CONNECTING LAYERS ON A CONDUCTOR PATTERN OF A PRINTED CIRCUIT BOARD (PCB)}METHODS OF PLATING CONNECTING LAYERS ON A CONDUCTOR PATTERN OF A PRINTED CIRCUIT BOARD (PCB)}

본 발명은 전자 제품에 관한 것으로서, 특히 PCB의 도전체 패턴 상에 연결층을 도금하는 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to electronic products, and more particularly, to a method of plating a connection layer on a conductor pattern of a PCB.

도 1의 PCB(80)를 참조하면, 종래의 제조 방법은 먼저 그 위에 도전체패턴(82)을 갖는 기판(81)을 마련한다. 도전체 패턴(82)은 일정하게 배치된 복수의 트레이스(trace)(821)로 구성된다. 도금된 스루홀(plated through holes; PTHS)(822)을 기판(81)에 배치한다. 버스 트레이스(83)가 기판(81)에 제공되어 트레이스(821)의 말단부와 전기적으로 연결된다. 버스 트레이스(83)에 전기를 가하여 도전체 패턴(82) 상의 연결층(connecting layer;84)(Ni-Au 합금층)을 도금한다. 이 후, 버스 트레이스(83)를 제거하고 도 2에 도시한 바와 같은 PCB(80)의 도전체 패턴(82)을 형성한다.Referring to the PCB 80 of FIG. 1, the conventional manufacturing method first prepares a substrate 81 having a conductor pattern 82 thereon. The conductor pattern 82 is composed of a plurality of traces 821 arranged uniformly. Plated through holes (PTHS) 822 are disposed in the substrate 81. A bus trace 83 is provided on the substrate 81 to be electrically connected to the distal end of the trace 821. Electricity is applied to the bus trace 83 to plate a connecting layer 84 (Ni-Au alloy layer) on the conductor pattern 82. Thereafter, the bus trace 83 is removed and the conductor pattern 82 of the PCB 80 as shown in FIG. 2 is formed.

공간(811)은 전류가 흐르지 않는 무효 구간(821c, 821d)에 대하여 트레이스(821a, 821b) 사이의 기판(81)에 남아야 한다. 즉, 종래 기판(81)은 많은 무효 트레이스를 갖고 있으며 또한 제거할 수도 없다.The space 811 must remain in the substrate 81 between the traces 821a and 821b for the invalid periods 821c and 821d where no current flows. That is, the conventional substrate 81 has many invalid traces and cannot be removed.

본 발명의 목적은 공정에서 기판 상에 버스 트레이스를 배치하지 않으면서PCB의 도전체 패턴 상에 연결층을 도금하는 방법을 제공하는 것이다.It is an object of the present invention to provide a method of plating a connection layer on a conductor pattern of a PCB without placing bus traces on the substrate in the process.

본 발명의 목적에 따라 PCB의 도전체 패턴 상에 연결층을 도금하는 방법은,According to an object of the present invention, a method of plating a connection layer on a conductor pattern of a PCB,

A. 도금부(plating portion) 및 도전부(conductive portion)를 구비한 도전체 패턴을 갖는 기판을 마련하는 단계.A. Preparing a substrate having a conductor pattern having a plating portion and a conductive portion.

B. 기판 위에 마스크층을 적용하는 단계. 도전체 패턴은 마스크층으로 보호되나 도금부와 도전부에서 노출된다.B. Applying a Mask Layer on the Substrate. The conductor pattern is protected by the mask layer but is exposed in the plating portion and the conductive portion.

C. 마스크층 상에 도전층을 적용하는 단계. 도전층은 도전부에서 도전체 패턴과 전기적으로 연결된다.C. Applying a conductive layer on the mask layer. The conductive layer is electrically connected to the conductor pattern at the conductive portion.

D. 도전층에 제2 마스크층을 적용하고 도전체 패턴의 도금부를 노출시키는 단계.D. Applying a second mask layer to the conductive layer and exposing the plating portion of the conductor pattern.

E. 도전층에 전기를 가하여 도전체 패턴의 도금부 상에 연결층을 각각 도금하는 단계.E. Applying electricity to the conductive layer to plate each of the connection layers on the plated portion of the conductor pattern.

F. 제2 마스크층을 제거하는 단계.F. removing the second mask layer.

G. 도전층을 제거하는 단계G. Removing the Conductive Layer

를 포함한다.It includes.

도 1은 도전체 패턴 상에 연결층을 도금시키기 위하여 버스에 제공되는 버스 트레이스를 도시하는, 종래 PCB의 사시도이다.1 is a perspective view of a conventional PCB, showing a bus trace provided on a bus to plate a connection layer on a conductor pattern.

도 2는 버스 트레이스와 제거될 무효 트레이스를 도시하는, 종래 PCB의 사시도이다.2 is a perspective view of a conventional PCB, showing bus traces and invalid traces to be removed.

도 3은 본 발명의 바람직한 실시예의 개략도이다.3 is a schematic diagram of a preferred embodiment of the present invention.

도 4는 본 발명의 바람직한 실시예에 따른 PCB의 도전체 패턴의 사시도이다.4 is a perspective view of a conductor pattern of a PCB according to a preferred embodiment of the present invention.

도 5는 본 발명의 바람직한 실시예에 따른 PCB의 다른 도전체 패턴의 사시도이다.5 is a perspective view of another conductor pattern of a PCB according to a preferred embodiment of the present invention.

도 6은 본 발명의 바람직한 실시예의 PCB의 제3 도전체 패턴의 사시도이다.6 is a perspective view of a third conductor pattern of a PCB of a preferred embodiment of the present invention.

도 3을 참조하면, 본 발명의 바람직한 실시예의 PCB의 도전체 패턴 상에 연결층을 도금하는 방법은 다음 단계를 포함한다.Referring to FIG. 3, a method of plating a connection layer on a conductor pattern of a PCB of a preferred embodiment of the present invention includes the following steps.

A. 도전체 패턴(20)을 갖는 기판을 마련하는 단계.A. Preparing a substrate having a conductor pattern 20.

도 3의 A를 참조하면, 기판(10)은 다기능 에폭시 수지로 구성되며, 소정 위치에 복수의 도금된 스루홀(plated through holes; PTHS)(11)을 뚫고 그 양측에 도전체 패턴(20)을 인쇄한다.Referring to FIG. 3A, the substrate 10 is made of a multifunctional epoxy resin, and a plurality of plated through holes (PTHS) 11 are drilled at predetermined positions, and the conductive pattern 20 is formed at both sides thereof. Print

도전체 패턴은 2개의 부분, 즉 나중에 연결층을 도금시키는 도금부(22) 및 도금부(22)와 전기적으로 연결된 도전부(24)로 정의된다.The conductor pattern is defined by two parts, the plating part 22 which later plated the connecting layer and the conductive part 24 which is electrically connected with the plating part 22.

기판(10) 및 도전체 패턴을 제조하는 공정은 여러 관련 발명에서 찾을 수 있으므로 상세히 기술하지 않는다.The process of manufacturing the substrate 10 and the conductor pattern is not described in detail because it can be found in several related inventions.

B. 도전체 패턴(20)을 보호하나 도금부(22) 및 도전부(24)를 노출시키는 마스크층(30)을 기판(10)에 도포하는 단계.B. Applying a mask layer 30 to the substrate 10 that protects the conductor pattern 20 but exposes the plating portion 22 and the conductive portion 24.

도 3의 B1 내지 B4를 참조하면, 단계(B)에서, 다음으로 이루어진 4개의 세부 공정을 제시한다.Referring to B1 to B4 of FIG. 3, in step (B), four detailed processes consisting of the following are presented.

B1. 기판의 양측에 2개의 수지 도포 금속 박판(resin coated metal lamination)(40)를 부착시키는 단계.B1. Attaching two resin coated metal laminations 40 to both sides of the substrate.

수지 도포 금속 박판은 금속 호일(40) 및 그 금속 호일의 한 쪽에 마스크 수지 재료(30)를 갖는다. 본 발명의 바람직한 실시예의 수지 도포 금속 박판은 수지 도포 구리(resin coated copper; RCC) 박판일 수 있으며, 금속 호일(40)은 구리 호일이고 마스트 수지 재료(30)는 기판(10)과 동일한 재료인 다기능 에폭시 수지이다.The resin-coated metal sheet has a metal foil 40 and a mask resin material 30 on one side of the metal foil. The resin coated metal sheet of the preferred embodiment of the present invention may be a resin coated copper (RCC) sheet, wherein the metal foil 40 is a copper foil and the mast resin material 30 is the same material as the substrate 10. Epoxy resin.

RCC 박판은 소정 압력, 소결 온도 및 소결 시간으로 기판(10)에 부착되어 에폭시 수지가 PTHS(11)를 채우게 한다. 에폭시 수지가 고화되어 마스크층(30)을 형성한다.The RCC sheet is attached to the substrate 10 at a predetermined pressure, sintering temperature and sintering time to allow the epoxy resin to fill the PTHS 11. The epoxy resin is solidified to form the mask layer 30.

B2. 불필요한 금속 호일(40)을 제거하는 단계.B2. Removing the unnecessary metal foil 40.

세부 공정에 사진 이미지 처리를 행한다. 먼저, 구리 호일(40)에 감광막(도시하지 않음)을 도포하고 음성막을 갖는 감광막에 자외선을 조사하여 소정 위치에 이미지를 생성한다. 20∼30℃ 온도에서 비중 1wt%의 탄산나트륨(Na2CO3) 용액을 이용하여 감광막을 현상하고 40∼50℃에서 40∼45 Be' 농도의 염화철(FeCl3)용액을 이용하거나 온도 40∼50℃, 35∼45 Be' 농도의 염화구리(CuCl2)를 이용하여 구리 호일(40)을 식각하여, 구리 호일(40)이 제거된 곳에 마스크층(30)을 노출시키고,이어 잔여 감광막을 제거한다. 본 발명의 PCB는 도 3의 B2에 도시한 바와 같이 된다.Photographic image processing is performed in the detail process. First, a photosensitive film (not shown) is applied to the copper foil 40 and ultraviolet rays are irradiated to the photosensitive film having the negative film to generate an image at a predetermined position. The photoresist was developed using a solution of 1 wt% sodium carbonate (Na 2 CO 3 ) with a specific gravity at 20 to 30 ° C., and a ferric chloride (FeCl 3 ) solution with a concentration of 40 to 45 Be 'at 40 to 50 ° C. or a temperature of 40 to 50 ° C. The copper foil 40 is etched using copper chloride (CuCl 2 ) at a concentration of 35 to 45 Be ', thereby exposing the mask layer 30 where the copper foil 40 is removed, and then removing the remaining photoresist film. do. The PCB of the present invention is as shown in B2 of FIG.

금속 호일(40)의 제거된 부분은 도전체 패턴(20)의 도금부(22) 및 도전부(24)에 관련된다.The removed portion of the metal foil 40 is related to the plated portion 22 and the conductive portion 24 of the conductor pattern 20.

B3. 마스크층(30)의 노출부를 제거하여 도전체 패턴(20)의 도금부(22) 및 도전부(24)를 노출시키는 단계.B3. Removing the exposed portion of the mask layer 30 to expose the plating portion 22 and the conductive portion 24 of the conductive pattern 20.

플라스마 식각으로 마스크층(30)의 노출부를 제거하여 도전체 패턴(20)을 도 3의 B3에 도시한 바와 같이 도금부(22) 및 도전부(24)에서 노출시킨다.The exposed portion of the mask layer 30 is removed by plasma etching to expose the conductor pattern 20 in the plating portion 22 and the conductive portion 24 as shown in B3 of FIG. 3.

B4. 잔여 구리 호일(40)을 제거하는 단계.B4. Removing residual copper foil 40.

화학 용액 식각 처리로 잔여 구리 호일(40)을 제거하여 도 3의 B4에 도시한 바와 같이 PCB를 형성한다.Chemical solution etching removes the remaining copper foil 40 to form a PCB as shown in B4 of FIG. 3.

C. 도금부(22) 및 도전부(24)에서 도전체(20)와 전기적으로 연결되는 도전층(50)을 마스크층(30)에 도금하는 단계.C. Plating the conductive layer 50, which is electrically connected to the conductor 20 in the plating section 22 and the conductive section 24 to the mask layer 30.

마스크층(30)에 0.05∼0.005㎛ 두께의 구리를 무전해 도금한다. 이어, 도금 시간 1 내지 10분, 전류 밀도 10 내지 100 amp/dm2으로 황산구리(CuSO4) 용액을 이용하여 구리를 전기 도금한다. 전기 구리층의 두께는 약 1 내지 3㎛이다. 무전해 및 전기 구리층은 도 3의 C에 도시한 바와 같이 상기 도전층(50)을 형성한다.The mask layer 30 is electroless plated with a copper having a thickness of 0.05 to 0.005 mu m. Then, copper is electroplated using a copper sulfate (CuSO 4 ) solution at a plating time of 1 to 10 minutes and a current density of 10 to 100 amp / dm 2 . The thickness of the electrical copper layer is about 1 to 3 mu m. The electroless and electric copper layers form the conductive layer 50 as shown in FIG.

강알칼리 무전해 구리 용액은 종래의 솔더 마스크를 침식함을 발견하였다. 그러나, 수지 마스크의 반 알칼리성은 잘 떨어져 나간다. 이것이 마스크층(30)의재료로 다기능 에폭시 수지를 선택한 이유이다.Strong alkali electroless copper solutions have been found to erode conventional solder masks. However, the semi-alkaline of the resin mask falls off well. This is the reason why the multifunctional epoxy resin was selected as the material of the mask layer 30.

D. 제2 마스크층(60)에 도전층(50)을 도포하고 도전체 패턴(20)의 도금부(22)에 관련된 부분에서 도전층(50)을 노출시키는 단계.D. Applying a conductive layer 50 to the second mask layer 60 and exposing the conductive layer 50 at a portion associated with the plating portion 22 of the conductor pattern 20.

단계 D는 2개의 세부 공정을 포함하는 단계 B와 유사하다.Step D is similar to step B, which includes two detailed processes.

D1. 도전층(50)에 감광막을 도포한 후 노광 및 현상하여 도전체 패턴(20)의 도금부(22)에 관련된 부분에서 노출되는 도전층(50)을 형성하는 단계. 감광막은 이 단계에서는 상기 제2 마스크층(60)이다.D1. Applying a photosensitive film to the conductive layer 50, and then exposing and developing the conductive layer 50 to form a conductive layer 50 exposed at a portion related to the plating portion 22 of the conductive pattern 20. The photoresist film is the second mask layer 60 at this stage.

D2. 빠른 식각 처리로 도전층(50)의 노출부를 제거하여 도전체 패턴(20)의 도금부(22)를 노출시킨다. 빠른 식각 용액은 황산 및 과산화수소 용액이다.D2. The rapid etching process removes the exposed portion of the conductive layer 50 to expose the plating portion 22 of the conductive pattern 20. Fast etching solutions are sulfuric acid and hydrogen peroxide solutions.

단계 D 이 후, 도전층(50)은 도전체 패턴(20)의 도전부(24) 및 금속부(22)를 통하여 도전체 패턴(20)과 전기적으로 연결된다.After step D, the conductive layer 50 is electrically connected to the conductive pattern 20 through the conductive portion 24 and the metal portion 22 of the conductive pattern 20.

E. 도전층에 전기를 가하여 도전체 패턴(20)의 도금부에 연결층(70)을 도금시키는 도전체 패턴(20)까지 도통시키는 단계. 연결층(70)은 본 발명의 바람직한 실시예에서 Ni-Au 합금층이다.E. Applying electricity to the conductive layer to conduct the conductive pattern 20 to plate the connecting layer 70 in the plating portion of the conductive pattern 20. The connecting layer 70 is a Ni—Au alloy layer in a preferred embodiment of the present invention.

제2 마스크층(60)의 개구부는 도전체 패턴(20)의 대응하는 도금부(22)보다 크게 하여 도금부(22)가 연결층(70)을 도금하는 전체 영역을 갖도록 한다.The opening of the second mask layer 60 is larger than the corresponding plated portion 22 of the conductor pattern 20 so that the plated portion 22 has the entire area for plating the connection layer 70.

F. 식각 공정으로 제2 마스크층(감광막)의 찌꺼기를 제거하는 단계. 식각액은 중량 2 내지 5 wt%, 온도 50 내지 80℃의 수산화나트륨(NaOH) 용액 또는 비중과 온도의 수산화칼륨(KOH) 용액이다.F. Removing the residue of the second mask layer (photosensitive film) by the etching process. The etchant is a sodium hydroxide (NaOH) solution at a weight of 2 to 5 wt%, a temperature of 50 to 80 ° C. or a potassium hydroxide (KOH) solution of specific gravity and temperature.

G. 알칼리 식각 공정으로 도전층(50) 및 도전체 패턴(20)의 도전부(24)를 동시에 제거하는 단계.G. Simultaneously removing the conductive portion 24 of the conductive layer 50 and the conductive pattern 20 by an alkaline etching process.

단계 G 이후, 도전체 패턴(20)의 도전부(24)에 관련된 마스크층(30)에 구멍(34)이 남는다. 도 4를 참조하면, 구멍은 PTHS(11) 또는 패드 영역 뒤에서처럼 도전체 패턴(20)을 통하여 전류가 흐르지 않는 위치에 위치한다.After step G, holes 34 remain in the mask layer 30 associated with the conductive portion 24 of the conductor pattern 20. Referring to FIG. 4, the hole is located at a position where no current flows through the conductor pattern 20, such as behind the PTHS 11 or pad region.

도 5를 참조하면, 도전체 패턴(20)에는 연결층(70)을 전기적으로 연결시키는 도전체 패턴(23)(도면에 점선으로 도시함)을 제공하여 도전체 패턴(22) 상에 연결층을 도금시킬 필요가 있는 각각의 트레이스와 도전층(50)을 도통시킬 필요가 없다.Referring to FIG. 5, the conductor pattern 20 is provided with a conductor pattern 23 (shown in broken lines in the figure) for electrically connecting the connection layer 70 to the connection layer on the conductor pattern 22. It is not necessary to conduct each trace and conductive layer 50 that need to be plated.

도 5에 도시한 PCB를 제조하는 주요 공정은 다음의 부가 절차를 제외하면 상기한 실시예와 유사하다.The main process of manufacturing the PCB shown in FIG. 5 is similar to the above embodiment except for the following additional procedure.

1) 단계 A에서 도전체 패턴(20)에 도전부(23)를 배치하는 단계.1) disposing the conductive portion 23 in the conductive pattern 20 in step A;

2) 단계 B에서 도전부(23)와 관련된 곳의 마스크층(30)을 제거하는 단계.2) removing the mask layer 30 where it is associated with the conductive portion 23 in step B;

3) 단계 D에서, 도금부(22)와 도전부(23)에 관련된 곳의 감광막을 제거한 후, 도전층(50)의 노출부를 제거하는 단계. 제2 감광막을 도포하여 제2 마스크층(60)을 형성하는 도금부(22)에 관련된 위치에서 절개시킨다. 제2 감광막을 도포하기 전에 원래 감광막을 제거할 지 여부는 제조 공정의 선택사항이다.3) In step D, after removing the photoresist film where the plating portion 22 and the conductive portion 23 are related, the exposed portion of the conductive layer 50 is removed. The second photosensitive film is applied to be cut at a position associated with the plating portion 22 forming the second mask layer 60. Whether or not to remove the original photoresist before applying the second photoresist is an option of the manufacturing process.

4) 도전체 패턴(20)의 도전부(23)를 단계 G에서 제거한다.4) The conductive portion 23 of the conductor pattern 20 is removed in step G.

도 6은 본 발명의 PCB의 다른 사시도이며, 기판(10)은 도면의 점선을 따라 절단되어 공동(cavity)을 형성한다. 도전부는 전력선(25), 접지선(26), 도전부(23), 도전부(22) 및 도전층(50)을 순회하는 기판(10)에 제공된다.도전부(23)는 도면에 점선(15)을 따라 절개될 곳에 위치하여 캐비티를 형성한다.6 is another perspective view of the PCB of the present invention, wherein the substrate 10 is cut along the dashed lines in the figure to form a cavity. The conductive portion is provided to the substrate 10 which traverses the power line 25, the ground line 26, the conductive portion 23, the conductive portion 22, and the conductive layer 50. It is located along the point to be cut along 15) to form a cavity.

결론적으로, 본 발명은 종래의 공정에서처럼 버스를 제공하지 않고 PCB의 도전체 패턴 상에 연결층을 도금하는 방법을 제공한다. 즉, 기판 상에 도전체 패턴의 무효 구간이 없어, 도 2와 도 4를 비교하여 보면 기판과 도전체 패턴의 크기를 줄일 수 있다.In conclusion, the present invention provides a method of plating a connection layer on a conductor pattern of a PCB without providing a bus as in the conventional process. That is, since there is no invalid section of the conductor pattern on the substrate, the size of the substrate and the conductor pattern can be reduced by comparing FIGS. 2 and 4.

Claims (17)

인쇄회로기판의 도전체 패턴 상에 연결층을 도금하는 방법으로서,A method of plating a connection layer on a conductor pattern of a printed circuit board, A. 도금부(plating portion) 및 도전부(conductive portion)를 포함하는 도전체 패턴을 기판에 마련하는 단계,A. providing a conductive pattern on the substrate, the conductive pattern comprising a plating portion and a conductive portion, B. 상기 기판 상에 마스크층을 적용하는 단계,B. applying a mask layer on the substrate, C. 상기 마스크층 상에, 상기 도전부에서 상기 도전체 패턴과 전기적으로 연결되는 도전층을 적용하는 단계,C. applying, on the mask layer, a conductive layer electrically connected to the conductor pattern at the conductive portion, D. 상기 도전층 상에 제2 마스크층을 적용하고 상기 도전체 패턴의 상기 도금부를 노출시키는 단계,D. applying a second mask layer on the conductive layer and exposing the plating part of the conductor pattern, E. 상기 도전층에 전기를 가하여 상기 도전체 패턴의 상기 도금부에 연결층을 각각 도금시키는 단계,E. applying electricity to the conductive layer to plate a connection layer on the plating portion of the conductor pattern, respectively; F. 상기 마스크층을 제거하는 단계, 그리고F. removing the mask layer, and G. 상기 도전층을 제거하는 단계G. removing the conductive layer 를 포함하며,Including; 상기 도전부는 상기 도전체 패턴을 통하여 상기 도금부 중 적어도 하나와 도통되며, 상기 마스크층은 상기 도전체 패턴을 보호하나 상기 도금부 및 상기 도전부를 노출시키는The conductive portion is electrically connected to at least one of the plating portions through the conductor pattern, and the mask layer protects the conductive pattern but exposes the plating portion and the conductive portion. 방법.Way. 제1항에서,In claim 1, 상기 단계 B는,Step B, B1. 상기 기판에 마스크 수지 재료에 금속 호일(metal foil)을 부착시키고 상기 마스크 수지 재료를 소결시켜 상기 마스크층을 형성하도록 고화시키는 단계,B1. Attaching a metal foil to a mask resin material on the substrate and sintering the mask resin material to solidify to form the mask layer, B2. 화학 용액 식각으로 상기 도전체 패턴의 상기 도전부 및 상기 도금부에 관련된 부분에서 상기 금속 호일의 불필요한 부분을 제거하여 상기 마스크층을 노출시키는 단계,B2. Exposing the mask layer by removing unnecessary portions of the metal foil from portions related to the conductive portion and the plating portion of the conductor pattern by chemical solution etching; B3. 플라즈마 식각으로 상기 마스크층의 노출부를 제거하여 상기 도전체 패턴의 상기 도전부 및 상기 도금부를 노출시키는 단계, 그리고B3. Removing the exposed portion of the mask layer by plasma etching to expose the conductive portion and the plating portion of the conductor pattern, and B4. 상기 금속 호일을 제거하는 단계B4. Removing the metal foil 를 포함하는 방법.How to include. 제1항에서,In claim 1, 상기 단계 D는,Step D, D1. 상기 도전층에 감광막을 적용한 후 노광하고 현상하여, 상기 도전체 패턴의 상기 도금부에 관련된 부분에 상기 도전층을 노출시키는 단계, 그리고D1. Exposing and developing a photosensitive film to the conductive layer, exposing the conductive layer to a portion associated with the plating portion of the conductor pattern, and D2. 화학 용액 식각으로 상기 도전층의 상기 노출부를 제거하여 상기 도전체 패턴의 상기 도금부를 노출시키는 단계D2. Exposing the plating part of the conductor pattern by removing the exposed part of the conductive layer by etching a chemical solution 를 포함하는 방법.How to include. 제1항에서,In claim 1, 상기 도전체 패턴의 상기 도전부를 상기 단계 G에서 제거하는 방법.Removing the conductive portion of the conductor pattern in step G. 제1항에서,In claim 1, 무전해 금속층을 상기 마스크층에 제공하여 단계 C에서 상기 도전층을 형성하는 방법.A method of forming the conductive layer in step C by providing an electroless metal layer to the mask layer. 제5항에서,In claim 5, 상기 무전해 금속층 상에 전기 금속층을 제공하는 방법.Providing an electrical metal layer on said electroless metal layer. 제1항에서,In claim 1, 상기 마스크층은 단계 G 이후에 도전체 패턴의 상기 도전부에 관련된 부분에 남아있는 구멍을 가지는 방법.And the mask layer has a hole remaining in the portion associated with the conductive portion of the conductor pattern after step G. 제2항에서,In claim 2, 상기 단계 B2 이전에,Before step B2, 상기 금속 호일에 감광막을 적용한 후 노광시키고 현상하여 상기 도전체 패턴의 상기 도전부 및 상기도금부에 관련된 부분에 상기 금속 호일을 노출시키는 단계를 더 포함하는 방법.Applying a photoresist film to the metal foil and then exposing and developing to expose the metal foil to portions associated with the conductive portion and the plating portion of the conductor pattern. 제8항에서,In claim 8, 상기 감광막의 현상액은 비중 1wt% 및 온도 20℃∼30℃의 탄산나트륨(Na2CO3)인 방법.The developing solution of the photosensitive film is sodium carbonate (Na 2 CO 3 ) having a specific gravity of 1wt% and a temperature of 20 ℃ to 30 ℃. 제2항에서,In claim 2, 상기 단계 B2에서 상기 금속 구리 호일을 제거하는 식각액은 농도 40∼50 Be' 및 온도 40℃∼50℃인 염화철(FeCl3)인 방법.The etching solution for removing the metal copper foil in step B2 is iron chloride (FeCl 3 ) having a concentration of 40 to 50 Be 'and a temperature of 40 ℃ to 50 ℃. 제2항에서,In claim 2, 상기 단계 B2에서 상기 금속 구리 호일을 제거하는 식각액은 농도 35∼45 Be' 및 온도 40℃∼50℃인 염화구리(CuCl2)인 방법.The etching solution for removing the metal copper foil in step B2 is copper chloride (CuCl 2 ) having a concentration of 35 to 45 Be 'and a temperature of 40 ℃ to 50 ℃. 제1항에서,In claim 1, 상기 단계 G에서 알칼리 식각 처리로 상기 도전층을 제거하는 방법.Removing said conductive layer by an alkali etching process in said step G. 제6항에서,In claim 6, 전기 금속층을 도금하는 용액은 전류 밀도 10∼100 Amp/dm2및 도금 시간 1 내지 10분인 황산구리(CuSO4)인 방법.The solution for plating the electrometallic layer is copper sulfate (CuSO 4 ) with a current density of 10 to 100 Amp / dm 2 and a plating time of 1 to 10 minutes. 제3항에서,In claim 3, 상기 단계 D1에서, 상기 노출된 도전층을 제거하는 식각액은 황산 및 과산화수소 용액인 방법.In the step D1, the etching solution for removing the exposed conductive layer is a sulfuric acid and hydrogen peroxide solution. 제1항에서,In claim 1, 상기 단계 F에서, 상기 제2 마스크층을 제거하는 식각액은 비중 2∼5wt% 및 온도 50℃∼80℃인 수산화나트륨(NaOH) 용액 또는 동일 중량 및 온도인 수산화칼륨 용액(KOH)인 방법.In the step F, the etching solution to remove the second mask layer is a sodium hydroxide (NaOH) solution having a specific gravity of 2 to 5wt% and a temperature of 50 ℃ to 80 ℃ or potassium hydroxide solution (KOH) of the same weight and temperature. 제1항에서,In claim 1, 상기 도전체 패턴은 적어도 하나의 도전부를 더 포함하고, 상기 마스크층은 상기 단계 B에서 상기 도전부에 관련된 위치에서 제거되며, 상기 도전층은 상기 도전부에 관련된 위치에서 제거되고, 상기 제2 마스크층은 상기 단계 D에서 상기 도전부를 보호하며, 상기 도전체 패턴의 상기 도전부는 상기 단계 G에서 제거되는 방법.The conductor pattern further includes at least one conductive portion, the mask layer is removed at a position associated with the conductive portion in step B, the conductive layer is removed at a position associated with the conductive portion, and the second mask A layer protects the conductive portion in step D and the conductive portion of the conductor pattern is removed in step G. 제16항에서,The method of claim 16, 단계 D에서 상기 도전층에 마스크층을 적용하고 상기 마스크층의 불필요한 부분을 제거하여 상기 도금부 및 상기 도전부에 관련된 상기 도전층을 노출시키는단계, 그리고Applying a mask layer to the conductive layer in step D and removing unnecessary portions of the mask layer to expose the plating portion and the conductive layer associated with the conductive portion, and 상기 도전층의 노출부를 제거한 후 상기 도전부를 보호하는 다른 마스크층을 적용하고 상기 도금부를 노출시키는 단계Removing the exposed portion of the conductive layer, applying another mask layer protecting the conductive portion, and exposing the plating portion 를 더 포함하는 방법.How to include more.
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