KR20040005645A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

플라즈마 조사 등의 새로운 공정을 추가하지 않고, 실리콘 산화막을 형성할 때의 기초막 의존성을 해소하여, 양호한 매립 특성을 실현한다. 게이트 전극(21)을 덮도록 형성된 막 밀도가 낮은 실리콘 질화막(23) 상에, O3/TEOS 분위기 속에서 실리콘 산화막(24)을 500℃ 이하의 온도에서 성막함으로써, 기초막 의존성이 소실되어 우수한 매립 특성이 얻어진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들면 게이트 전극 상에 층간 절연막을 형성하는 경우, 또는 STI(Shallow Trench Isolation)에 있어서의 홈의 내부를 절연막으로 매립하는 경우 등에 적합한 것에 관한 것이다.
게이트 전극을 형성한 후, 층간 절연막으로서 실리콘 산화(SiO2)막을 형성하거나, STI 형성 시의 홈의 내부에 실리콘 산화막을 매립하는 것이 행해지고 있다.
성막 온도가 500℃ 이하로, O3/TEOS의 분위기 내에서 실리콘 산화막을 성막하면, 리플로우 공정 없이 흐름성, 즉 자기 평탄성을 나타내는 막 형상으로 되어, 우수한 매립 특성을 얻을 수 있다.
그러나, 이 경우의 성막 반응은, 기초막의 표면에 대하여 대단히 민감하여 의존성을 갖는 경우가 있다. 특히, 실리콘 질화(SiN)막의 표면 상에 실리콘 산화막을 형성하는 경우에는, 종종 이상 성장을 일으켜, 다공성인 막을 형성하는 경우가 있다. 이러한 현상을, 일반적으로 기초막 의존성이라고 한다.
도 11에, 기초막 의존성이 존재하는 상황에서 실리콘 산화막을 형성하였을 때의 단면의 상태를 도시한다.
반도체 기판(10)의 표면 상에 전극재를 퇴적하여 패터닝을 행하여, 게이트 전극(11)을 형성한다. 게이트 전극(11) 및 반도체 기판(10)을 덮도록 실리콘 질화막(12)을 형성한 후, 실리콘 질화막(12)을 덮도록, 성막 온도가 500℃ 이하, O3/TEOS 분위기 속에서 층간 절연막으로서의 실리콘 산화막(13)을 형성한다. 실리콘 산화막(13)에 기초막 의존성이 있음으로써, O3/TEOS 프로세스 특유의 흐름성을 잃게 되고, 매립 특성이 극단적으로 열화되어 실리콘 산화막(13) 내에 보이드(14)가 발생한다.
여기서, O3농도가 낮은 분위기 속에서 성막을 행하면 기초막 의존성이 발생하지 않는 것이 알려져 있다. 따라서, 종래에는 성막의 초기 단계에서 저농도 O3가스를 이용하여 성막하고, 그 후 고농도 O3가스로 성막한다고 하는 2단계에서 성막을 행하는 방법이 종종 이용되고 있었다.
그러나, 이 방법에 의해 성막하는 경우에는, 기초막 의존성을 저감시키기 위해서, 제1층째 실리콘 산화막의 막 두께가 100㎚ 이상 필요하게 된다.
또한, 저농도 O3로 성막되는 제1층째 실리콘 산화막은 매립 특성이 나쁘다. 최근의 미세화된 패턴에서는 제1층째 실리콘 산화막으로 홈의 내부가 매립되므로, 이러한 2단계에서 성막하는 방법을 이용하는 것은 곤란하게 되어 있다.
또한, 플라즈마 조사를 행하여 실리콘 질화막의 표면을 개질함으로써도, 기초막 의존성을 소실시킬 수 있다. 그러나, 플라즈마 조사를 위한 장치가 새롭게 필요하게 되어 비용이 증가하고, 또한 플라즈마 손상에 의해 트랜지스터 특성이 열화될 우려도 있어, 이 방법을 이용하는 것에도 문제가 있었다.
상술된 바와 같이, 종래에는 게이트 전극 사이나 STI 등을 매립하기 위해서실리콘 산화막을 형성할 때에, 기초막 의존성에 의해 매립 특성이 열화되는 문제가 있었다.
본 발명은 상기 사정을 감안하여, 플라즈마 조사와 같은 새로운 공정을 추가하거나, 플라즈마 손상에 의해 트랜지스터 특성을 열화시키지 않고, 실리콘 산화막을 형성할 때의 기초막 의존성을 해소하여, 양호한 매립 특성을 얻는 것이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 종단면 및 그 제조 방법에 있어서의 일공정을 나타낸 종단면도.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 종단면 및 그 제조 방법에 있어서의 일공정을 나타낸 종단면도.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 종단면 및 그 제조 방법에 있어서의 일공정을 나타낸 종단면도.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 종단면 및 그 제조 방법에 있어서의 일공정을 나타낸 종단면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 종단면 및 그 제조 방법에 있어서의 일공정을 나타낸 종단면도.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치의 종단면 및 그 제조 방법에 있어서의 일공정을 나타낸 종단면도.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 종단면 및 그 제조 방법에 있어서의 일공정을 나타낸 종단면도.
도 8은 실리콘 산화막의 성막 속도비가, 기초의 실리콘 질화막의 밀도에 의존하는 특성을 도시한 그래프.
도 9는 실리콘 산화막의 표면 거칠기가, 기초의 실리콘 질화막의 밀도에 의존하는 특성을 도시한 그래프.
도 10은 실리콘 산화막의 성막 속도비가, 기초의 실리콘 질화막의 N/Si 조성비에 의존하는 특성을 도시한 그래프.
도 11은 종래의 반도체 장치의 종단면 및 그 제조 방법에 있어서의 일공정을 나타낸 종단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
20, 30 : 반도체 기판
21 : 게이트 전극
22 : 실리콘 질화막에 의한 스페이서
23, 36 : 실리콘 질화막(저밀도)
24, 37 : 실리콘 산화막(O3/TEOS막)
31, 35 : 실리콘 산화막(열 산화막)
32 : 실리콘 질화막
33 : 레지스트막
34 : 홈
본 발명의 반도체 장치는, 반도체 기판 상에 형성되고, 밀도가 2.2g/㎤ 이하인 실리콘 질화막과, 상기 실리콘 질화막 상에, TEOS 및 O3을 포함하는 분위기 속에서 성막된 실리콘 산화막을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는, 반도체 기판 상에 형성된 게이트 전극과, 상기 게이트 전극을 덮도록 형성되고, 밀도가 2.2g/㎤ 이하인 실리콘 질화막과, 상기 실리콘 질화막 상에, TEOS 및 O3을 포함하는 분위기 속에서 성막된 실리콘 산화막을 구비하는 것을 특징으로 한다.
또는, 본 발명의 반도체 장치는, 반도체 기판의 표면 부분에 형성된 홈의 내부 표면을 덮도록 형성되고, 밀도가 2.2g/㎤ 이하인 실리콘 질화막과, 상기 실리콘 질화막으로 덮인 상기 홈의 내부를 매립하도록, TEOS 및 O3을 포함하는 분위기 속에서 성막된 실리콘 산화막을 구비하는 것을 특징으로 한다.
상기 실리콘 질화막은 질소/실리콘비가 1.2 이하이면 되고, 또한 막 내에 포함되는 염소 농도가 1.0E21∼1.0E22atoms/㎤이어도 되고, 또한 막 표면으로부터 깊이 1∼3㎚에 걸쳐, 산소 농도가 1.0E21atoms/㎤ 이상이어도 된다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에, 밀도가 2.2g/㎤ 이하인 실리콘 질화막을 형성하는 공정과, 성막 온도가 500℃ 이하, 성막 압력이 200∼760Torr, TEOS 및 O3을 포함하여 O3의 농도가 5wt% 이상의 분위기에 있어서, 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 덮도록, 밀도가 2.2g/㎤ 이하인 실리콘 질화막을 형성하는 공정과, 성막 온도가 500℃ 이하, 성막 압력이 200∼760Torr, TEOS 및 O3을 포함하여 O3의 농도가 5wt% 이상의 분위기에 있어서, 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또는, 본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 표면 부분에 홈을 형성하는 공정과, 상기 홈의 내부 표면을 덮도록, 밀도가 2.2g/㎤ 이하인 실리콘 질화막을 형성하는 공정과, 성막 온도가 500℃ 이하, 성막 압력이 200∼760Torr, TEOS 및 O3을 포함하여 O3의 농도가 5wt% 이상의 분위기에 있어서, 상기 실리콘 질화막으로 덮인 상기 홈의 내부를 매립하도록 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 실리콘 질화막을 형성하는 공정에서는, SinCl(2n+2-x)Hx(n은 2 이상의정수, x는 0 이상 2n+1 이하의 정수)를 원료로 하고, 감압 CVD법을 이용하여 상기 실리콘 질화막을 형성할 수도 있다.
또는, 상기 실리콘 질화막을 형성하는 공정에서는, 성막 온도를 350∼600℃로 설정함으로써, 상기 실리콘 질화막의 밀도를 2.2g/㎤ 이하로 할 수도 있다.
또는, 상기 실리콘 질화막을 형성하는 공정에서는, 성막 온도를 350∼600℃로 설정함으로써, 질소/실리콘비를 1.2 이하로 해도 된다.
〈발명의 실시 형태〉
상술한 바와 같이, 종래에는 실리콘 산화막을 형성할 때의 기초막 의존성이 문제로 되어 있었다. 이에 대하여 발명자는 기초가 되는 실리콘 질화막의 막 밀도가 작은 경우에는 의존성이 경감되는 것을 확인하기에 이르렀다. 막 밀도가 작은 실리콘 질화막 상에, 흐름성이 얻어지는 성막 조건으로서, 500℃ 이하의 성막 온도의 O3/TEOS 분위기 속에서 실리콘 산화막을 형성함으로써, 기초막 의존성이 낮고 매립 성능이 우수한 실리콘 산화막을 형성할 수 있다.
이하, 상기 고찰에 기초하여 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
〈제1 실시예〉
본 발명의 제1 실시예에 대하여, 도 1을 이용하여 설명한다. 본 실시예는 게이트 전극 상에 층간 절연막으로서 실리콘 산화막을 형성하는 경우에 관한 것이다.
반도체 기판(20)의 표면 상에 전극재를 퇴적하여 패터닝을 행하고, 게이트 전극(21)을 형성한다. 게이트 전극(21) 및 반도체 기판(20)을 덮도록 실리콘 질화막(22)을 퇴적하여, 에치백을 행하여 전극(21)의 측면에만 잔존시켜 스페이서(22)를 형성한다.
또한, 게이트 전극(21), 스페이서(22) 및 반도체 기판(20)을 덮도록, 실리콘 질화막(23)을 형성한다. 이 실리콘 질화막(23)의 형성은, HCD 가스, 즉 SinCl(2n+2-x)Hx(n은 2 이상의 정수, x는 0 이상 2n+1 이하의 정수), 및 암모니아(NH3)를 원료로 하고, 성막 온도를 350∼600℃, 바람직하게는 예를 들면 450℃로 하ㅕㅇ 감압 CVD법을 이용하여 행한다. 이러한 저온에서 성막함으로써, 실리콘 질화막을 2.2g/㎤ 이하의 저밀도로 할 수 있다.
또한, 이 경우의 실리콘 질화막(23)의 질소/실리콘비는 1.2 이하가 된다. 실리콘 질화막(23)의 막 내에 포함되는 염소 농도는 HCD 가스를 이용한 경우에는 이 가스에 포함되는 염소가 원인이 되고, 1.0E21∼1.0E22atoms/㎤가 된다. 또한, 이 실리콘 질화막(23)은 막 밀도가 낮아 표면이 산화되기 쉬운 상태에 있기 때문에, 막 표면으로부터 깊이 1∼3㎚에 걸쳐, 산소 농도가 1.0E21atoms/㎤ 이상이 된다.
얻어진 저밀도의 실리콘 질화막(23)을 덮도록, 흐름성이 얻어지는 성막 조건으로서 성막 온도가 500℃ 이하, 바람직하게는 예를 들면 400∼480℃, 성막 압력이 200∼760Torr, O3농도가 5wt% 이상, O3/TEOS 분위기 속에서, 도 2에 도시된 바와같이 층간 절연막으로서 실리콘 산화막(24)을 퇴적한다.
실리콘 질화막(23)을 저밀도로 형성함으로써, 실리콘 산화막(24)의 기초막 의존성이 소멸된다. 이에 의해, O3/TEOS 프로세스 특유의 흐름성이 상실되지 않고, 매립 성능이 열화되지 않아, 실리콘 산화막(24) 내의 보이드의 발생이 방지된다.
(2) 제2 실시예
본 발명의 제2 실시예에 대하여, 도 3∼도 7을 이용하여 설명한다. 본 실시예는 STI 공정에서 형성된 홈의 내부를 매립하기 위해서 실리콘 산화막을 형성하는 경우에 관한 것이다.
도 3에 도시한 바와 같이, 반도체 기판(30)의 표면 상에 열 산화법을 이용하여 실리콘 산화막(31)을 형성하고, 실리콘 산화막(31) 상에 CVD법에 의해 실리콘 질화막(32)을 형성한다. 실리콘 질화막(32) 상에, 홈을 형성하는 부분이 제거된 레지스트막(33)을 형성한다.
도 4에 도시한 바와 같이, 레지스트막(33)을 마스크로 하여 이방성 에칭을 행하고, 반도체 기판(30)의 표면 부분에 홈(34)을 형성한다. 레지스트막(33)을 제거한다.
도 5에 도시된 바와 같이, 홈(34)의 내면에 노출된 기판 표면 상에, 열 산화법을 이용하여 실리콘 산화막(34)을 형성한다.
도 6에 도시한 바와 같이, 홈(34)의 내부 표면을 포함해서 전체를 덮도록, 실리콘 질화막(36)을 2.2g/㎤ 이하의 저밀도로 형성한다. 이 경우의 성막 조건은상기 제1 실시예와 마찬가지이다.
이 실리콘 질화막(36)의 표면 상에, 상기 제1 실시예와 마찬가지의 성막 조건으로, 실리콘 산화막(37)을 STI의 매립재로서 퇴적한다. 이 후, 도 7에 도시된 바와 같이, CMP(Chemical Mechanical Polshing), 및 밀도를 높이기 위한 어닐링 처리를 행한다. 또한, 핫 인산을 이용하여 실리콘 질화(32, 36)를 제거하여, STI를 얻는다.
열 산화법에 의해 형성한 실리콘 산화막 상에 직접 O3/TEOS에 의한 실리콘 산화막을 형성하면, 기초막 의존성이 크게 나타난다. 본 실시예에서는 열 산화법에 의한 실리콘 산화막(35)의 표면 상에 직접 O3/TEOS 분위기 속에서 실리콘 산화막(37)을 성막하지 않고, 버퍼층으로서 막 밀도가 낮은 실리콘 질화막(36)을 형성함으로써, O3/TEOS 분위기 속에서 실리콘 산화막(37)의 기초막 의존성이 소실된다. 이에 의해, O3/TEOS 프로세스 특유의 흐름성이 나타나, 매립 특성이 향상되어 보이드를 발생시키지 않고 홈(34)을 매립할 수 있다.
여기서, 실리콘 질화막(36)이 홈(34)의 내부에 남지만, 절연막이므로, 디바이스 특성에 영향을 미치지 않는다.
기초막 의존성을 의론할 때, 종종 성막 속도비(=실리콘 질화막 상에서의 실리콘 산화막의 성장 속도/실리콘 기판 상에서의 실리콘 산화막의 성장 속도)가 지표로서 사용된다. 기초막 의존성이 존재하는 경우에는 실리콘 질화막 상에서의 실리콘 산화막의 막 성장 속도가 작아지기 때문에, 성막 속도비가 작아진다.
도 8에, 성막 속도비가 실리콘 질화막의 막 밀도에 의존하는 특성을 도시한다. 이 그래프로부터, 실리콘 질화막의 막 밀도가 작을수록 성막 속도비가 커지고 있으며, 기초막 의존성이 경감되는 것을 알 수 있다. 또한, 그 성막 속도비의 변화는 실리콘 질화막의 막 밀도가 2.2g/㎤를 경계로 커지고 있다. 따라서, 상기 실시예에서는 실리콘 질화막의 막 밀도를 2.2g/㎤ 이하로 하고 있다.
다음으로, O3/TEOS 분위기 속에서 실리콘 산화막의 표면 거칠기가 기초의 실리콘 질화막의 막 밀도에 의존하는 특성을 도 9에 도시한다.
이 그래프로부터 분명한 바와 같이, 실리콘 질화막의 막 밀도가 2.2g/㎤ 이하를 초과하면, 기초막 의존성이 발생하여 실리콘 산화막이 이상 성장하여, 실리콘 산화막의 표면의 거칠기가 커진다. 이 실리콘 산화막의 표면 거칠기의 변화도, 상술한 성막 속도비와 마찬가지로, 실리콘 질화막의 막 밀도가 2.2g/㎤ 이하의 영역으로부터 개선되고 있는 것을 알 수 있다.
막 밀도가 2.2g/㎤ 이하의 실리콘 질화막은 막질이 나쁘고, 다공성인 막으로 되어 있다. 이 때문에, 막 표면이 산화되기 쉽고, 막 표면으로부터 깊이 1∼3㎚의 범위에 걸쳐, 산소가 약 1.0E21의 농도로 포함되어 있다. 이러한 막 밀도가 낮은 다공성인 실리콘 질화막에는 중간 생성물의 흡착 사이트가 많이 존재함으로써 기초막 의존성이 경감된다고 생각된다.
또한, 이러한 실리콘 질화막은 상술한 바와 같이 저온으로 성막함으로써 얻어지지만, 그 때에 막 내에 염소를 많이 포함하고, 막중 농도가1.0E21∼1.0E22atoms/㎤의 범위에서 존재한다.
실리콘 질화막의 N/Si 조성비와 성막 속도비와의 관계를 도 9에 도시한다. 이 그래프로부터, 실리콘이 지나칠수록 성막 속도비가 크고, 기초막 의존성이 작아지고 있는 것을 알 수 있다. 막 표면의 지나친 실리콘은, 대기 중의 산소에 의해 다공성인 산화막을 형성하여, 중간 생성물의 흡착 사이트를 많이 생성하여 기초막 의존성이 경감된다고 생각된다. 이 그래프에 도시된 바와 같이 성막 속도비는 N/Si비가 1.2 이하인 영역에서 커지고 있으며, 이 영역에서 실리콘 질화막의 표면에 다공성인 산화막이 형성된다고 생각된다.
이러한 다공성인 실리콘 질화막을 기초막으로서 사용함으로써, 매립성이 우수한 O3/TEOS에 의한 실리콘 산화막을 형성할 수 있다.
상술한 실시예는 일례로서, 본 발명이 한정되는 것은 아니다. 예를 들면, 상술한 실시예에서는 저온에서 실리콘 질화막의 성막이 가능하도록 HCD 가스를 이용하고 있다. 그러나, 이에 한정되지 않고, 저온에서의 성막이 가능하도록, 예를 들면 BTBAS 가스 등, 다른 가스를 이용해도 된다.
이상 설명한 바와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 따르면, 막 밀도가 낮은 실리콘 질화막 상에, O3/TEOS 분위기 속에서 실리콘 산화막을 500℃ 이하의 온도에서 성막함으로써, 기초막 의존성이 소실되어 우수한 매립 특성을 얻을 수 있다.

Claims (12)

  1. 반도체 기판 상에 형성되고, 밀도가 2.2g/㎤ 이하인 실리콘 질화막과,
    상기 실리콘 질화막 상에, TEOS 및 O3을 포함하는 분위기 속에서 성막된 실리콘 산화막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상에 형성된 게이트 전극과,
    상기 게이트 전극을 덮도록 형성되고, 밀도가 2.2g/㎤ 이하인 실리콘 질화막과,
    상기 실리콘 질화막 상에, TEOS 및 O3을 포함하는 분위기 속에서 성막된 실리콘 산화막을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 표면 부분에 형성된 홈의 내부 표면을 덮도록 형성되고, 밀도가 2.2g/㎤ 이하인 실리콘 질화막과,
    상기 실리콘 질화막으로 덮인 상기 홈의 내부를 매립하도록, TEOS 및 O3을 포함하는 분위기 속에서 성막된 실리콘 산화막을 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 실리콘 질화막은 질소/실리콘비가 1.2 이하인 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 실리콘 질화막은 막 내에 포함되는 염소 농도가 1.0E21∼1.0E22atoms/㎤인 것을 특징으로 하는 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 실리콘 질화막은 막 표면으로부터 깊이 1∼3㎚에 걸쳐, 산소 농도가 1.0E21atoms/㎤ 이상인 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판 상에, 밀도가 2.2g/㎤ 이하인 실리콘 질화막을 형성하는 공정과,
    성막 온도가 500℃ 이하, 성막 압력이 200∼760Torr, TEOS 및 O3을 포함하고 O3의 농도가 5wt% 이상인 분위기에서, 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 반도체 기판 상에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 덮도록, 밀도가 2.2g/㎤ 이하인 실리콘 질화막을 형성하는 공정과,
    성막 온도가 500℃ 이하, 성막 압력이 200∼760Torr, TEOS 및 O3을 포함하여 O3의 농도가 5wt% 이상인 분위기에서, 상기 실리콘 질화막 상에 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판의 표면 부분에 홈을 형성하는 공정과,
    상기 홈의 내부 표면을 덮도록, 밀도가 2.2g/㎤ 이하인 실리콘 질화막을 형성하는 공정과,
    성막 온도가 500℃ 이하, 성막 압력이 200∼760Torr, TEOS 및 O3을 포함하여 O3의 농도가 5wt% 이상인 분위기에서, 상기 실리콘 질화막으로 덮인 상기 홈의 내부를 매립하도록 실리콘 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 실리콘 질화막을 형성하는 공정에서는, SinCl(2n+2-x)Hx(n은 2 이상의 정수, x는 0 이상 2n+1 이하의 정수)를 원료로 하고, 감압 CVD법을 이용하여 상기 실리콘 질화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 실리콘 질화막을 형성하는 공정에서는, 성막 온도를 350∼600℃로 설정함으로써, 상기 실리콘 질화막의 밀도를 2.2g/㎤ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 실리콘 질화막을 형성하는 공정에서는, 성막 온도를 350∼600℃로 설정함으로써, 질소/실리콘비를 1.2 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001710U (ko) 2016-11-30 2018-06-08 서울과학기술대학교 산학협력단 트레일러

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134687A (ja) * 2002-10-15 2004-04-30 Toshiba Corp 半導体装置及びその製造方法
US20040171252A1 (en) * 2003-02-28 2004-09-02 Haoren Zhuang Reduced contamination of tools in semiconductor processing
JP5132068B2 (ja) * 2006-03-27 2013-01-30 株式会社東芝 半導体装置及びその製造方法
EP2020956A2 (en) * 2006-05-26 2009-02-11 Nanyang Technological University Implantable article, method of forming same and method for reducing thrombogenicity
US8206636B2 (en) 2008-06-20 2012-06-26 Amaranth Medical Pte. Stent fabrication via tubular casting processes
US10898620B2 (en) 2008-06-20 2021-01-26 Razmodics Llc Composite stent having multi-axial flexibility and method of manufacture thereof
US8206635B2 (en) 2008-06-20 2012-06-26 Amaranth Medical Pte. Stent fabrication via tubular casting processes
JP5378287B2 (ja) * 2009-09-11 2013-12-25 株式会社東芝 半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2682403B2 (ja) * 1993-10-29 1997-11-26 日本電気株式会社 半導体装置の製造方法
JPH1092810A (ja) * 1996-09-10 1998-04-10 Mitsubishi Electric Corp 半導体装置
JPH113936A (ja) * 1997-06-13 1999-01-06 Nec Corp 半導体装置の製造方法
US6235650B1 (en) * 1997-12-29 2001-05-22 Vanguard International Semiconductor Corporation Method for improved semiconductor device reliability
JP2994616B2 (ja) 1998-02-12 1999-12-27 キヤノン販売株式会社 下地表面改質方法及び半導体装置の製造方法
JP2975919B2 (ja) 1998-02-27 1999-11-10 株式会社半導体プロセス研究所 下地表面改質方法及び半導体装置の製造方法
US6037018A (en) * 1998-07-01 2000-03-14 Taiwan Semiconductor Maufacturing Company Shallow trench isolation filled by high density plasma chemical vapor deposition
US6407007B1 (en) * 1998-11-17 2002-06-18 Taiwan Semiconductor Manufacturing Company Method to solve the delamination of a silicon nitride layer from an underlying spin on glass layer
JP2001168092A (ja) * 1999-01-08 2001-06-22 Toshiba Corp 半導体装置およびその製造方法
US6251795B1 (en) * 1999-04-08 2001-06-26 Wafertech, L.L.C. Method for depositing high density plasma chemical vapor deposition oxide with improved topography
US6228780B1 (en) * 1999-05-26 2001-05-08 Taiwan Semiconductor Manufacturing Company Non-shrinkable passivation scheme for metal em improvement
JP3229294B2 (ja) 1999-06-04 2001-11-19 キヤノン販売株式会社 被成膜面の改質方法及び半導体装置の製造方法
KR100623587B1 (ko) 2000-06-30 2006-09-12 주식회사 하이닉스반도체 반도체소자 및 그의 제조 방법
KR100557943B1 (ko) * 2000-06-30 2006-03-10 주식회사 하이닉스반도체 플라즈마공정에 의한 에스티아이 공정의 특성개선방법
US6489254B1 (en) * 2000-08-29 2002-12-03 Atmel Corporation Method of forming pre-metal dielectric film on a semiconductor substrate including first layer of undoped oxide of high ozone:TEOS volume ratio and second layer of low ozone doped BPSG
JP4003031B2 (ja) * 2000-09-04 2007-11-07 セイコーエプソン株式会社 半導体装置の製造方法
JP2002190518A (ja) * 2000-12-20 2002-07-05 Mitsubishi Electric Corp 半導体装置とその製造方法
US20020197823A1 (en) * 2001-05-18 2002-12-26 Yoo Jae-Yoon Isolation method for semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001710U (ko) 2016-11-30 2018-06-08 서울과학기술대학교 산학협력단 트레일러

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JP3586268B2 (ja) 2004-11-10
JP2004047565A (ja) 2004-02-12
KR100551185B1 (ko) 2006-02-14
US6841850B2 (en) 2005-01-11
US6992020B2 (en) 2006-01-31
US20050012171A1 (en) 2005-01-20

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