KR20040004617A

KR20040004617A - 컴퓨팅 시스템

Info

Publication number: KR20040004617A
Application number: KR10-2003-7014600A
Authority: KR
Inventors: 니시하라아키노리; 하세베테츠야; 하야시히로아키; 미타타카시
Original assignee: 동경 엘렉트론 디바이스 주식회사
Priority date: 2001-05-10
Filing date: 2002-05-08
Publication date: 2004-01-13
Also published as: KR100776608B1; WO2002093404A2; JP2003029969A; EP1421511A2; CN101025731A; TW561405B; CN100361119C; WO2002093404A3; US20050027836A1; KR20060114722A; CN1529858A; JP3561506B2

Abstract

컴퓨팅 유닛(42)은 제1 컴퓨팅 도중에 제2 컴퓨팅을 실행한다. 이때, 컴퓨팅 유닛(42)의 하드웨어 구조는 실행 대상인 컴퓨팅에 따라 전환된다. 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅이 제1 컴퓨팅에서 제2 컴퓨팅으로 전환될 경우, 제어기(46)는 컴퓨팅 유닛(42)의 내부 상태를 메모리(44)에 기억시킨다. 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅이 제2 컴퓨팅에서 제1 컴퓨팅으로 복귀할 경우, 제어기(46)는 메모리(44)에 기억된 상기 내부 상태를 컴퓨팅 유닛(42)에 반환함으로써 상기 제1 컴퓨팅의 실행이 계속되도록 제어한다.

Description

컴퓨팅 시스템 {COMPUTING SYSTEM}

현재의 범용 컴퓨터에 있어서, 컴퓨팅은 중앙 처리 장치(CPU)가 메모리에 기억된 프로그램의 명령어를 순차적으로 해석하면서 진행된다. CPU는 실행의 대상이 되는 컴퓨팅을 소프트웨어에 의해 실행하기 위한 것이다. 따라서 CPU의 하드웨어 구조는 반드시 실행 대상인 컴퓨팅에 가장 적합한 것일 필요는 없다. 그 결과, 최종 컴퓨팅 결과를 얻기까지는 많은 오버헤드(overhead)가 초래된다.

이와 달리, 프로그램으로 표현된 컴퓨팅을 하드웨어로 직접 실행하는 기술로서 FPGA(Field Programmable Gate Array)를 사용하는 컴퓨팅 시스템이 알려져 있다. 일본 특허 공개 공보 제H8-504285호(국제 공개 제WO94/10627호) 및 제2000-516418호(국제 공개 제WO98/08306호)는 FPGA를 사용하는 컴퓨팅 시스템에 관하여 개시하고 있으며, 본 명세서에 참조로서 병합되었다.

FPGA의 하드웨어 구조는 로직 데이터에 의해 변경될 수 있다. 이러한 FPGA를 사용함으로써 하드웨어는 프로그램으로 표현되는 컴퓨팅을 직접 실행할 수 있게 된다. 따라서 CPU가 컴퓨팅을 수행하는 경우보다 더욱 빠른 속도로 컴퓨팅 결과를 얻을 수 있다.

반면에, 현재의 범용 컴퓨터로 실행되는 대규모 프로그램은 복수의 프로그램 모듈로 이루어진다. 대규모 프로그램으로 표현되는 컴퓨팅은 한 프로그램 모듈이 다른 프로그램 모듈을 호출하면서 진행된다.

그러나 앞서 설명한 FPGA를 사용하는 통상의 컴퓨팅 시스템은, 실질적으로 하나의 프로그램 모듈로 이루어진 프로그램으로 표현되는 컴퓨팅을 실행할 수 있을 뿐이다. 달리 말해서, FPGA를 사용하는 통상의 컴퓨팅 시스템은 복수의 프로그램 모듈로 이루어진 대규모 프로그램으로 표현되는 대규모 컴퓨팅을 실행할 수 없다는 것이다. 따라서 FPGA를 사용하는 통상의 컴퓨팅 시스템을 다양한 방식으로 응용할 수 없다는 문제가 있다.

본 발명은 하드웨어가 프로그램에 따라 컴퓨팅을 직접 실행하는 컴퓨팅 시스템에 관한 것이고, 특히 대규모 프로그램에 따라 컴퓨팅을 실행하는 데 적합한 컴퓨팅 시스템에 관한 것이다.

도 1은 제1 실시예에 따른 컴퓨팅 시스템의 구조를 나타낸 도면.

도 2는 도 1의 컴퓨팅 시스템에 의해 실행되는 컴퓨팅의 예를 나타낸 도면.

도 3은 제2 실시예에 따른 컴퓨팅 시스템의 구조를 나타낸 도면.

도 4는 컴퓨팅 시스템의 구조에 관한 또 다른 예를 나타낸 도면.

도 5는 다른 컴퓨팅 시스템이 도 4의 컴퓨팅 시스템에 연결되는 예를 나타낸 도면.

도 6은 컴퓨팅 시스템의 구조에 관한 또 다른 예를 나타낸 도면.

본 발명은 앞서 언급한 종래 기술의 문제점을 해결하기 위한 것이며, 본 발명의 목적은 복수의 프로그램 모듈로 이루어진 대규모 프로그램으로 표현되는 컴퓨팅을 하드웨어가 직접 실행하는 컴퓨팅 시스템을 제공하는 것이다.

이러한 목적을 달성하기 위해, 본 발명의 제1 태양에 따른 컴퓨팅 시스템은, 실행 대상인 컴퓨팅에 대응하는 하드웨어 구조를 가지고 상기 실행 대상인 컴퓨팅을 실행하는 컴퓨팅 유닛(42)과, 상기 컴퓨팅 유닛의 내부 상태를 기억하는 상태 메모리(44)와, 상기 컴퓨팅 유닛의 내부 상태를 제어하는 제어기(46, 46')를 포함한다. 여기서 상기 컴퓨팅 유닛은 제1 컴퓨팅 도중에 제2 컴퓨팅을 실행하고, 상기제어기(46, 46')는 상기 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅이 상기 제1 컴퓨팅으로부터 상기 제2 컴퓨팅으로 전환될 때에 상기 상태 메모리(44)에 내부 상태를 기억시키고, 상기 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅이 상기 제2 컴퓨팅으로부터 상기 제1 컴퓨팅으로 복귀할 때에 상기 상태 메모리(44)에 기억된 상기 내부 상태를 상기 컴퓨팅 유닛(42)에 반환함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅의 실행을 재개하도록 제어한다.

본 발명에 있어서, 복수의 프로그램 모듈로 이루어진 대규모 프로그램으로 표현되는 컴퓨팅은 범용 CPU를 사용하지 않고 하드웨어에 의해 직접 실행될 수 있다.

상기 상태 메모리(44)는 선입후출(First-In-Last-Out) 방식에 따라 상기 내부 상태를 기억할 수 있다.

상기 컴퓨팅 유닛(42)은 복수의 게이트 회로를 포함할 수 있다.

상기 복수의 게이트 회로간의 연결은 실행 대상인 컴퓨팅에 따라 전환될 수 있다.

본 발명의 제2 태양에 따른 컴퓨팅 시스템은, 복수의 데이터 모듈(이들 각각은 소정의 컴퓨팅을 실행하는 데 적합한 하드웨어 구조를 나타냄)을 모듈별로 적재(load)하는 로더(loader)(3)와, 적재된 데이터 모듈로 표현되는 하드웨어 구조에 따라 변경될 수 있는 하드웨어 구조를 가지고 소정의 컴퓨팅을 실행하는 컴퓨팅 유닛(42)과, 상기 컴퓨팅 유닛(42)의 하드웨어 구조가 변경될 경우 상기 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅의 중간 결과를 보유하고, 상기 컴퓨팅 유닛(42)의하드웨어 구조가 원래 상태로 복귀할 경우 상기 보유된 중간 결과를 상기 컴퓨팅 유닛(42)에 반환하는 결과 보유 유닛(44)을 포함한다.

상기 복수의 데이터 모듈은, 제1 컴퓨팅을 실행하기 위한 제1 하드웨어 구조를 나타내는 제1 데이터 모듈 및 상기 제1 컴퓨팅 도중에 실행되는 제2 컴퓨팅을 실행하기 위한 제2 하드웨어 구조를 나타내는 제2 데이터 모듈을 포함할 수 있다.

상기 제1 데이터 모듈은 상기 제1 컴퓨팅 도중에 상기 제2 데이터 모듈을 호출하기 위한 호출 데이터를 포함할 수 있다.

상기 컴퓨팅 시스템은, 적재된 제1 데이터 모듈에 포함된 호출 데이터를 검출하는 검출 유닛(43)과, 상기 컴퓨팅 유닛(42)에 의해 실행되는 상기 제1 컴퓨팅의 중간 결과를 상기 결과 보유 유닛(44)에 기억시키고, 상기 검출 유닛(43)이 상기 호출 데이터를 검출하는 경우에 상기 로더(3)가 상기 제2 데이터 모듈을 적재하도록 제어하는 제어기(46)를 더 포함할 수 있다.

상기 컴퓨팅 유닛(42)이 상기 제2 컴퓨팅을 완료하는 경우, 상기 제어기(46)는 상기 로더(3)가 상기 제1 데이터 모듈을 적재하도록 제어할 수 있고, 상기 결과 보유 유닛(44)에 기억된 상기 중간 결과를 상기 컴퓨팅 유닛(42)에 반환함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅을 재개하도록 제어할 수 있다.

상기 컴퓨팅 시스템은, 상기 제1 컴퓨팅의 중간 결과 일부를 상기 제2 컴퓨팅을 실행하기 위한 인자(argument)로서 상기 컴퓨팅 유닛(42)에 공급하고, 상기 제2 컴퓨팅의 실행 결과를 상기 제1 컴퓨팅을 재개하기 위한 인자로서 상기 컴퓨팅 유닛(42)에 공급하는 인자 공급 유닛(45)을 더 포함할 수 있다.

상기 결과 보유 유닛(44)은 선입후출 방식에 따라 중간 결과를 기억하는 메모리를 포함할 수 있다.

상기 복수의 게이트 회로간의 연결은 적재된 데이터 모듈에 따라 전환될 수 있다.

상기 컴퓨팅 시스템은, 공급된 데이터 모듈로 표현되는 하드웨어 구조에 따라 변경될 수 있는 하드웨어 구조를 가지고 소정의 컴퓨팅을 실행하는 또 다른 컴퓨팅 시스템에 연결될 수 있다.

상기 컴퓨팅 시스템은, 상기 컴퓨팅 시스템이 다른 컴퓨팅 시스템에 연결되어 있는 경우, 상기 다른 컴퓨팅 시스템이 상기 제2 컴퓨팅을 실행하도록 제어하기 위해 상기 적재된 제2 데이터 모듈을 상기 다른 컴퓨팅 시스템에 공급하고, 상기 제2 컴퓨팅의 실행 결과를 상기 다른 컴퓨팅 시스템으로부터 취득하는 결과 취득 유닛(7)을 더 포함할 수 있다.

상기 컴퓨팅 시스템이 다른 컴퓨팅 시스템에 연결되어 있는 경우, 상기 컴퓨팅 유닛(42)은 적재된 상기 제2 데이터 모듈을 상기 결과 취득 유닛(7)에 공급하고, 상기 제1 컴퓨팅의 실행을 중단시킬 수 있다.

상기 결과 취득 유닛(7)은, 취득한 상기 제2 컴퓨팅의 실행 결과를 상기 제1 컴퓨팅을 재개하기 위한 인자로서 상기 컴퓨팅 유닛(42)에 공급함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅을 재개하도록 제어할 수 있다.

본 발명의 제3 태양에 따른 컴퓨팅 시스템은, 복수의 프로그램 모듈(이들 각각은 소정의 컴퓨팅을 나타냄)을 모듈별로 적재하는 로더(3')와, 적재된 프로그램 모듈에 포함된 명령(instruction)을 해석하고, 해석 결과에 따라 상기 적재된 프로그램 모듈로 표현되는 컴퓨팅에 대응하는 하드웨어 구조를 실현하기 위한 적어도 하나의 신호를 출력하는 인터프리터(47)와, 상기 인터프리터(47)에 의한 상기 적어도 하나의 신호 출력에 따라 변경될 수 있는 하드웨어 구조를 가지고 소정의 컴퓨팅을 실행하는 컴퓨팅 유닛(42)과, 상기 컴퓨팅 유닛(42)의 하드웨어 구조가 변경될 경우 상기 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅의 중간 결과를 보유하고, 상기 하드웨어 구조가 원래 구조로 복귀할 경우 상기 보유된 중간 결과를 상기 컴퓨팅 유닛(42)에 반환함으로써 상기 컴퓨팅 유닛을 상기 컴퓨팅 유닛(42)의 하드웨어 구조가 변경되기 전과 같이 회복시키는 결과 보유 유닛(44)을 포함한다.

상기 복수의 프로그램 모듈은 제1 컴퓨팅을 나타내는 제1 프로그램 모듈 및 상기 제1 컴퓨팅 도중에 실행되는 제2 컴퓨팅을 나타내는 제2 프로그램 모듈을 포함할 수 있다.

상기 제1 프로그램 모듈은 상기 제1 컴퓨팅 도중에 상기 제2 프로그램 모듈을 호출하기 위한 호출 명령을 포함할 수 있다.

상기 컴퓨팅 시스템은, 상기 컴퓨팅 유닛(42)에 의해 실행되는 상기 제1 컴퓨팅의 중간 결과를 상기 결과 보유 유닛(44)에 기억시키고, 상기 인터프리터(47)가 상기 호출 명령을 해석하는 경우에 상기 로더(3')가 상기 제2 프로그램 모듈을 적재하도록 제어하는 제어기(46')를 더 포함할 수 있다.

상기 컴퓨팅 유닛(42)이 상기 제2 컴퓨팅을 완료하는 경우, 상기제어기(46')는 상기 로더(3')가 상기 제1 프로그램 모듈을 적재하도록 제어할 수 있고, 상기 결과 보유 유닛(44)에 기억된 상기 중간 결과를 상기 컴퓨팅 유닛(42)에 반환함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅을 재개하도록 제어할 수 있다.

상기 컴퓨팅 시스템은, 상기 제1 컴퓨팅의 중간 결과 일부를 상기 제2 컴퓨팅을 실행하기 위한 인자로서 상기 컴퓨팅 유닛(42)에 공급하고, 상기 제2 컴퓨팅의 실행 결과를 상기 제1 컴퓨팅을 재개하기 위한 인자로서 상기 컴퓨팅 유닛(42)에 공급하는 인자 공급 유닛(45)을 더 포함할 수 있다.

상기 복수의 게이트 회로간의 연결은 상기 인터프리터로부터 공급되는 적어도 하나의 신호에 따라 전환될 수 있다.

상기 컴퓨팅 시스템은, 공급된 프로그램 모듈로 표현되는 컴퓨팅에 따라 변경될 수 있는 하드웨어 구조를 가지고 상기 공급된 프로그램 모듈로 표현되는 컴퓨팅을 실행하는 또 다른 컴퓨팅 시스템에 연결될 수 있다.

상기 컴퓨팅 시스템은, 상기 컴퓨팅 시스템이 다른 컴퓨팅 시스템에 연결되어 있는 경우, 상기 다른 컴퓨팅 시스템이 상기 제2 컴퓨팅을 실행하도록 제어하기 위해 상기 적재된 제2 프로그램 모듈을 상기 다른 컴퓨팅 시스템에 공급하고, 상기 제2 컴퓨팅의 실행 결과를 상기 다른 컴퓨팅 시스템으로부터 취득하는 결과 취득유닛(7)을 더 포함할 수 있다.

상기 컴퓨팅 시스템이 다른 컴퓨팅 시스템에 연결되어 있는 경우, 상기 인터프리터(47)는 적재된 상기 제2 프로그램 모듈을 상기 결과 취득 유닛(7)에 공급할 수 있다.

상기 결과 취득 유닛(7)은, 취득한 상기 제2 컴퓨팅의 실행 결과를 상기 제1 컴퓨팅을 재개하기 위한 인자로서 상기 컴퓨팅 유닛(42)에 공급함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅을 계속하도록 제어할 수 있다.

제1 실시예

본 발명의 제1 실시예에 따른 컴퓨팅 시스템을 도면을 참조하여 설명하도록 하겠다.

도 1에 나타낸 바와 같이, 제1 실시예에 따른 컴퓨팅 시스템(1)은 FPGA 데이터 기억 유닛(2), 로더(3) 및 FPGA 장치(4)를 포함한다.

FPGA 데이터 기억 유닛(2)은 복수의 데이터 모듈{FPGA 데이터(21 내지 2N)}을 기억한다.

컴파일러(6)는 복수의 프로그램 모듈{소스 프로그램(51 내지 5N)}을 컴파일하고, 따라서 FPGA 데이터(21 내지 2N)가 생성된다. 소스 프로그램(51 내지 5N) 각각은 하드웨어의 구조를 표현할 수 있는 프로그램 언어로 기술되어 있으며, 컴퓨팅 시스템(1)에 의해 실행될 컴퓨팅을 나타낸다. FPGA 데이터(21 내지 2N)는 소스 프로그램(51 내지 5N)으로 표현되는 컴퓨팅을 실행시키는 데 가장 적합한 하드웨어 구조를 나타낸다.

소스 프로그램(51 내지 5N) 중 적어도 하나는 다른 프로그램 모듈을 호출하기 위한 함수를 포함한다. 즉 FPGA 데이터(21 내지 2N) 중 적어도 하나는 다른 데이터 모듈을 호출하기 위한 호출 데이터를 포함한다.

로더(3)는 논리 회로 등을 포함하며, FPGA 데이터 기억 유닛(2)에 기억된 FPGA 데이터(21 내지 2N)를 적합한 시간에 모듈 유닛에 의해 FPGA 장치(4)에 적재한다. 특히, 로더(3)는 실행 대상인 컴퓨팅을 나타내는 프로그램 모듈로부터 생성된 데이터 모듈, 즉 실행 대상인 컴퓨팅에 대응되는 데이터 모듈을 FPGA 장치(4)에 적재한다. 데이터 모듈을 적재시키는 명령어는 컴퓨팅이 개시되는 시점에 외부로부터 주어지며, 그 밖의 것은 FPGA 장치(4)에 의한 컴퓨팅 실행에 따라 주어질 수 있다.

FPGA 장치(4)는 로더(3)에 의해 적재되는 데이터 모듈로 표현되는 하드웨어구조를 가지며, 상기 적재된 데이터 모듈에 대응하는 컴퓨팅을 외부로부터 공급된 입력 데이터에 적용시킨다. 그 후 FPGA 장치(4)는 상기 컴퓨팅의 결과를 출력 데이터로서 외부에 출력한다.

특히, FPGA 장치(4)는 FPGA 데이터 메모리(41), 게이트 어레이(42), 호출 검출 유닛(43), 저장 스택(44), 인자 전달 유닛(argument handing unit)(45) 및 제어 유닛(46)을 포함한다. 호출 검출 유닛(43), 저장 스택(44), 인자 취급 유닛(45) 및 제어 유닛(46)은 논리 회로 등으로 구성된다.

FPGA 데이터 메모리(41)는 RAM(Random Access Memory)에 의해 구성되고, 로더(3)에 의해 적재된 데이터 모듈을 기억한다.

게이트 어레이(42)는 예컨대 AND, OR 및 NOT 등 복수의 게이트 회로로 구성된 컴퓨팅 유닛(42A)과, 복수의 플립플롭(FF)으로 구성된 상태 보유 유닛(42B)을 포함한다.

컴퓨팅 유닛(42A)은 적재된 데이터 모듈로 표현되는 하드웨어 구조, 즉 실행 대상인 컴퓨팅을 실행하는 데 가장 적합한 하드웨어 구조를 갖는다. 특히, 컴퓨팅 유닛(42A)을 구성하는 게이트 회로 사이의 연결은 적재된 데이터 모듈에 따라 전환된다. 이로 인해, 컴퓨팅 유닛(42A)의 하드웨어 구조는 적재된 데이터 모듈에 의해 지정된 구조가 된다. 그리고 적재된 데이터 모듈에 의해 지정된 하드웨어 구조를 갖게 됨으로써, 컴퓨팅 유닛(42A)은 적재된 데이터 모듈에 대응하는 컴퓨팅을 고속으로 수행할 수 있게 된다.

상태 보유 유닛(42B)은 컴퓨팅 유닛(42A)에 의해 실행되는 컴퓨팅의 중간 결과(내부 상태)를 보유한다. 상태 보유 유닛(42B)을 구성하는 플립플롭 각각은 외부로부터 기록되는 데이터를 받아들일 수 있다.

호출 검출 유닛(43)은 적재된 데이터 모듈에 포함된, 다른 데이터 모듈을 호출하기 위한 호출 데이터를 검출한다.

호출 검출 유닛(3)이 호출 데이터를 검출하는 경우, 상태 보유 유닛(42B)이 보유한 데이터(중간 결과) 및 다른 데이터 모듈을 호출하는 데이터 모듈(즉 호출 데이터를 포함하는 데이터 모듈)을 식별하기 위한 식별 데이터를 FILO(선입후출) 방식에 따라 저장하기 위해 저장 스택(44)이 사용된다.

인자 전달 유닛(45)은 다른 데이터 모듈을 호출하는 데이터 모듈(호출자 데이터 모듈이라 불림)과 호출되는 데이터 모듈 사이에서, 호출될 데이터 모듈이 실제로 호출되는 때 및 호출자 데이터 모듈이 FPGA 데이터 메모리(41)로 복귀하는 때에 인자를 전달한다.

특히, 데이터 모듈이 호출되는 경우, 인자 전달 유닛(45)은 상태 보유 유닛(42B)의 복수의 플립플롭에 의해 보유되는 데이터 중에서 상기 호출된 데이터 모듈에 대응하는 컴퓨팅을 실행하는 데 쓰이는 데이터를 보유한다. 그 후 인자 전달 유닛(45)은 보유된 데이터를 상기 호출된 데이터 모듈에 대응하는 컴퓨팅의 입력(인자)으로서 게이트 어레이(42)에 전달한다. 그리고 호출자 데이터 모듈이 다시 적재되는 경우, 인자 전달 유닛(45)은 상태 보유 유닛(42B)의 복수의 플립플롭이 보유하는 데이터, 즉 상기 호출된 데이터 모듈에 대응하는 컴퓨팅의 결과(반환값)를 보유한다. 그 후 인자 전달 유닛(45)은 보유된 결과를 상태 보유 유닛(42B)을구성하는 소정의 플립플롭에 기록한다.

어떤 데이터 모듈이 호출자 데이터 모듈에 의해 호출되는 경우, 제어 유닛(46)은 호출자 데이터 모듈의 식별 정보와 함께 호출자 데이터 모듈에 대응하는 컴퓨팅의 중간 결과가 저장 스택(44)에 저장되도록 제어한다. 그리고 동시에, 제어 유닛(46)은 상태 보유 유닛(42B)에 의해 보유되는 데이터 중에서도, 호출된 데이터 모듈에 대응하는 컴퓨팅을 실행할 경우에 사용되는 데이터{인자 전달 유닛(45)에 있음}를 임시로 기억한다. 그 후 제어 유닛(46)은 로더(3)가 호출된 데이터 모듈을 FPGA 데이터 메모리(41)에 적재하도록 제어한다. 그리고 제어 유닛(46)은 인자 전달 유닛(45)에 저장된 데이터를 게이트 어레이(42)에 입력 데이터로서 전달한다.

호출된 데이터 모듈에 대응하는 컴퓨팅이 완료되면, 제어 유닛(46)은 컴퓨팅의 결과(출력 데이터)를 인자 전달 유닛(45)에 임시로 기억한다. 그 후 제어 유닛(46)은 저장 스택(44)에 저장된 식별 데이터에 의해 식별되는 호출자 데이터 모듈을 로더(3)가 FPGA 데이터 메모리(41)에 적재하도록 제어한다. 그 후 제어 유닛(46)은 저장 스택(44)에 저장되어 있던 데이터(중간 결과)가 상태 보유 유닛(42B)으로 반환되도록 제어하고, 인자 전달 유닛(45)에 임시로 기억된 결과(출력 데이터)를 상태 보유 유닛(42B)을 구성하는 소정의 플립플롭에 기록한다.

FPGA 장치(4)에 대해 외부로부터 입력되는 입력 데이터는 키보드와 같은 입력 장치에 의한 데이터 입력일 수 있고, 또한 자기 디스크 장치와 같은 외부 기억 장치로부터 판독되는 데이터일 수도 있다. FPGA 장치(4)로부터 외부로 출력되는 출력 데이터는 디스플레이 장치와 같은 출력 장치에 의한 출력일 수 있고, 또한 외부 기억 장치에 기록될 수도 있으며, 주변 장치를 제어하는 제어 데이터일 수도 있다.

이하 제1 실시예에 따른 컴퓨팅 시스템의 동작을 설명하도록 한다.

도 2에 나타낸 컴퓨팅을 컴퓨팅 시스템(1)이 실행하는 경우를 예로 들어 이하 설명하기로 한다.

도 2에 나타낸 바와 같이 FPGA 데이터(21)가 우선 적재된 후, FPGA 데이터(21)가 FPGA 데이터(2N)를 호출하고 난 다음, FPGA 데이터(21)가 복귀하게 된다. 전체 컴퓨팅은 도 2에 나타낸 바처럼 컴퓨팅 A, 컴퓨팅 B, 컴퓨팅 C로 이루어진다. 컴퓨팅 A는 FPGA 데이터(21)에 대응되고, FPGA 데이터(2N)에 대응되는 컴퓨팅 B가 필요해지기 전의 부분을 이룬다. 컴퓨팅 C는 FPGA 데이터(21)에 대응되고, 컴퓨팅 B의 결과를 사용하여 실행되는 부분을 이룬다.

우선, 로더(3)가 외부로부터 공급된 적재 명령에 따라 FPGA 데이터(21)를 FPGA 데이터 메모리(41)에 적재한다. 이로 인해 FPGA 데이터(21)에 대응하는 레벨을 갖는 신호가 컴퓨팅 유닛(42A)에 입력된다.

컴퓨팅 유닛(42A)을 구성하는 게이트 회로 사이의 연결이 상기 입력 신호에 따라 전환되고, 이에 따라 컴퓨팅 유닛(42A)의 하드웨어 구조가 FPGA 데이터(21)에 의해 지정된 구조로 된다. 이로 인해, 컴퓨팅 유닛(42A)은 FPGA 데이터(21)에 대응되는 컴퓨팅 A를 실행할 수 있게 된다.

입력 데이터가 외부로부터 게이트 어레이(42)에 공급되는 경우, 컴퓨팅 유닛(42A)은 컴퓨팅 A를 공급된 입력 데이터에 적용한다.

호출 검출 유닛(43)은 적재된 FPGA 데이터(21)에 포함된 호출 데이터를 검출하고, 호출 데이터가 검출되었음을 나타내는 검출 신호를 제어 유닛(46)으로 출력한다.

제어 유닛(46)은 호출 검출 유닛(43)에서 공급된 검출 신호에 응답하여, 컴퓨팅 A가 완료되는 시점에서 얻어진 컴퓨팅 결과(중간 결과)가 저장 스택(44)에 저장되도록 제어한다. 특히, 제어 유닛(46)은 상태 보유 유닛(42B)이 보유하는 데이터{게이트 어레이(42)의 내부 상태}가 호출자 데이터 모듈인 FPGA 데이터(21)의 식별 데이터와 함께 저장 스택(44)의 최상위 레벨에 저장되도록 제어한다.

그리고 제어 유닛(46)은 상태 보유 유닛(42B)이 보유하는 데이터 중에서 인자 전달 유닛(45)에 있는, 컴퓨팅 B에 사용되는 데이터를 임시로 기억한다. 따라서 FPGA 데이터(2N)에 대응되는 레벨을 갖는 신호가 컴퓨팅 유닛(42A)으로 입력된다.

컴퓨팅 유닛(42A)을 구성하는 게이트 회로 사이의 연결이 입력 신호에 따라 전환되고, 이에 따라 컴퓨팅 유닛(42A)의 하드웨어 구조는 FPGA 데이터(2N)에 의해 지정된 구조로 된다. 이로 인해, 컴퓨팅 유닛(42A)은 FPGA 데이터(2N)에 대응하는 컴퓨팅 B를 실행할 수 있게 된다.

제어 유닛(46)은 인자 전달 유닛(45)에 임시로 기억된 데이터를 게이트 어레이(42)에 입력 데이터로서 입력한다. 따라서 컴퓨팅 유닛(42A)은 컴퓨팅 B를 실행하게 된다.

컴퓨팅 B가 완료되면, 컴퓨팅 유닛(46)은 게이트 어레이(42)로부터의 출력 데이터를 호출자 FPGA 데이터(21)에 전달될 인자로서 인자 전달 유닛(45)에 임시로기억한다.

그 후 제어 유닛(46)은 저장 스택(44)의 최상위 레벨에 저장된 식별 데이터를 참조하여 호출자 데이터인 FPGA 데이터(21)를 식별한다.

제어 유닛(46)은 로더(3)가 FPGA 데이터(21)를 FPGA 데이터 메모리(41)에 재적재하도록 제어한다. 따라서 컴퓨팅 유닛(42A)의 하드웨어 구조는 앞서 설명한 것과 동일한 방식으로, FPGA 데이터(2N)에 의해 지정된 구조로부터 FPGA 데이터(21)에 의해 지정된 구조로 전환된다.

호출자 FPGA 데이터(21)가 재적재되면, 제어 유닛(46)은 저장 스택(44)의 최상위 레벨에 위치한 데이터(내부 상태)를 상태 보유 유닛(42B)의 플립플롭 각각에 재기록한다. 따라서 게이트 어레이(42)의 내부 상태가 원래 상태로 복귀하게 된다.

또한 제어 유닛(46)은 인자 전달 유닛(45)에 임시로 기억된 데이터를, 상태 보유 유닛(42B)을 구성하는 소정의 플립플롭에 기록한다.

이 상태에서, 컴퓨팅 유닛(42A)은 FPGA 데이터(21)에 대응하는 컴퓨팅 C를 개시하고, 출력 데이터로서 최종 컴퓨팅 결과를 출력한다.

FPGA 데이터(21)에 의해 호출되는 FPGA 데이터(2N)는 또 다른 데이터 모듈을 호출할 수 있다. 이 경우 호출 검출 유닛(43)은 앞서 설명한 바와 마찬가지 방식으로, FPGA 데이터(2N)에 포함된 호출 데이터를 검출하여 호출 데이터가 검출되었음을 나타내는 검출 신호를 제어 유닛(46)에 출력할 수 있다. 그 후 제어 유닛(46)은 공급된 검출 신호에 따라 앞서 설명한 바와 동일한 제어를 수행한다. 이러한 동작에 의해, 3개 이상의 프로그램 모듈로 표현되는 대규모 컴퓨팅이 실행될 수 있다.

앞서 설명한 바와 마찬가지로, 컴퓨팅 유닛(42A)의 하드웨어 구조는 적재된 데이터 모듈에 의해 지정된, 실행 대상인 컴퓨팅의 실행에 가장 적합한 구조로 전환된다. 이로 인해, CPU가 프로그램을 판독하여 컴퓨팅을 실행하는 경우보다 빠른 속도로 컴퓨팅이 실행될 수 있는 것이다.

그리고 호출자 데이터 모듈에 대응하는 컴퓨팅의 중간 결과를 저장 스택에 저장함으로써, 호출된 데이터 모듈에 대응하는 컴퓨팅이 완료된 후에 상기 호출자 데이터 모듈에 대응하는 컴퓨팅이 재개될 수 있는 것이다. 이로 인해, 복수의 프로그램 모듈로 표현되는 대규모 컴퓨팅이 실행될 수 있는 것이다.

컴퓨팅 시스템(1)은 복수의 프로그램 모듈로 이루어진 대규모 프로그램으로 표현되는 컴퓨팅을 실행할 수 있다. 따라서 프로그램이 복수의 프로그램 모듈로 나뉘어 각 프로그램 모듈별로 프로그램을 생성하거나, 또는 또 다른 프로그램을 생성하는 경우에 각 프로그램 모듈이 그 일부로서 사용될 수 있다. 결과적으로, 프로그램의 생성이 단기간 내에 실현될 수 있다.

제2 실시예

이제 본 발명의 제2 실시예에 따른 컴퓨팅 시스템을 도면을 참조하여 설명하도록 한다.

도 3은 제2 실시예에 따른 컴퓨팅 시스템의 구조를 나타낸 것이다.

제2 실시예에 따른 컴퓨팅 시스템은 복수의 프로그램 모듈(소스 프로그램 51 내지 5N)을 컴파일하는 것이 아니라, 그 프로그램 모듈을 직접 FPGA 장치(4)에 적재한다.

도 3에 나타낸 바처럼, 제2 실시예에 따른 컴퓨팅 시스템은 로더(3'), FPGA 장치(4') 및 프로그램 기억 장치(5)를 포함한다.

로더(3')는 프로그램 기억 유닛(5)에 기억된 소스 프로그램(51 내지 5N)을, 제어 유닛(46')의 명령에 따라 소정의 시간에 모듈별로 FPGA 장치(4')에 적재한다.

도 3에 나타낸 바처럼, FPGA 장치(4')는 메모리(41'), 게이트 어레이(42), 저장 스택(44), 인자 전달 유닛(45), 제어 유닛(46') 및 인터프리터(47)를 포함한다.

메모리(41')는 RAM으로 구성되고, 로더(3')에 의해 적재된 프로그램 모듈을 기억한다.

인터프리터(47)는 메모리(41')에 적재된 프로그램 모듈에 포함된 명령어를 하나씩 순차적으로 해석한다. 그 후 인터프리터(47)는 적재된 프로그램 모듈에 의해 지정된 컴퓨팅을 실행하는 데 가장 적합한 하드웨어 구조를 실현하기 위한 신호를, 해석 결과에 따라 게이트 어레이(42)의 컴퓨팅 유닛(42A)으로 출력한다.

컴퓨팅 유닛(42A)을 구성하는 게이트 회로간의 연결은 인터프리터(47)로부터 공급되는 신호에 따라 전환된다. 이로 인해, 컴퓨팅 유닛(42A)의 하드웨어 구조는 적재된 프로그램 모듈에 의해 지정된 컴퓨팅을 실행하는 데 가장 적합한 구조, 즉 실행 대상인 컴퓨팅에 대응하는 구조가 된다.

해석된 명령어가 다른 프로그램 모듈을 호출하는 명령어인 경우, 인터프리터(47)는 또 다른 프로그램 모듈이 호출되어야 함을 나타내는 호출 신호를 제어 유닛(46')으로 출력한다.

인터프리터(47)로부터 호출 신호가 공급되는 경우, 제어 유닛(46')은 게이트 어레이(42)의 내부 상태가 호출자 프로그램 모듈을 식별하는 식별 데이터와 함께 저장 스택(44)에 저장되도록 제어한다.

그 후 제어 유닛(46')은 상태 보유 유닛(42B)의 플립플롭에 저장된 데이터 중에서, 호출된 프로그램 모듈로 표현되는 컴퓨팅을 실행하는 데 사용되는, 인자 전달 유닛(45)에 있는 데이터를 임시로 기억한다.

그 후 제어 유닛(46')은 로더(3')가 호출된 프로그램 모듈을 적재하도록 제어한다.

다음으로, 제어 유닛(46')은 인자 전달 유닛(45)에 임시로 기억된 데이터를 게이트 어레이(42)에 입력 데이터로서 전달한다.

호출된 프로그램 모듈에 대응하는 컴퓨팅이 완료되면, 제어 유닛(46')은 컴퓨팅 결과(출력 데이터)를 인자 전달 유닛(45)에 임시로 기억한다.

그 후 제어 유닛(46')은 로더(3')가 저장 스택(44)에 저장된 식별 데이터에 의해 식별되는 호출자 프로그램 모듈을 메모리(41')에 적재하도록 제어한다.

그 후 제어 유닛(46')은 저장 스택(44)에 저장된 내부 상태를 상태 보유 유닛(42B)에 반환하고, 인자 전달 유닛(45)에 임시로 기억된 출력 데이터(인자)를 상태 보유 유닛(42B)을 구성하는 소정의 플립플롭에 기록한다. 따라서 호출자 프로그램 모듈로 표현되는 컴퓨팅이 재개된다.

인터프리터(47)는 복수의 게이트 회로로 구성될 수 있다. 이러한 구성에 의해 인터프리터(47)는 적재된 프로그램 모듈의 해석 결과에 대응하는 레벨을 갖는신호를 고속으로 출력할 수 있게 된다. 결과적으로, 컴퓨팅 유닛(42A)의 하드웨어 구조는 컴퓨팅 실행 속도에 거의 영향을 주지 않을 만큼 빠른 속도로 전환될 수 있다.

앞서 설명한 것처럼 FPGA 장치(4')는 인터프리터(47)를 포함하므로, 소스 프로그램(51 내지 5N)은 FPGA 장치(4')에 모듈별로 적재될 수 있다. 이로 인해, 복수의 프로그램 모듈로 표현되는 대규모 컴퓨팅이 FPGA 장치(4')의 구조에 적합한 컴파일러 없이도 고속으로 실행될 수 있다.

하나의 프로그램 모듈로 표현되는 컴퓨팅을 실행하기 위해 복수의 하드웨어 구조가 필요할 수 있다. 이러한 경우, 앞서 설명한 바처럼 제어 유닛(46')은 하드웨어 구조가 전환되기 직전에 얻은 데이터(중간 결과)가 저장 스택(44)에 저장되도록 제어한다. 그 후, 인터프리터(47)는 소정 레벨을 갖는 신호를 컴퓨팅 유닛(42A)에 입력시키고, 이에 따라 컴퓨팅 유닛(42A)의 하드웨어 구조가 컴퓨팅 도중에 전환될 수 있게 된다.

예컨대 도 4에 나타낸 바처럼, 논리 회로 등으로 구성된 보조 컴퓨팅 제어 유닛(7)이 제1 실시예서 도시한 컴퓨팅 시스템(1)의 구조에 추가될 수 있다. 또 다른 컴퓨팅 시스템이 이러한 구조를 갖는 컴퓨팅 시스템(1A)에 연결될 수 있다.

예컨대 도 1 또는 도 4의 구조를 갖는 또 다른 컴퓨팅 시스템이 컴퓨팅 시스템(1A)에 연결되는 경우, 보조 컴퓨팅 제어 유닛(7)은 상기 다른 컴퓨팅 시스템의 로더(3), 게이트 어레이(42) 및 인자 전달 유닛(45)에 대해 분리가 가능하게 연결된다.

또한, 예컨대 도 5에서 나타낸 바처럼 두 컴퓨팅 시스템(1B 및 1C)이 컴퓨팅 시스템(1A)에 연결될 수 있다. 컴퓨팅 시스템(1B 및 1C)은 예컨대 도 1에 나타낸 구조와 실질적으로 동일한 구조를 갖는다. 이러한 경우, 컴퓨팅 시스템(1A)의 보조 컴퓨팅 제어 유닛(7)은 컴퓨팅 시스템(1B 및 1C)의 로더(3), 게이트 어레이(42) 및 인자 전달 유닛(45)에 각각 연결된다. 그러나 컴퓨팅 시스템(1B 및 1C)은 FPGA 데이터 기억 유닛(2)을 반드시 필요로 하지는 않을 수 있다.

다음으로, 컴퓨팅 시스템(1A)이 컴퓨팅 시스템(1B 및 1C)을 제어하여 병렬 동작(parallel operation)을 실행하도록 하는 경우에 수행되는 동작에 대하여 설명하기로 한다.

먼저 FPGA 데이터(21)가 적재되고, FPGA 데이터(21)가 FPGA 데이터(2X)를 호출하는 것으로 가정하자. 또한 컴퓨팅 시스템(1A)이 컴퓨팅 시스템(1B 및 1C)을 제어하여 FPGA 데이터(2X)를 적재하도록 하는 것으로 가정하자.

우선 컴퓨팅 시스템(1A)의 로더(3)가 FPGA 데이터(21)를 FPGA 데이터 메모리(41)에 적재한다. 따라서 컴퓨팅 유닛(42A)의 하드웨어 구조는 앞서 제1 실시예에서 설명한 바와 마찬가지로 FPGA 데이터(21)에 의해 지정된 구조로 된다.

그 후 입력 데이터가 외부로부터 컴퓨팅 시스템(1A)의 게이트 어레이(42)로 입력되는 경우, 컴퓨팅 시스템(1A)의 컴퓨팅 유닛(42A)은 FPGA 데이터(21)에 대응하는 컴퓨팅을 실행한다.

컴퓨팅 시스템(1A)의 호출 검출 유닛(43)은 FPGA 데이터(2X)의 호출을 명령하는, 상기 적재된 FPGA 데이터(21)에 있는 호출 데이터를 검출한다. 다음으로 호출 검출 유닛(43)은 호출 데이터가 검출되었음을 나타내는 검출 신호를 제어 유닛(46)으로 출력한다.

호출 검출 유닛(43)으로부터 검출 신호가 공급되는 경우, 컴퓨팅 시스템(1A)의 제어 유닛(46)은 컴퓨팅 시스템(1A)의 로더(3)를 제어하여, 호출된 데이터 모듈인 FPGA 데이터(2X)를 FPGA 데이터 메모리(41)에 적재하도록 한다.

FPGA 데이터(2X)가 적재되면, 컴퓨팅 시스템(1A)의 게이트 어레이(42)는 적재된 FPGA 데이터(2X)를 FPGA 데이터(21)에 대응하는 처리(컴퓨팅)의 일부로서 취득한다.

다음으로, 게이트 어레이(42)는 취득된 FPGA 데이터(2X)를 보조 컴퓨팅 제어 유닛(7)에 공급하고, FPGA 데이터(21)에 대응하는 컴퓨팅의 실행을 중단한다.

컴퓨팅 시스템(1A)의 제어 유닛(46)은 컴퓨팅 시스템(1A)의 상태 보유 유닛(42B)이 보유하는 데이터 중에서도, FPGA 데이터(2X)에 대응하는 컴퓨팅의 실행에 필요한 데이터(인자)를 보조 컴퓨팅 제어 유닛(7)에 공급한다.

보조 컴퓨팅 제어 유닛(7)은 컴퓨팅 시스템(1B 및 1C)의 로더(3)를 제어하여, 공급된 FPGA 데이터(2X)를 컴퓨팅 시스템(1B 및 1C)의 FPGA 데이터 메모리(41)에 적재하도록 한다. 결과적으로, 컴퓨팅 시스템(1B 및 1C)의 컴퓨팅 유닛(42A)의 하드웨어 구조는 FPGA 데이터(2X)에 의해 지정된 구조가 된다.

그 후, 컴퓨팅 시스템(1A)의 보조 컴퓨팅 제어 유닛(7)은 공급된 인자 중 컴퓨팅 시스템(1B)에 공급될 인자를 컴퓨팅 시스템(1B)의 게이트 어레이(42)에 입력 데이터로서 입력시키고, 컴퓨팅 시스템(1C)에 공급될 인자를 컴퓨팅 시스템(1C)의게이트 어레이(42)에 입력 데이터로서 입력시킨다. 결과적으로, 컴퓨팅 시스템(1B 및 1C)의 게이트 어레이는 FPGA 데이터(2X)에 대응하는 컴퓨팅을 각각 실행하게 된다.

FPGA 데이터(2X)에 대응하는 컴퓨팅이 완료되면, 컴퓨팅 시스템(1B)(또는 1C)의 제어 유닛(46)은 컴퓨팅 시스템(1B)(또는 1C)의 게이트 어레이(42)로부터의 출력 데이터를, 호출자 데이터 모듈인 FPGA 데이터(21)에 대응하는 컴퓨팅의 재개에 쓰일 인자로서, 컴퓨팅 시스템(1B)(또는 1C)의 인자 전달 유닛(45)에 임시로 기억시킨다.

컴퓨팅 시스템(1A)의 보조 컴퓨팅 제어 유닛(7)은 컴퓨팅 시스템(1B 및 1C)의 인자 전달 유닛(45)을 제어하고, 출력 데이터가 상기 인자 전달 유닛(45)에 임시로 기억되는 것을 검출한 경우, 기억된 출력 데이터를 각 인자 전달 유닛(45)으로부터 취득한다.

그 후, 컴퓨팅 시스템(1A)의 보조 컴퓨팅 제어 유닛은, 취득한 출력 데이터를 컴퓨팅 시스템(1A)의 상태 보유 유닛(42B)을 구성하는 소정의 플립플롭에 기록한다.

이 상태에 있어서, 컴퓨팅 시스템(1A)의 게이트 어레이는 FPGA 데이터(21)에 대응하는 컴퓨팅을 재개한다. 결과적으로, 최종 컴퓨팅 결과가 출력 데이터로서 출력된다.

앞서 설명한 바처럼, 컴퓨팅 시스템이 도 4에 나타낸 구조를 갖는 경우 필요하다면 또 다른 컴퓨팅 시스템이 추가될 수 있다. 이로 인해, 단일 컴퓨팅 시스템에 의해 단기간에 완료될 수 없는 복잡한 컴퓨팅 및 병렬 동작을 필요로 하는 컴퓨팅이 단기간 내에 완료될 수 있게 된다.

컴퓨팅 시스템(1A)에 연결되는 다른 컴퓨팅 시스템이 도 4에 나타낸 구조를 갖는 경우, 이와는 또 다른 컴퓨팅 시스템이 상기 다른 컴퓨팅 시스템에 연결될 수 있다. 이로 인해, 앞서 설명한 바와 마찬가지 방식으로 상기 다른 컴퓨팅 시스템은 자신에 연결된 상기 또 다른 컴퓨팅 시스템이 컴퓨팅을 실행하도록 제어할 수 있으며, 컴퓨팅 결과를 취득할 수 있다.

또한, 예컨대 도 6에 나타낸 바와 같이, 앞서 설명한 보조 컴퓨팅 제어 유닛(7)이 도 3에 나타낸 컴퓨팅 시스템에 추가될 수도 있다. 도 6에 나타낸 컴퓨팅 시스템(1D)은 자신에 연결된 다른 컴퓨팅 시스템을 제어하여, 적재된 프로그램 모듈로 표현되는 컴퓨팅을 실행하도록 할 수 있다.

이 경우에 있어서, 컴퓨팅 시스템(1D)의 인터프리터(47)가 해석한 명령어가 다른 프로그램 모듈을 호출하는 명령어인 경우, 인터프리터(47)는 적재된 피호출 프로그램 모듈을 보조 컴퓨팅 제어 유닛(7)에 공급할 수 있다. 보조 컴퓨팅 제어 유닛(7)은 공급된 프로그램 모듈을 다른 컴퓨팅 시스템에 공급할 수 있고, 상기 다른 컴퓨팅 시스템이 컴퓨팅을 실행하도록 제어할 수 있다. 다음으로, 보조 컴퓨팅 제어 유닛(7)은 상기 다른 컴퓨팅 시스템으로부터 컴퓨팅 결과를 취득할 수 있고, 게이트 어레이(42)에 상기 컴퓨팅 결과를 공급함으로써 호출자 프로그램 모듈에 의해 표현되는 컴퓨팅이 재개될 수 있도록 한다.

그러나 이 경우, 컴퓨팅 시스템(1D)에 연결된 상기 다른 컴퓨팅 시스템은 예컨대 도 3에 나타낸 구조를 가지는 것이어야 한다.

앞서 설명한 실시예에서, 로더(3)는 FPGA 데이터 기억 유닛(2)에 기억된 FPGA 데이터(21 내지 2N) 중 하나를 FPGA 데이터 메모리(41)에 직접 적재시킨다. 반대로, FPGA 데이터(21 내지 2N)는 매크로(macro)를 포함할 수 있다. FPGA 데이터 기억 유닛(2)은 매크로 데이터를 기억할 수 있으며, 로더(3)는 FPGA 데이터(21 내지 2N)를 FPGA 데이터 메모리(41)에 적재하는 경우에 FPGA 데이터(21 내지 2N) 상의 매크로 호출을 수행할 수 있다.

본 발명의 취지 및 범주를 벗어나지 않고 본 발명에 대한 다양한 실시예 및 변형이 가능하다. 앞서 설명한 실시예는 본 발명을 설명하고자 하는 것이지, 본 발명의 범주를 한정하는 것이 아니다. 본 발명의 범주는 실시예가 아닌 이하에 첨부한 청구항으로 표현된다. 본 발명의 청구 범위 및 이의 등가 범위 내에서 이루어진 다양한 변형은 본 발명의 범주 내에 있는 것으로 간주된다.

본 출원은 2001년 5월 10일자 일본 특허 출원 제2001-139951호 및 2002년 3월 6일자 일본 특허 출원 제2002-60515호를 우선권 주장의 기초로 하며, 이들의 명세서, 청구항, 도면 및 요약서를 포함한다. 이들 일본 특허 출원에 개시된 사항은 본 명세서에 그 전체가 참조로서 병합되었다.

Claims

컴퓨팅 시스템에 있어서,

실행 대상인 컴퓨팅에 대응하는 하드웨어 구조를 가지고 상기 실행 대상인 컴퓨팅을 실행하는 컴퓨팅 유닛(42)과,

상기 컴퓨팅 유닛의 내부 상태를 기억하는 상태 메모리(44)와,

상기 컴퓨팅 유닛의 내부 상태를 제어하는 제어기(46, 46')

를 포함하고,

상기 컴퓨팅 유닛(42)은 제1 컴퓨팅 도중에 제2 컴퓨팅을 실행하며,

상기 제어기(46, 46')는 상기 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅이 상기 제1 컴퓨팅으로부터 상기 제2 컴퓨팅으로 전환될 때에 상기 상태 메모리(44)에 내부 상태를 기억시키고, 상기 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅이 상기 제2 컴퓨팅으로부터 상기 제1 컴퓨팅으로 복귀할 때에 상기 상태 메모리(44)에 기억된 내부 상태를 상기 컴퓨팅 유닛(42)에 반환함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅의 실행을 재개하도록 제어하는 것인 컴퓨팅 시스템.
제1항에 있어서, 상기 상태 메모리(44)는 선입후출(First-In-Last-Out) 방식에 따라 내부 상태를 기억하는 것인 컴퓨팅 시스템.
제1항에 있어서, 상기 컴퓨팅 유닛(42)은 복수의 게이트 회로를 포함하고,상기 복수의 게이트 회로간의 연결은 실행 대상인 컴퓨팅에 따라 전환되는 것인 컴퓨팅 시스템.
소정의 컴퓨팅을 실행하는 데 적합한 하드웨어 구조를 각각 나타내는 복수의 데이터 모듈을 모듈별로 적재(load)하는 로더(loader)(3)와,

적재된 데이터 모듈로 표현되는 하드웨어 구조에 따라 변경될 수 있는 하드웨어 구조를 가지고 소정의 컴퓨팅을 실행하는 컴퓨팅 유닛(42)과,

상기 컴퓨팅 유닛(42)의 하드웨어 구조가 변경될 경우 상기 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅의 중간 결과를 보유하고, 상기 컴퓨팅 유닛(42)의 하드웨어 구조가 원래 상태로 복귀할 경우 상기 보유된 중간 결과를 상기 컴퓨팅 유닛(42)에 반환하는 결과 보유 유닛(44)

을 포함하는 컴퓨팅 시스템.
제4항에 있어서, 상기 복수의 데이터 모듈은, 제1 컴퓨팅을 실행하기 위한 제1 하드웨어 구조를 나타내는 제1 데이터 모듈 및 상기 제1 컴퓨팅 도중에 실행되는 제2 컴퓨팅을 실행하기 위한 제2 하드웨어 구조를 나타내는 제2 데이터 모듈을 포함하고,

상기 제1 데이터 모듈은 상기 제1 컴퓨팅 도중에 상기 제2 데이터 모듈을 호출하기 위한 호출 데이터를 포함하며,

상기 컴퓨팅 시스템은, 적재된 상기 제1 데이터 모듈에 포함된 호출 데이터를 검출하는 검출 유닛(43)과, 상기 컴퓨팅 유닛(42)에 의해 실행되는 상기 제1 컴퓨팅의 중간 결과를 상기 결과 보유 유닛(44)에 기억시키고, 상기 검출 유닛(43)이 상기 호출 데이터를 검출하는 경우에 상기 로더(3)가 상기 제2 데이터 모듈을 적재하도록 제어하는 제어기(46)를 더 포함하는 것인 컴퓨팅 시스템.
제5항에 있어서, 상기 컴퓨팅 유닛(42)이 상기 제2 컴퓨팅을 완료하는 경우, 상기 제어기(46)는 상기 로더(3)가 상기 제1 데이터 모듈을 적재하도록 제어하고, 상기 결과 보유 유닛(44)에 기억된 상기 중간 결과를 상기 컴퓨팅 유닛(42)에 반환함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅을 재개하도록 제어하는 것인 컴퓨팅 시스템.
제6항에 있어서, 상기 제1 컴퓨팅의 중간 결과 일부를 상기 제2 컴퓨팅을 실행하기 위한 인자(argument)로서 상기 컴퓨팅 유닛(42)에 공급하고, 상기 제2 컴퓨팅의 실행 결과를 상기 제1 컴퓨팅을 재개하기 위한 인자로서 상기 컴퓨팅 유닛(42)에 공급하는 인자 공급 유닛(45)을 더 포함하는 것인 컴퓨팅 시스템.
제7항에 있어서, 상기 결과 보유 유닛(44)은 선입후출 방식에 따라 중간 결과를 기억하는 메모리를 포함하는 것인 컴퓨팅 시스템.
제7항에 있어서, 상기 컴퓨팅 유닛(42)은 복수의 게이트 회로를 포함하고,상기 복수의 게이트 회로간의 연결은 적재된 데이터 모듈에 따라 전환되는 것인 컴퓨팅 시스템.
제5항에 있어서, 상기 컴퓨팅 시스템은, 공급된 데이터 모듈로 표현되는 하드웨어 구조에 따라 변경될 수 있는 하드웨어 구조를 가지고 소정의 컴퓨팅을 실행하는 다른 컴퓨팅 시스템에 연결될 수 있고,

상기 컴퓨팅 시스템은, 상기 컴퓨팅 시스템이 다른 컴퓨팅 시스템에 연결되는 경우, 상기 다른 컴퓨팅 시스템이 상기 제2 컴퓨팅을 실행하도록 제어하기 위해 상기 적재된 제2 데이터 모듈을 상기 다른 컴퓨팅 시스템에 공급하고, 상기 제2 컴퓨팅의 실행 결과를 상기 다른 컴퓨팅 시스템으로부터 취득하는 결과 취득 유닛(7)을 더 포함하는 것인 컴퓨팅 시스템.
제10항에 있어서, 상기 컴퓨팅 시스템이 다른 컴퓨팅 시스템에 연결되는 경우, 상기 컴퓨팅 유닛(42)은 적재된 상기 제2 데이터 모듈을 상기 결과 취득 유닛(7)에 공급하고, 상기 제1 컴퓨팅의 실행을 중단시키며,

상기 결과 취득 유닛(7)은, 취득한 상기 제2 컴퓨팅의 실행 결과를 상기 제1 컴퓨팅을 재개하기 위한 인자로서 상기 컴퓨팅 유닛(42)에 공급함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅을 재개하도록 제어하는 것인 컴퓨팅 시스템.
소정의 컴퓨팅을 각각 나타내는 복수의 프로그램 모듈을 모듈별로 적재하는로더(3')와,

적재된 프로그램 모듈에 포함된 명령을 해석하고, 해석 결과에 따라 상기 적재된 프로그램 모듈로 표현되는 컴퓨팅에 대응하는 하드웨어 구조를 실현하기 위한 적어도 하나의 신호를 출력하는 인터프리터(47)와,

상기 인터프리터(47)에 의한 상기 적어도 하나의 신호 출력에 따라 변경될 수 있는 하드웨어 구조를 가지고 소정의 컴퓨팅을 실행하는 컴퓨팅 유닛(42)과,

상기 컴퓨팅 유닛(42)의 하드웨어 구조가 변경될 경우 상기 컴퓨팅 유닛(42)에 의해 실행되는 컴퓨팅의 중간 결과를 보유하고, 상기 하드웨어 구조가 원래 구조로 복귀할 경우 상기 보유된 중간 결과를 상기 컴퓨팅 유닛(42)에 반환함으로써 상기 컴퓨팅 유닛을 상기 컴퓨팅 유닛(42)의 하드웨어 구조가 변경되기 전과 같이 회복시키는 결과 보유 유닛(44)

을 포함하는 컴퓨팅 시스템.
제12항에 있어서, 상기 복수의 프로그램 모듈은 제1 컴퓨팅을 나타내는 제1 프로그램 모듈 및 상기 제1 컴퓨팅 도중에 실행되는 제2 컴퓨팅을 나타내는 제2 프로그램 모듈을 포함하고,

상기 제1 프로그램 모듈은 상기 제1 컴퓨팅 도중에 상기 제2 프로그램 모듈을 호출하기 위한 호출 명령을 포함하며,

상기 컴퓨팅 시스템은, 상기 컴퓨팅 유닛(42)에 의해 실행되는 상기 제1 컴퓨팅의 중간 결과를 상기 결과 보유 유닛(44)에 기억시키고, 상기 인터프리터(47)가 상기 호출 명령을 해석하는 경우에 상기 로더(3')가 상기 제2 프로그램 모듈을 적재하도록 제어하는 제어기(46')를 더 포함하는 것인 컴퓨팅 시스템.
제13항에 있어서, 상기 컴퓨팅 유닛(42)이 상기 제2 컴퓨팅을 완료하는 경우, 상기 제어기(46')는 상기 로더(3')가 상기 제1 프로그램 모듈을 적재하도록 제어하고, 상기 결과 보유 유닛(44)에 기억된 상기 중간 결과를 상기 컴퓨팅 유닛(42)에 반환함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅을 재개하도록 제어하는 것인 컴퓨팅 시스템.
제14항에 있어서, 상기 제2 컴퓨팅을 실행하기 위한 인자로서 상기 제1 컴퓨팅의 중간 결과 일부를 상기 컴퓨팅 유닛(42)에 공급하고, 상기 제1 컴퓨팅을 재개하기 위한 인자로서 상기 제2 컴퓨팅의 실행 결과를 상기 컴퓨팅 유닛(42)에 공급하는 인자 공급 유닛(45)을 더 포함하는 컴퓨팅 시스템.
제15항에 있어서, 상기 결과 보유 유닛(44)은 선입후출 방식에 따라 중간 결과를 기억하는 메모리를 포함하는 것인 컴퓨팅 시스템.
제15항에 있어서, 상기 컴퓨팅 유닛(42)은 복수의 게이트 회로를 포함하고, 상기 복수의 게이트 회로간의 연결은 상기 인터프리터로부터 공급되는 적어도 하나의 신호에 따라 전환되는 것인 컴퓨팅 시스템.
제13항에 있어서, 상기 컴퓨팅 시스템은, 공급된 프로그램 모듈로 표현되는 컴퓨팅에 따라 변경될 수 있는 하드웨어 구조를 가지고 상기 공급된 프로그램 모듈로 표현되는 컴퓨팅을 실행하는 다른 컴퓨팅 시스템에 연결될 수 있으며,

상기 컴퓨팅 시스템은, 상기 컴퓨팅 시스템이 다른 컴퓨팅 시스템에 연결되는 경우, 상기 다른 컴퓨팅 시스템이 상기 제2 컴퓨팅을 실행하도록 제어하기 위해 상기 적재된 제2 프로그램 모듈을 상기 다른 컴퓨팅 시스템에 공급하고, 상기 제2 컴퓨팅의 실행 결과를 상기 다른 컴퓨팅 시스템으로부터 취득하는 결과 취득 유닛(7)을 더 포함하는 것인 컴퓨팅 시스템.
제18항에 있어서, 상기 컴퓨팅 시스템이 다른 컴퓨팅 시스템에 연결되어 있는 경우, 상기 인터프리터(47)는 적재된 상기 제2 프로그램 모듈을 상기 결과 취득 유닛(7)에 공급하고,

상기 결과 취득 유닛(7)은, 취득한 상기 제2 컴퓨팅의 실행 결과를 상기 제1 컴퓨팅을 재개하기 위한 인자로서 상기 컴퓨팅 유닛(42)에 공급함으로써 상기 컴퓨팅 유닛(42)이 상기 제1 컴퓨팅을 계속하도록 제어하는 것인 컴퓨팅 시스템.