JP2003029969A

JP2003029969A - 演算システム

Info

Publication number: JP2003029969A
Application number: JP2002060515A
Authority: JP
Inventors: Akinori Nishihara; 明法西原; Tetsuya Hasebe; 鉄也長谷部; Hiroaki Hayashi; 博昭林; Takashi Mita; 高司三田
Original assignee: Tokyo Electron Device Ltd
Current assignee: Tokyo Electron Device Ltd
Priority date: 2001-05-10
Filing date: 2002-03-06
Publication date: 2003-01-31
Anticipated expiration: 2022-03-06
Also published as: US20050027836A1; CN1529858A; KR100776608B1; WO2002093404A2; CN100361119C; EP1421511A2; JP3561506B2; TW561405B; CN101025731A; KR20060114722A; KR20040004617A; WO2002093404A3

Abstract

(57)【要約】【課題】汎用のＣＰＵを用いることなく、複数のプロ
グラムモジュールからなる大規模プログラムの実行をハ
ードウェアで直接的に実現する。【解決手段】ゲートアレイ４２は、ＦＰＧＡデータメ
モリ４１に記憶されたＦＰＧＡデータモジュールに従っ
てゲート回路４２ａ間の論理構成がなされ、ハードウェ
ア的に演算を行う。ＦＰＧＡデータメモリ４１に記憶さ
れたモジュールが他のモジュールを呼び出すものである
ことが呼び出し検出部４３によって検出されると、フリ
ップフロップ４２ｂに保持された演算の途中結果のデー
タが退避スタック４４に退避され、呼び出し先のモジュ
ールに渡す引数が引数受け渡し部４５に一時保存され
る。その後、呼び出し先のモジュールをローダ３にロー
ドさせ、呼び出し先のモジュールによる演算から呼び出
し元のモジュールに復帰する際には、退避スタック４４
に退避されたデータがフリップフロップ４２ｂに書き戻
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムの実行
をハードウェアで直接的に実現できる演算システムに関
し、特に大規模プログラムの実行に適した演算システム
に関する。

【０００２】

【従来の技術】現在の汎用コンピュータは、ＣＰＵ（Ce
ntral Processing Unit）がメモリに記憶されたプログ
ラム中の命令を順次解釈しながら、演算を進めていく。
ＣＰＵは、プログラムで実行すべき演算をソフトウェア
で実現するものであり、必ずしもその演算に対して最適
なハードウェア構成となっていないため、最終的な演算
結果を得るまでに多くのオーバーヘッドが存在する。

【０００３】これに対して、プログラムの実行をハード
ウェアで直接的に実現するための技術として、例えば、
特表平８−５０４２８５号公報（国際公開ＷＯ９４／１
０６２７号公報）や特表２０００−５１６４１８号公報
（国際公開ＷＯ９８／０８３０６号公報）に示されてい
るような、フィールドプログラマブルゲートアレイ（Ｆ
ＰＧＡ）を利用した演算システムが知られている。

【０００４】ＦＰＧＡは、プログラムとして論理データ
を与えることで論理回路間の結線論理を変更し、これに
よってハードウェア的に演算結果を得ることをできるよ
うにしたものである。ＦＰＧＡを利用して演算を行うこ
とによって、特定の演算専用に構成されたハードウェア
回路ほどは高速ではないが、従来の汎用コンピュータの
ようなＣＰＵによる演算に比べると、非常に高速で演算
結果を得ることができる。

【０００５】

【発明が解決しようとする課題】ところで、現在の汎用
コンピュータで実行されているプログラム、特に大規模
なプログラムは、複数のモジュールに分割して作成され
ている。そして、１のプログラムモジュールが他のプロ
グラムモジュールを呼び出しながら、全体としてのプロ
グラムの実行を進めていくようになっている。こうして
プログラムモジュール別に開発を進めたり、各プログラ
ムモジュールを部品として利用したりすることにより、
プログラムの開発期間を短縮することができる。

【０００６】しかしながら、上記した従来のＦＰＧＡを
用いた演算システムでは、ハードウェアとしてのモジュ
ール分割は考えられていても、ソフトウェアとしてのモ
ジュール分割は考えられていなかった。つまり、ソフト
ウェアとして１のプログラムモジュールから他のプログ
ラムモジュールを呼び出し、呼び出したプログラムモジ
ュールの実行を終了した後、元のプログラムモジュール
に復帰するというように、複数のプログラムモジュール
を適時実行していくことにより大規模プログラムの実行
を可能とする仕組みは考えられていなかった。

【０００７】このため、従来のＦＰＧＡを用いた演算シ
ステムで実行可能なプログラムは、実質的に１のみのモ
ジュールで作成されたプログラムでなくてはならないと
いう制約があった。つまり、大規模プログラムの実行が
事実上不可能で、その適用範囲は限られるという問題が
あった。

【０００８】本発明は、上記した従来技術の問題点を解
消するためになされたものであり、汎用のＣＰＵを用い
ることなく、複数のプログラムモジュールからなる大規
模プログラムの実行をハードウェアで直接的に実現した
演算システムを提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点に係る演算システムは、複数の
プログラムモジュールからなるプログラムを記憶するプ
ログラム記憶手段と、前記プログラム記憶手段に記憶さ
れたプログラムモジュールをメモリにロードするロード
手段と、複数の論理回路を含み、前記ロード手段によっ
てメモリにロードされたプログラムモジュール中の命令
に従った信号を前記複数の論理回路の１以上に入力する
ことで、該ロードされたプログラムモジュールに応じた
演算を実行する論理演算手段と、前記論理演算手段の内
部状態を退避する退避手段と、所定の条件が成立した場
合に、前記論理演算手段の内部状態を前記退避手段に退
避すると共に、他のプログラムモジュールを前記ロード
手段にロードさせ、該他のプログラムモジュールに応じ
た演算の実行を終了した後に前記退避手段に退避した内
部状態を前記論理演算手段に戻してから、元のプログラ
ムモジュールに応じた演算の実行に復帰させる制御手段
とを備えることを特徴とする。

【００１０】上記演算システムでは、メモリにロードす
るプログラムモジュールを切り替えるときに、論理演算
手段の内部状態を退避し、また、復元する仕組みを備え
ている。このため、複数のプログラムモジュールからな
る大規模なプログラムも、メモリにロードするプログラ
ムを切り替え、論理演算手段中の論理回路に入力する信
号を変えていくことで、ハードウェア的に高速に演算を
実行していくことができる。

【００１１】上記演算システムにおいて、前記複数のプ
ログラムモジュールのうちの少なくとも一部のプログラ
ムモジュールは、他のプログラムモジュールを呼び出す
機能を含むものであってもよい。この場合において、上
記演算システムは、前記論理演算手段で演算を実行して
いるプログラムモジュール中の命令における他のプログ
ラムモジュールの呼び出しを検出する呼び出し検出手段
をさらに備えるものとすることができ、前記制御手段
は、前記呼び出し検出手段が他のプログラムモジュール
の呼び出しを検出した場合に、前記論理演算手段の内部
状態を前記退避手段に退避すると共に、呼び出し先のプ
ログラムモジュールを前記ロード手段にロードさせ、呼
び出し先のプログラムモジュールに応じた演算の実行を
終了した後に前記退避手段に退避した内部状態を前記論
理演算手段に戻してから、呼び出し元のプログラムモジ
ュールに応じた演算の実行に復帰させるものとすること
ができる。

【００１２】ここで、前記制御手段によって実行が切り
替えられるプログラムモジュール間において引数を受け
渡すための引数受け渡し手段をさらに備えていてもよ
い。

【００１３】これらの仕組みをさらに備えることによっ
て、モジュールの呼び出しを含む大規模なプログラムを
ハードウェア的に高速に実行することが可能となる。

【００１４】上記演算システムにおいて、前記退避手段
は、先入れ後出し方式のスタックによって構成されたも
のとすることができる。

【００１５】このようなスタックで構成される退避手段
により、例えば、別のプログラムモジュールから呼び出
されたプログラムモジュールが、さらに他のプログラム
モジュールを呼び出すといった処理も可能となる。ま
た、あるプログラムモジュールが、そのプログラムモジ
ュール自身を呼び出す再帰型のプログラムを実行するこ
とも可能となる。

【００１６】また、本発明の第２の観点に係る演算シス
テムは、自己に供給された第１のプログラムモジュール
をメモリにロードするロード手段と、複数の論理回路を
含み、前記ロード手段によってメモリにロードされた前
記第１のプログラムモジュール中の命令に従った信号を
前記複数の論理回路の１以上に入力することで、ロード
された当該第１のプログラムモジュールに応じた演算を
実行する論理演算手段と、前記論理演算手段の内部状態
を退避する退避手段と、所定の条件が成立した場合に、
自己に着脱可能に接続された外部の他の演算システムに
第２のプログラムモジュールをロードさせ、当該他の演
算システムが当該第２のプログラムモジュールに応じた
演算の実行を終了し、演算結果を自己に供給した後に、
前記論理演算手段を前記第１のプログラムモジュールに
応じた演算の実行に復帰させる制御手段とを備えること
を特徴とする。

【００１７】上記演算システムは、第２のプログラムモ
ジュールが表す演算へと処理を切り替えるときに、外部
の他の演算システムに第２のプログラムモジュールをロ
ードさせる構成を備えている。このため、複数のプログ
ラムモジュールからなる大規模なプログラムも、単一の
演算システムでは短時間で完了できない演算や、並列処
理を要する演算も、ハードウェア的に高速に実行してい
くことができる。また、３個以上の演算システムを連鎖
的に接続することも可能であるから、演算の手順を柔軟
に構成することが可能である。

【００１８】上記演算システムは、たとえば、複数のプ
ログラムモジュールからなるプログラムを記憶し、当該
プログラムモジュールを前記ロード手段に供給するプロ
グラム記憶手段を備えることにより、ロード手段にロー
ドさせるプログラムモジュールを確保する。

【００１９】上記演算システムにおいて、前記第１のプ
ログラムモジュールは、前記第２のプログラムモジュー
ルを呼び出す機能を含むものであってもよい。この場合
において、上記演算システムは、前記論理演算手段が演
算を実行している前記第１のプログラムモジュール中の
命令における前記第２のプログラムモジュールの呼び出
しを検出する呼び出し検出手段をさらに備えるものとす
ることができ、前記制御手段は、前記呼び出し検出手段
が前記第２のプログラムモジュールの呼び出しを検出し
た場合に、第２のプログラムモジュールを外部の他の演
算システムにロードさせ、当該他の演算システムが当該
第２のプログラムモジュールに応じた演算の実行を終了
し、演算結果を自己に供給した後に、前記論理演算手段
を前記第１のプログラムモジュールに応じた演算の実行
に復帰させるものとすることができる。

【００２０】上記演算システムにおいて、前記プログラ
ム記憶手段に記憶された各プログラムモジュール中の命
令は、前記論理演算手段を構成する論理回路に入力する
信号に応じたコードによって構成れたものであってもよ
い。

【００２１】なお、各プログラムモジュール中の命令を
構成するコードは、ハードウェア記述が可能な言語で記
述されたソースプログラムをコンパイルすることによっ
て得ることができる。この場合、モジュール別にソース
プログラムを開発したり、モジュールの部品としての利
用が可能となり、プログラムの開発期間を短縮すること
が可能となる。

【００２２】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。

【００２３】図１は、この実施の形態にかかる演算シス
テムの構成を示すブロック図である。図示するように、
この演算システム１は、ＦＰＧＡデータ記憶部２と、ロ
ーダ３と、ＦＰＧＡデバイス４とから構成されている。
ＦＰＧＡデータ記憶部２には、複数のモジュールに分か
れたＦＰＧＡデータモジュール２１〜２ｎを記憶してい
る。

【００２４】ＦＰＧＡデータモジュール２１〜２ｎは、
それぞれハードウェア記述が可能なプログラム言語で記
述されている複数のモジュールに分かれたソースプログ
ラム５１〜５ｎを、ＦＰＧＡデバイス４の論理記述を行
うべくコンパイラ６がコンパイルしたモジュール毎のデ
ータである。ソースプログラム５１〜５ｎのうちの少な
くとも１のモジュールは、他のモジュールのソースプロ
グラム５１〜５ｎを呼び出す機能を含んでおり、ＦＰＧ
Ａデータモジュール２１〜２ｎには、他のモジュールの
呼び出しのためのデータも含まれている。

【００２５】ローダ３は、論理回路等より構成されてお
り、ＦＰＧＡデータ記憶部２に記憶されたＦＰＧＡデー
タモジュール２１〜２ｎをモジュール単位でＦＰＧＡデ
バイス４に適時ロードする。ローダ３によるＦＰＧＡデ
ータモジュール２１〜２ｎのロードの指示は、演算の実
行の開始時に外部から与えられる他、ＦＰＧＡデバイス
４による演算の実行によっても与えられる。

【００２６】ＦＰＧＡデバイス４は、ローダ３によって
ロードされたＦＰＧＡデータモジュール２１〜２ｎに従
って論理構成を行い、外部からの入力データに所定の演
算を施して出力データとして出力するもので、ＦＰＧＡ
データメモリ４１と、ゲートアレイ４２と、呼び出し検
出部４３と、退避スタック４４と、引数受け渡し部４５
と、制御部４６とを備えている。呼び出し検出部４３、
退避スタック４４、引数受け渡し部４５及び制御部４６
は、論理回路等より構成されている。

【００２７】ＦＰＧＡデータメモリ４１は、ＲＡＭ（Ra
ndom Access Memory）によって構成され、ローダ３がロ
ードしたＦＰＧＡデータモジュールを記憶する。ゲート
アレイ４２は、ＡＮＤ、ＯＲ、ＮＯＴなどの複数のゲー
ト回路４２ａと、演算の途中結果を内部状態として保持
している複数のフリップフロップ４２ｂとを含んでい
る。各ゲート回路４２ａの出力論理は、ＦＰＧＡデータ
メモリ４１に記憶されたＦＰＧＡデータモジュールに従
って変更される。また、各フリップフロップ４２ｂは、
所望のデータを外部から書き込むことができるようにな
っている。

【００２８】呼び出し検出部４３は、ＦＰＧＡデータメ
モリ４１に記憶されたＦＰＧＡデータモジュールに含ま
れる他のモジュールの呼び出しのためのデータを検出す
る。退避スタック４４は、呼び出し検出部４３によって
他のモジュールの呼び出しのためのデータが検出された
とき、ゲートアレイ４２中のフリップフロップ４２ｂに
保持されているデータと、呼び出し元のＦＰＧＡデータ
モジュールの識別データとを、先入れ後出し方式で退避
するためのスタックである。

【００２９】引数受け渡し部４５は、モジュールの呼び
出し、復帰の際において呼び出し元と呼び出し先のＦＰ
ＧＡデータモジュール間における引数の受け渡しを行う
ものである。より詳細に説明すると、呼び出しの際に
は、呼び出し元のＦＰＧＡデータモジュールに従った演
算の途中結果としてフリップフロップ４２ｂの所定のも
のに保持されていたデータを、呼び出し先のＦＰＧＡデ
ータモジュールに従った演算の入力（引数）として与え
る。復帰の際には、呼び出し先のＦＰＧＡデータモジュ
ールに従った演算結果（戻り値）の出力データを、ゲー
トアレイ４２中のフリップフロップ４２ｂの所定のもの
に書き込む。

【００３０】制御部４６は、呼び出し検出部４３が他の
モジュールの呼び出しのためのデータを検出した場合、
当該呼び出しのためのデータの前までのＦＰＧＡデータ
モジュールに従った演算の途中結果としてフリップフロ
ップ４２ｂのそれぞれに保持されているデータと、呼び
出し元のデータモジュールの識別データとを退避スタッ
ク４４に退避させると共に、呼び出し先のＦＰＧＡデー
タモジュールに従った演算で使用するデータを保持する
フリップフロップ４２ｂのデータを、引数受け渡し部４
５に一時保持させる。その後、呼び出し先のＦＰＧＡデ
ータモジュールをローダ３にロードさせ、引数受け渡し
部４５に一時保持したデータをゲートアレイ４２に入力
データとして与える。

【００３１】制御部４６は、また、呼び出されたＦＰＧ
Ａデータモジュールに従った演算が終了したときに、そ
の出力データを引数受け渡し部４５に一時保持させる。
その後、退避スタック４４に退避された呼び出し元のデ
ータモジュールの識別データに従ってローダ３にＦＰＧ
Ａデータモジュールをロードさせ、退避スタック４４に
退避されたデータをフリップフロップ４２ｂに復帰させ
ると共に、引数受け渡し部４５に一時保持させたデータ
をフリップフロップ４２ｂの所定のものに書き込ませ
る。

【００３２】なお、ＦＰＧＡデバイス４に外部から入力
される入力データは、キーボードなどの入力装置から入
力されるデータの他、磁気ディスク装置などの外部記憶
装置から読み出されたデータであってもよい。また、Ｆ
ＰＧＡデバイス４から外部に出力される出力データは、
ディスプレイ装置などの出力装置から出力する他、外部
記憶装置に書き込むものであってもよく、さらに、周辺
機器を制御するための制御データであってもよい。

【００３３】以下、この実施の形態にかかる演算システ
ムにおける動作について、具体的な例に基づいて説明す
る。ここでは、ＦＰＧＡデータモジュール２１が最初に
ロードされるものとし、ＦＰＧＡデータモジュール２１
は、ＦＰＧＡデータモジュール２ｎを呼び出すものとす
る。

【００３４】ＦＰＧＡデータモジュール２がＦＰＧＡデ
ータメモリ４１にロードされると、これに従ったレベル
の信号がゲート回路４２ａに入力され、ゲートアレイ４
２を構成するゲート回路４２ａが論理構成される。そし
て、ゲートアレイ４２に外部からの入力データが入力さ
れることによって、ＦＰＧＡデータモジュール２１に応
じた演算がゲートアレイ４２において実行される。

【００３５】一方、呼び出し検出部４３は、ＦＰＧＡデ
ータメモリ４１にロードされたＦＰＧＡデータモジュー
ル２１にＦＰＧＡデータモジュール２ｎを呼び出すため
のデータが含まれていることを検出し、その旨を制御部
４６に通知する。制御部４６は、その呼び出しにかかる
部分の直前までの演算の途中結果としてフリップフロッ
プ４２ｂに保持されているデータ（ゲートアレイ４２の
内部状態）を、呼び出し元のＦＰＧＡデータモジュール
２１を識別するためのデータと共に退避スタック４４の
一番上に退避させる。また、フリップフロップ４２ｂに
保持されているデータのうちで呼び出し先のＦＰＧＡデ
ータモジュール２ｎに引数として渡すものを、引数受け
渡し部４５に一時保存させる。

【００３６】その後、制御部４６は、ローダ３を制御
し、呼び出し先であるＦＰＧＡデータモジュール２ｎを
ＦＰＧＡデータメモリ４１にロードさせる。ＦＰＧＡデ
ータモジュール２ｎがロードされると、これに従ったレ
ベルの信号がゲート回路４２ａに入力され、ゲートアレ
イ４２を構成するゲート回路４２ａが論理構成される。
また、引数受け渡し部４５に引数として一時保存された
データが、入力データとしてゲートアレイ４２に入力さ
れ、ＦＰＧＡデータモジュール２ｎに応じた演算がゲー
トアレイ４２において実行される。

【００３７】この演算が終了すると、制御部４６は、ゲ
ートアレイ４２からの出力データを呼び出し元のＦＰＧ
Ａデータモジュール２１に渡す引数として引数受け渡し
部４５に一時保存させる。制御部４６は、さらに退避ス
タック４４の一番上に退避されたデータを参照すること
でローダ３を制御し、呼び出し元のＦＰＧＡデータモジ
ュール２１をＦＰＧＡデータメモリ４１に再びロードさ
せる。

【００３８】呼び出し元のＦＰＧＡデータモジュール２
１が再びロードされると、制御部４６は、退避スタック
４４の一番上に退避されていた内部状態のデータをフリ
ップフロップ４２ｂのそれぞれに書き戻し、ゲートアレ
イ４２の内部状態を復元させる。さらに、引数受け渡し
部４５に引数として一時保存されていたデータをフリッ
プフロップ４２ｂの所定のものに書き込む。この状態で
ゲートアレイ４２においてＦＰＧＡデータモジュール２
１に従った演算が再開され、最終的な演算結果が出力デ
ータとして出力されることとなる。

【００３９】なお、ＦＰＧＡデータモジュール２１から
呼び出されたＦＰＧＡデータモジュール２ｎが、さらに
他のＦＰＧＡデータモジュールを呼び出すものであって
も演算を実行することができる。ＦＰＧＡデータモジュ
ール２ｎがさらに他のモジュールを呼び出すことを呼び
出し検出部４３が検出した場合にも、制御部４６は、上
記と同じような制御を行うものとすればよい。

【００４０】以上説明したように、この実施の形態にか
かる演算システムでは、ゲートアレイ４２の内部状態
（フリップフロップ４２ｂが保持するデータ）を退避ス
タック４４に退避した後に、ローダ３は、実行中のモジ
ュールとは異なるＦＰＧＡデータモジュールをＦＰＧＡ
データメモリ４１にロードするようにしている。また、
退避スタック４４に退避した状態をゲートアレイ４２に
復元してから元のモジュールに復帰することができるよ
うになっている。このため、各ＦＰＧＡデータモジュー
ルをＦＰＧＡデータメモリ４１に適時ロードしていくこ
とによって、複数のモジュールからなる大規模なプログ
ラムを、各モジュールに対応してゲート回路４２ａ間の
論理構成を変化させてハードウェア的に実行することが
でき、従来のＣＰＵを用いた演算システムに比べて高速
で演算を実行することができる。

【００４１】また、ＦＰＧＡデータモジュール２１〜２
ｎのうちの少なくとも１のモジュールが他のモジュール
を呼び出すためのデータを含んでいるが、このような他
のモジュールの呼び出しを含むＦＰＧＡデータモジュー
ルがＦＰＧＡデータメモリ４１にロードされた場合に、
これを呼び出し検出部４３が検出している。そして、こ
の検出結果に基づいて、退避スタック４４へのゲートア
レイ４２の内部状態（フリップフロップ４２ｂが保持す
るデータ）の退避、引数受け渡し部４５を介した引数の
受け渡しを行っている。また、呼び出し先のモジュール
に従った演算が終了したときに、退避スタック４４に退
避した内部状態の復元、引数受け渡し部４５を介した呼
び出し元のモジュールへの引数の受け渡しを行ってい
る。このような仕組みを備えることによって、モジュー
ルの呼び出しを含む大規模なプログラムをハードウェア
的に実行することが可能となる。

【００４２】また、呼び出し検出部４３が他のモジュー
ルの呼び出しを検出したときに、ゲートアレイ４２の内
部状態（フリップフロップ４２ｂが保持するデータ）を
退避するのは、先入れ後出し方式の退避スタックであ
る。このため、他のモジュールから呼び出されたモジュ
ールがさらに他のモジュールを呼び出すようなプログラ
ムを実行することもできる。さらに、実行中のモジュー
ルが自身を呼び出す再帰型のプログラムを実行すること
もできる。

【００４３】さらに、ＦＰＧＡデータモジュール２１〜
２ｎは、モジュール分割されたソースプログラム５１〜
５ｎをそれぞれコンパイラ６によってコンパイルしたも
のである。以上のような特徴を有することによって、こ
の演算システムにおいて実行すべきプログラムは、モジ
ュール別にソースプログラムの開発を進めたり、ソース
プログラムの各モジュールを部品として利用したりする
ことが可能となり、その開発期間を短縮することができ
る。

【００４４】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について説明する。

【００４５】上記の実施の形態では、ローダ３は、ＦＰ
ＧＡデータ記憶部２に記憶されたいずれかのＦＰＧＡデ
ータモジュール２１〜２ｎを、そのままＦＰＧＡデータ
メモリ４１にロードするものとしていた。これに対し
て、ＦＰＧＡデータモジュール２１〜２ｎがマクロを含
み、ＦＰＧＡデータ記憶部２にマクロデータを記憶させ
ておき、ローダ３がＦＰＧＡデータメモリ４１にロード
する際に、マクロ展開をするものとしてもよい。

【００４６】上記の実施の形態では、ソースプログラム
５１〜５ｎをそれぞれコンパイルしたＦＰＧＡデータモ
ジュール２１〜２ｎを、ＦＰＧＡデバイス４のＦＰＧＡ
データメモリ４１に適時ロードしていくものとしてい
た。これに対して、ソースプログラム５１〜５ｎをその
ままロードするようにした演算システムを構成すること
もできる。図２は、このような場合の演算システムの構
成を示す。

【００４７】この演算システムでは、ローダ３’は、制
御部４６’からの指示に基づいて、プログラム記憶部５
に記憶されたモジュール別のソースプログラム５１〜５
ｎを適時メモリ４１’にロードする。インタプリタ４７
は、メモリ４１’にロードされたソースプログラム中の
命令を１命令ずつ順次解釈し、その解釈結果に従ってゲ
ートアレイ４２’を構成するゲート回路４２ａに論理構
成を行わせるべく所定の信号を出力する。解釈の結果、
他のモジュールのソースプログラムを呼び出す命令であ
った場合には、その旨を制御部４６’に通知する。

【００４８】制御部４６’は、他のモジュールの呼び出
しが通知されると、ゲートアレイ４２’の内部状態（フ
リップフロップ４２ｂに保持されているデータ）と、呼
び出し元のソースプログラムのモジュールを識別するた
めのデータと、次に実行をすべき命令を示すデータを退
避スタック４４に退避すると共に、フリップフロップ４
２ｂに保持されているデータのうち呼び出し先のモジュ
ールに引数として渡すものを、引数受け渡し部４５に一
時保存させる。そして、ローダ３’に呼び出し先のソー
スプログラム５１〜５ｎをロードさせ、引数受け渡し部
４５に一時保存されたデータを入力データとしてゲート
アレイ４２’に与える。

【００４９】また、呼び出し先のソースプログラムに従
った演算が終了すると、ゲートアレイ４２’からの出力
データを呼び出し元のモジュールに渡す引数として引数
受け渡し部４５に一時保存させる。そして、退避スタッ
ク４４に退避されたデータに従って呼び出し元のソース
プログラムを再びメモリ４１’にロードさせ、退避スタ
ック４４に退避された内部状態をフリップフロップ４２
ｂに戻し、引数受け渡し部４５に一時保存された引数を
フリップフロップ４２ｂのうちの所定のものに書き込ま
せる。そして、退避スタック４４に退避されたデータに
基づいて呼び出し元のモジュールのソースプログラムに
従った演算を再開させる。

【００５０】なお、インタプリタ４７は、複数のゲート
回路の組み合わせによるハードウェアで構成することが
でき、その出力によってゲートアレイ４２’に含まれる
ゲート回路４２ａの論理構成を、演算の実行速度にほと
んど影響を与えることなく高速に行うことができる。ま
た、ここでのゲートアレイ４２’は、ソースプログラム
中の各命令を終了したときのデータをフリップフロップ
４２ｂの所定のものに保持させることで、各命令を順次
実行していくことができる。

【００５１】以上のようにインタプリタ４７を含む構成
とすることによって、ソースプログラム５１〜５ｎをモ
ジュール別に順次ＦＰＧＡデバイス４’にロードしてい
くことが可能となる。このため、ＦＰＧＡデバイス４’
の構成に合わせたコンパイラがなくても、複数のモジュ
ールからなる大規模なプログラムに従った演算を、ハー
ドウェア的に高速に行うことが可能となる。

【００５２】また、この実施の形態の演算システムを互
いに連結可能な構成として、並列処理や分岐処理を、互
いに連結された複数の演算システムが分担して行うよう
にしてもよい。具体的には、この演算システムは、たと
えば、図３に演算システム１Ａとして示す構成を有して
いてもよい。

【００５３】図示するように、演算システム１Ａは、図
１に示す演算システム１と実質的に同一の構成を備え、
更に、補助演算制御部７を備えるものとする。補助演算
制御部７は論理回路等より構成されており、他の演算シ
ステム（たとえば、図１あるいは図３に示す構成を有す
る演算システム）のローダ３、ゲートアレイ４２及び引
数受け渡し部４５に着脱可能に接続され、後述する動作
を行う。

【００５４】なお、複数の他の演算システムが演算シス
テム１Ａに接続されてもよい。具体的には、たとえば図
４に示すように、演算システム１Ｂ及び１Ｃのそれぞれ
のローダ３、ゲートアレイ４２及び変数引き渡し部４５
が、演算システム１Ａの補助演算制御部７に接続されて
いてもよい。なお、演算システム１Ｂ及び１Ｃは、たと
えば、図１あるいは図３に示す構成と実質的に同一の構
成を有したものであればよい。ただし、ＦＰＧＡデータ
記憶部２を必ずしも備えていなくてもよい。

【００５５】図３の演算システム１Ａは、図１の演算シ
ステム１と実質的に同一の動作を行う。そして、自己の
ＦＰＧＡデータメモリ４１にロードされたＦＰＧＡデー
タモジュールに、他の演算システムに実行させるべきＦ
ＰＧＡデータモジュールを呼び出すデータが含まれてい
ると、自己に接続された他の演算システムにこのＦＰＧ
Ａデータモジュールをロードさせ、演算を行わせて、演
算結果を取得する。

【００５６】以下、演算システム１Ａが、図４の演算シ
ステム１Ｂ及び１Ｃに並列処理を行わせる動作を例とし
て、演算システム１Ａが自己に接続された他の演算シス
テムにＦＰＧＡデータモジュールをロードさせ、演算を
行わせて演算結果を取得する動作を説明する。なお、以
下では、ＦＰＧＡデータモジュール２１が最初にロード
されるものとし、ＦＰＧＡデータモジュール２１は、Ｆ
ＰＧＡデータモジュール２ｘを呼び出し、演算システム
１Ａは、演算システム１Ｂ及び１ＣにＦＰＧＡデータモ
ジュール２ｘをロードさせるものとする。

【００５７】ＦＰＧＡデータモジュール２が演算システ
ム１ＡのＦＰＧＡデータメモリ４１にロードされると、
演算システム１Ａのゲート回路４２ａが論理構成され
る。そして、演算システム１Ａのゲートアレイ４２に外
部からの入力データが入力されると、ＦＰＧＡデータモ
ジュール２１に応じた演算が演算システム１Ａのゲート
アレイ４２において実行される。

【００５８】一方、演算システム１Ａの呼び出し検出部
４３は、ＦＰＧＡデータメモリ４１にロードされたＦＰ
ＧＡデータモジュール２１に、演算システム１Ｂ及び１
ＣにロードさせるべきＦＰＧＡデータモジュール２ｘを
呼び出すためのデータが含まれていることを検出し、そ
の旨を制御部４６に通知する。

【００５９】その後、演算システム１Ａの制御部４６
は、演算システム１Ａのローダ３を制御し、呼び出し先
であるＦＰＧＡデータモジュール２ｘを演算システム１
ＡのＦＰＧＡデータメモリ４１にロードさせる。ＦＰＧ
Ａデータモジュール２ｘがロードされると、演算システ
ム１Ａのゲートアレイ４２は、このＦＰＧＡデータモジ
ュール２ｘを取得する。そして、ＦＰＧＡデータモジュ
ール２１に応じた処理の一環として、このＦＰＧＡデー
タモジュール２ｘを演算システム１Ａの補助演算制御部
７に供給し、演算を停止する。

【００６０】また、演算システム１Ａの制御部４６は、
演算システム１Ａのフリップフロップ４２ｂに保持され
ているデータのうちでＦＰＧＡデータモジュール２ｘに
引数として渡すデータ（演算システム１Ｂに供給するデ
ータ、及び、演算システム１Ｃに供給するデータ）を、
演算システム１Ａの補助演算制御部７に供給する。

【００６１】演算システム１Ａの補助演算制御部７は、
演算システム１Ｂ及び１Ｃのローダ３を制御し、ＦＰＧ
Ａデータモジュール２ｘを、演算システム１Ｂ及び１Ｃ
のＦＰＧＡデータメモリ４１にそれぞれロードさせる。
この結果、演算システム１Ｂ及び１ＣにＦＰＧＡデータ
モジュール２ｘがロードされ、演算システム１Ｂ及び１
Ｃのゲート回路４２ａが論理構成される。

【００６２】次いで、演算システム１Ａの補助演算制御
部７は、演算システム１Ａの制御部４６より引数として
供給されたデータのうち、演算システム１Ｂに供給すべ
きものを、入力データとして演算システム１Ｂのゲート
アレイ４２に入力し、演算システム１Ｃに供給すべきも
のを、入力データとして演算システム１Ｃのゲートアレ
イ４２に入力する。この結果、演算システム１Ｂ及び１
Ｃのゲートアレイは、ＦＰＧＡデータモジュール２ｘに
応じた演算を、各自に供給されたデータが表す引数が与
えられたものとして実行する。

【００６３】ＦＰＧＡデータモジュール２ｘに応じた演
算が終了すると、演算システム１Ｂ（又は１Ｃ）の制御
部４６は、演算システム１Ｂ（又は１Ｃ）のゲートアレ
イ４２からの出力データを、呼び出し元のＦＰＧＡデー
タモジュール２１に渡す引数として、演算システム１Ｂ
（又は１Ｃ）の引数受け渡し部４５に一時保存させる。

【００６４】演算システム１Ａの補助演算制御部７は、
演算システム１Ｂ及び１Ｃの引数受け渡し部４５に出力
データが一時保存されたことを検知し、これらの出力デ
ータを、演算システム１Ｂ及び１Ｃの引数受け渡し部４
５より取得する。そして、取得した各出力データを、演
算システム１Ａのフリップフロップ４２ｂの所定のもの
に書き込む。この状態で、演算システム１Ａのゲートア
レイ４２は、ＦＰＧＡデータモジュール２１に従った演
算を再開する。この結果、最終的な演算結果が出力デー
タとして出力される。

【００６５】この発明の実施の形態の演算システムが図
３に示す構成を有していれば、単一の演算システムでは
短時間で完了できない演算や、並列処理を要する演算
も、必要に応じて演算システムを追加することにより、
短時間で完了させることが可能となる。

【００６６】また、演算システム１Ａに接続される他の
演算システムが図３に示す構成を有している場合、当該
他の演算システムは、自己の補助演算制御部７に接続さ
れた演算システムにＦＰＧＡデータモジュールをロード
させ、演算を行わせて演算結果を取得することが可能で
ある。従って演算の手順を柔軟に構成することが可能で
ある。

【００６７】なお、演算システム１Ａが自己に接続され
た他の演算システムにソースプログラムをロードさせ、
演算を行わせて演算結果を取得するようにしてもよい。
ただし、この場合、演算システム１Ａに接続される他の
演算システムは、たとえば図２に示す構成を有している
ものとする。

【００６８】

【発明の効果】以上説明したように本発明によれば、複
数のプログラムモジュールからなる大規模なプログラム
であっても、各プログラムモジュールを適時メモリにロ
ードしていく仕組みを有するので、該プログラムに応じ
た演算の実行をハードウェアで実現することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる演算システムの構
成を示すブロック図である。

【図２】本発明の他の実施の形態にかかる演算システム
の構成を示すブロック図である。

【図３】本発明の他の実施の形態にかかる演算システム
の構成を示すブロック図である。

【図４】本発明の実施の形態にかかる演算システムが複
数連結されて用いられる場合の構成を示すブロック図で
ある。

【符号の説明】

１、１Ａ、１Ｂ、１Ｃ演算システム２ＦＰＧＡデータ記憶部３ローダ４ＦＰＧＡデバイス６コンパイラ７補助演算制御部２１〜２ｎ、２ｘＦＰＧＡデータモジュール４１ＦＰＧＡデータメモリ４２ゲートアレイ４２ａゲート回路４２ｂフリップフロップ４３呼び出し検出部４４退避スタック４５引数受け渡し部４６制御部５１〜５ｎソースプログラム

───────────────────────────────────────────────────── フロントページの続き (72)発明者長谷部鉄也神奈川県横浜市都筑区東方町１番地東京エレクトロンデバイス株式会社内 (72)発明者林博昭神奈川県横浜市都筑区東方町１番地東京エレクトロンデバイス株式会社内 (72)発明者三田高司神奈川県横浜市都筑区東方町１番地東京エレクトロンデバイス株式会社内Ｆターム(参考） 5B033 DE08 5B076 AA07 BA00 5J042 BA01 CA15 CA20 CA22 CA23 CA27 DA00

Claims

【特許請求の範囲】

【請求項１】複数のプログラムモジュールからなるプロ
グラムを記憶するプログラム記憶手段と、前記プログラム記憶手段に記憶されたプログラムモジュ
ールをメモリにロードするロード手段と、複数の論理回路を含み、前記ロード手段によってメモリ
にロードされたプログラムモジュール中の命令に従った
信号を前記複数の論理回路の１以上に入力することで、
該ロードされたプログラムモジュールに応じた演算を実
行する論理演算手段と、前記論理演算手段の内部状態を退避する退避手段と、所定の条件が成立した場合に、前記論理演算手段の内部
状態を前記退避手段に退避すると共に、他のプログラム
モジュールを前記ロード手段にロードさせ、該他のプロ
グラムモジュールに応じた演算の実行を終了した後に前
記退避手段に退避した内部状態を前記論理演算手段に戻
してから、元のプログラムモジュールに応じた演算の実
行に復帰させる制御手段とを備えることを特徴とする演
算システム。
【請求項２】前記複数のプログラムモジュールのうちの
少なくとも一部のプログラムモジュールは、他のプログ
ラムモジュールを呼び出す機能を含み、前記論理演算手段で演算を実行しているプログラムモジ
ュール中の命令における他のプログラムモジュールの呼
び出しを検出する呼び出し検出手段をさらに備え、前記制御手段は、前記呼び出し検出手段が他のプログラ
ムモジュールの呼び出しを検出した場合に、前記論理演
算手段の内部状態を前記退避手段に退避すると共に、呼
び出し先のプログラムモジュールを前記ロード手段にロ
ードさせ、呼び出し先のプログラムモジュールに応じた
演算の実行を終了した後に前記退避手段に退避した内部
状態を前記論理演算手段に戻してから、呼び出し元のプ
ログラムモジュールに応じた演算の実行に復帰させるこ
とを特徴とする請求項１に記載の演算システム。
【請求項３】前記制御手段によって実行が切り替えられ
るプログラムモジュール間において引数を受け渡すため
の引数受け渡し手段をさらに備えることを特徴とする請
求項２に記載の演算システム。
【請求項４】前記退避手段は、先入れ後出し方式のスタ
ックによって構成されることを特徴とする請求項１乃至
３のいずれか１項に記載の演算システム。
【請求項５】自己に供給された第１のプログラムモジュ
ールをメモリにロードするロード手段と、複数の論理回路を含み、前記ロード手段によってメモリ
にロードされた前記第１のプログラムモジュール中の命
令に従った信号を前記複数の論理回路の１以上に入力す
ることで、ロードされた当該第１のプログラムモジュー
ルに応じた演算を実行する論理演算手段と、前記論理演算手段の内部状態を退避する退避手段と、所定の条件が成立した場合に、自己に着脱可能に接続さ
れた外部の他の演算システムに第２のプログラムモジュ
ールをロードさせ、当該他の演算システムが当該第２の
プログラムモジュールに応じた演算の実行を終了し、演
算結果を自己に供給した後に、前記論理演算手段を前記
第１のプログラムモジュールに応じた演算の実行に復帰
させる制御手段とを備えることを特徴とする演算システ
ム。
【請求項６】複数のプログラムモジュールからなるプロ
グラムを記憶し、当該プログラムモジュールを前記ロー
ド手段に供給するプログラム記憶手段を備えることを特
徴とする請求項５に記載の演算システム。
【請求項７】前記第１のプログラムモジュールは、前記
第２のプログラムモジュールを呼び出す機能を含み、前記論理演算手段が演算を実行している前記第１のプロ
グラムモジュール中の命令における前記第２のプログラ
ムモジュールの呼び出しを検出する呼び出し検出手段を
さらに備え、前記制御手段は、前記呼び出し検出手段が前記第２のプ
ログラムモジュールの呼び出しを検出した場合に、第２
のプログラムモジュールを外部の他の演算システムにロ
ードさせ、当該他の演算システムが当該第２のプログラ
ムモジュールに応じた演算の実行を終了し、演算結果を
自己に供給した後に、前記論理演算手段を前記第１のプ
ログラムモジュールに応じた演算の実行に復帰させるこ
とを特徴とする請求項５又は６に記載の演算システム。
【請求項８】前記プログラム記憶手段に記憶された各プ
ログラムモジュール中の命令は、前記論理演算手段を構
成する論理回路に入力する信号に応じたコードによって
構成されていることを特徴とする請求項１乃至７のいず
れか１項に記載の演算システム。