RU2020102277A - Процессоры с высокой производительностью - Google Patents
Процессоры с высокой производительностью Download PDFInfo
- Publication number
- RU2020102277A RU2020102277A RU2020102277A RU2020102277A RU2020102277A RU 2020102277 A RU2020102277 A RU 2020102277A RU 2020102277 A RU2020102277 A RU 2020102277A RU 2020102277 A RU2020102277 A RU 2020102277A RU 2020102277 A RU2020102277 A RU 2020102277A
- Authority
- RU
- Russia
- Prior art keywords
- reconfigurable
- tiles
- matrix
- performance processor
- high performance
- Prior art date
Links
- 239000011159 matrix material Substances 0.000 claims 14
- 238000013479 data entry Methods 0.000 claims 1
- 230000001934 delay Effects 0.000 claims 1
- 238000000034 method Methods 0.000 claims 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Software Systems (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Advance Control (AREA)
- Logic Circuits (AREA)
- Devices For Executing Special Programs (AREA)
- Mathematical Physics (AREA)
- Microcomputers (AREA)
- Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)
- Executing Machine-Instructions (AREA)
Claims (16)
1. Процессор с высокой производительностью, содержащий:
алгоритмически согласованный компилятор конвейерного типа; и
матрицу реконфигурируемых плиток, где эту матрицу реконфигурируемых плиток программируют посредством алгоритмически согласованного компилятора конвейерного типа, так что каждая из реконфигурируемых плиток в этой матрице реконфигурируемых плиток представляет собой ядро RAPC, и эта матрица реконфигурируемых плиток построена так, что результат проходит от одной реконфигурируемой плитки в матрице реконфигурируемых плиток к другой из плиток в этой матрице реконфигурируемых плиток в каждом такте, после первоначального периода задержки для загрузки первоначальных входных данных, где алгоритмически согласованный компилятор конвейерного типа конфигурирует матрицу реконфигурируемых плиток таким образом, что эта матрица реконфигурируемых плиток осуществляет алгоритмические вычисления в качестве процессора компьютера с производительностью один результат в одном такте без задержек распространения.
2. Процессор с высокой производительностью по п. 1, где каждое ядро RAPC представляет собой 8-битовое ядро RAPC.
3. Процессор с высокой производительностью по п. 2, дополнительно содержащий предварительный компилятор, где этот предварительный компилятор обрабатывает программу на стандартном языке программирования высокого уровня, написанную не для процессора с высокой производительностью, а для обычного нереконфигурируемого процессора, и этот предварительный компилятор генерирует команды для алгоритмически согласованного компилятора конвейерного типа для программирования матрицы реконфигурируемых плиток.
4. Процессор с высокой производительностью по п. 1, отличающийся тем, что каждая из реконфигурируемых плиток в матрице реконфигурируемых плиток содержит по меньшей мере одну таблицу LUT.
5. Процессор с высокой производительностью по п. 4, отличающийся тем, что по меньшей мере одна таблица LUT реализует логический модуль.
6. Процессор с высокой производительностью по п. 5, отличающийся тем, что каждая из реконфигурируемых плиток в матрице реконфигурируемых плиток реконфигурируемым образом соединена с одной или несколькими соседними реконфигурируемыми плитками в матрице реконфигурируемых плиток, так что данные могут быть обработаны матрицей реконфигурируемых плиток в виде 8-битовых данных, 16-битовых данных, 32-битовых данных, 64-битовых данных или какого-либо другого кратного 8-битовых данных.
7. Процессор с высокой производительностью по п. 1, отличающийся тем, что матрицу реконфигурируемых плиток конфигурируют для выполнения задач без каких-либо дополнительных издержек от процессорного блока.
8. Процессор с высокой производительностью по п. 1, отличающийся тем, что каждая из реконфигурируемых плиток в матрице реконфигурируемых плиток соединена реконфигурируемым образом с одной или несколькими соседними реконфигурируемыми плитками в матрице реконфигурируемых плиток, так что двухточечные соединения создают без использования какого-либо канала связи или шины связи совместно с какими-либо другими логическими модулями
9. Система, содержащая процессор с высокой производительностью по п. 1, выполняющая этапы:
первоначального ввода данных в течение периода задержки; и
вычисления результата в каждом такте после этого периода задержки.
10. Система по п. 9, отличающаяся тем, что тактовая скорость для процессора с высокой производительностью, конфигурированного с 1-битовыми ядрами RAPC, в восемь раз выше тактовой скорости для процессора с высокой производительностью, конфигурированного с 8-битовыми ядрами RAPC.
11. Система по п. 10, отличающаяся тем, что точность выходных данных для процессора с высокой производительностью, конфигурированного с несколькими 1-битовыми ядрами RAPC или с несколькими 4-битовыми ядрами RAPC, является такой же, как точность выходных данных для процессора с высокой производительностью, конфигурированного с 8-битовыми ядрами RAPC.
12. Система по п. 11, дополнительно выполняющая этап реконфигурируемого размещения нескольких процессоров с высокой производительностью по п. 1 в одном корпусе кристалла интегральной схемы ASIC.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201762523528P | 2017-06-22 | 2017-06-22 | |
| US62/523,528 | 2017-06-22 | ||
| PCT/US2018/039167 WO2018237361A1 (en) | 2017-06-22 | 2018-06-22 | HIGH SPEED PROCESSORS |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2020102277A true RU2020102277A (ru) | 2021-07-22 |
Family
ID=64736139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2020102277A RU2020102277A (ru) | 2017-06-22 | 2018-06-22 | Процессоры с высокой производительностью |
Country Status (17)
| Country | Link |
|---|---|
| US (1) | US11436186B2 (ru) |
| EP (1) | EP3642706A4 (ru) |
| JP (1) | JP7183197B2 (ru) |
| KR (1) | KR20200031625A (ru) |
| CN (1) | CN110998513A (ru) |
| AU (1) | AU2018289605B2 (ru) |
| BR (1) | BR112019027531A2 (ru) |
| CA (1) | CA3067827A1 (ru) |
| CL (1) | CL2019003792A1 (ru) |
| CO (1) | CO2020000664A2 (ru) |
| DO (1) | DOP2019000311A (ru) |
| IL (1) | IL271746A (ru) |
| PE (1) | PE20200270A1 (ru) |
| PH (1) | PH12019502877A1 (ru) |
| RU (1) | RU2020102277A (ru) |
| SG (1) | SG11201912963SA (ru) |
| WO (1) | WO2018237361A1 (ru) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220121542A1 (en) * | 2020-10-20 | 2022-04-21 | Nvidia Corporation | Techniques for testing semiconductor devices |
| US11182221B1 (en) | 2020-12-18 | 2021-11-23 | SambaNova Systems, Inc. | Inter-node buffer-based streaming for reconfigurable processor-as-a-service (RPaaS) |
| US11782760B2 (en) | 2021-02-25 | 2023-10-10 | SambaNova Systems, Inc. | Time-multiplexed use of reconfigurable hardware |
| CN113360189B (zh) * | 2021-06-04 | 2022-09-30 | 上海天旦网络科技发展有限公司 | 适用于流处理的异步优化方法、系统、装置和可读介质 |
| TWI792546B (zh) * | 2021-09-09 | 2023-02-11 | 瑞昱半導體股份有限公司 | 用於管線化控制的設備以及方法 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4291372A (en) | 1979-06-27 | 1981-09-22 | Burroughs Corporation | Microprocessor system with specialized instruction format |
| JPH07101410B2 (ja) * | 1990-01-17 | 1995-11-01 | インターナショナル、ビジネス、マシーンズ、コーポレーション | データ処理ネットワークにおいて逐次化手段の試験のため命令流の実行を同期させる方法 |
| US5684980A (en) | 1992-07-29 | 1997-11-04 | Virtual Computer Corporation | FPGA virtual computer for executing a sequence of program instructions by successively reconfiguring a group of FPGA in response to those instructions |
| US6347344B1 (en) * | 1998-10-14 | 2002-02-12 | Hitachi, Ltd. | Integrated multimedia system with local processor, data transfer switch, processing modules, fixed functional unit, data streamer, interface unit and multiplexer, all integrated on multimedia processor |
| JP2002123563A (ja) * | 2000-10-13 | 2002-04-26 | Nec Corp | コンパイル方法および合成装置ならびに記録媒体 |
| GB0028079D0 (en) * | 2000-11-17 | 2001-01-03 | Imperial College | System and method |
| JP3561506B2 (ja) * | 2001-05-10 | 2004-09-02 | 東京エレクトロンデバイス株式会社 | 演算システム |
| WO2005086746A2 (en) * | 2004-03-04 | 2005-09-22 | Trustees Of Boston University | Programmable-logic acceleraton of data processing applications |
| US7301368B2 (en) * | 2005-03-15 | 2007-11-27 | Tabula, Inc. | Embedding memory within tile arrangement of a configurable IC |
| US7635987B1 (en) * | 2004-12-13 | 2009-12-22 | Massachusetts Institute Of Technology | Configuring circuitry in a parallel processing environment |
| US20060146864A1 (en) * | 2004-12-30 | 2006-07-06 | Rosenbluth Mark B | Flexible use of compute allocation in a multi-threaded compute engines |
| DE602006021001D1 (de) * | 2005-04-28 | 2011-05-12 | Univ Edinburgh | Umkonfigurierbares anweisungs-zellen-array |
| GB2466821A (en) * | 2009-01-08 | 2010-07-14 | Advanced Risc Mach Ltd | An FPGA with an embedded bus and dedicated bus interface circuits |
| GB201001621D0 (en) * | 2010-02-01 | 2010-03-17 | Univ Catholique Louvain | A tile-based processor architecture model for high efficiency embedded homogenous multicore platforms |
| US8607247B2 (en) * | 2011-11-03 | 2013-12-10 | Advanced Micro Devices, Inc. | Method and system for workitem synchronization |
| US20130157639A1 (en) * | 2011-12-16 | 2013-06-20 | SRC Computers, LLC | Mobile electronic devices utilizing reconfigurable processing techniques to enable higher speed applications with lowered power consumption |
| US8959469B2 (en) * | 2012-02-09 | 2015-02-17 | Altera Corporation | Configuring a programmable device using high-level language |
| US9535705B1 (en) * | 2013-08-13 | 2017-01-03 | Asher Hazanchuk | Flexible hardware programmable scalable parallel processor |
| EP3031137B1 (en) * | 2013-09-06 | 2022-01-05 | Huawei Technologies Co., Ltd. | Method and apparatus for asynchronous processor based on clock delay adjustment |
| US9645937B2 (en) * | 2015-08-28 | 2017-05-09 | International Business Machines Corporation | Expedited servicing of store operations in a data processing system |
-
2018
- 2018-06-22 WO PCT/US2018/039167 patent/WO2018237361A1/en unknown
- 2018-06-22 SG SG11201912963SA patent/SG11201912963SA/en unknown
- 2018-06-22 US US16/625,220 patent/US11436186B2/en active Active
- 2018-06-22 CA CA3067827A patent/CA3067827A1/en active Pending
- 2018-06-22 KR KR1020207002279A patent/KR20200031625A/ko not_active Application Discontinuation
- 2018-06-22 PE PE2019002611A patent/PE20200270A1/es unknown
- 2018-06-22 JP JP2019570963A patent/JP7183197B2/ja active Active
- 2018-06-22 CN CN201880054668.0A patent/CN110998513A/zh active Pending
- 2018-06-22 AU AU2018289605A patent/AU2018289605B2/en active Active
- 2018-06-22 EP EP18821123.9A patent/EP3642706A4/en active Pending
- 2018-06-22 RU RU2020102277A patent/RU2020102277A/ru unknown
- 2018-06-22 BR BR112019027531-2A patent/BR112019027531A2/pt not_active Application Discontinuation
-
2019
- 2019-12-19 DO DO2019000311A patent/DOP2019000311A/es unknown
- 2019-12-19 PH PH12019502877A patent/PH12019502877A1/en unknown
- 2019-12-20 CL CL2019003792A patent/CL2019003792A1/es unknown
- 2019-12-29 IL IL271746A patent/IL271746A/en unknown
-
2020
- 2020-01-22 CO CONC2020/0000664A patent/CO2020000664A2/es unknown
Also Published As
| Publication number | Publication date |
|---|---|
| EP3642706A4 (en) | 2021-04-07 |
| BR112019027531A2 (pt) | 2020-07-21 |
| WO2018237361A1 (en) | 2018-12-27 |
| CO2020000664A2 (es) | 2020-05-05 |
| IL271746A (en) | 2020-01-30 |
| DOP2019000311A (es) | 2020-06-15 |
| EP3642706A1 (en) | 2020-04-29 |
| PH12019502877A1 (en) | 2020-12-07 |
| CL2019003792A1 (es) | 2020-07-10 |
| AU2018289605B2 (en) | 2023-04-27 |
| CA3067827A1 (en) | 2018-12-27 |
| JP7183197B2 (ja) | 2022-12-05 |
| KR20200031625A (ko) | 2020-03-24 |
| PE20200270A1 (es) | 2020-02-04 |
| SG11201912963SA (en) | 2020-01-30 |
| US20200142857A1 (en) | 2020-05-07 |
| US11436186B2 (en) | 2022-09-06 |
| JP2020525907A (ja) | 2020-08-27 |
| CN110998513A (zh) | 2020-04-10 |
| AU2018289605A1 (en) | 2020-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2020102277A (ru) | Процессоры с высокой производительностью | |
| KR102545047B1 (ko) | 멀티 스레드, 자체 스케줄링 재구성 가능한 컴퓨팅 패브릭에 대한 중지 신호를 사용한 역압 제어 | |
| US10169513B2 (en) | Method and system for designing FPGA based on hardware requirements defined in source code | |
| CN107229463B (zh) | 计算设备和相应计算方法 | |
| JP2020537784A (ja) | ニューラルネットワークアクセラレーションのための機械学習ランタイムライブラリ | |
| CN1229741C (zh) | 借助并行定序器的数字电路实现 | |
| TWI533210B (zh) | 串流資料處理器 | |
| Neuendorffer et al. | Building zynq® accelerators with Vivado® high level synthesis. | |
| CN106030543B (zh) | 干扰测试 | |
| Wang et al. | A star network approach in heterogeneous multiprocessors system on chip | |
| WO2014202825A1 (en) | Microprocessor apparatus | |
| Vijayaraghavan et al. | MPU-BWM: Accelerating sequence alignment | |
| US10592444B2 (en) | Reconfigurable interconnected programmable processors | |
| CN110609804A (zh) | 半导体器件和控制半导体器件的方法 | |
| Rjabov et al. | Interactions of Zynq-7000 devices with general purpose computers through PCI-express: A case study | |
| KR102546585B1 (ko) | 복수의 기능 블록들을 포함하는 필드 프로그래머블 게이트 어레이, 및 발전소용 제어 디바이스 | |
| CN115335802A (zh) | 用于优化从一个存储器到另一个存储器的数据传输的方法和系统 | |
| EP2627007B1 (en) | Semiconductor integrated circuit device and data processing system | |
| CN102163967B (zh) | 一种对脉冲数据进行采样的方法 | |
| Wertenbroek et al. | Acceleration of the Pair-HMM forward algorithm on FPGA with cloud integration for GATK | |
| JP2022500782A (ja) | データ処理システム、方法、およびプログラム | |
| Easwaran et al. | Re-configurable coherent event forwarding mechanism for multiprocessor systems | |
| Quadri et al. | Design, Implementation and Performance Comparison of Different Branch Predictors on Pipelined-CPU | |
| Habib et al. | The effect of multi-core communication architecture on system performance | |
| Yousefzadeh et al. | An Accelerator-based Architecture Utilizing an Efficient Memory Link for Modern Computational Requirements |