KR20040001455A

KR20040001455A - 선택적 성장법을 이용한 반도체소자의 제조방법

Info

Publication number: KR20040001455A
Application number: KR1020020036671A
Authority: KR
Inventors: 사승훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2004-01-07

Abstract

본 발명은 선택적 성장법을 이용한 반도체소자의 제조방법에 관한 것으로, 본 발명에 따른 선택적 성장법을 이용한 반도체 소자의 제조방법은, 반도체기판내에 활성영영과 소자분리영역을 한정하는 트렌치 소자분리막을 형성하는 단계; 상기 반도체기판의 활성영역상에 게이트산화막과 게이트전극을 형성하는 단계; 상기 게이트전극의 일측아래의 반도체기판내에 제1도전형 접합층을 형성하는 단계; 상기 게이트전극측면에 스페이서를 형성한후 게이트전극 및 반도체기판의 표면에 선택적 실리콘층을 형성하는 단계; 상기 게이트 전극의 타측아래의 반도체기판내에 소오스 /드레인접합층을 형성하는 단계; 및 상기 게이트전극의 일측아래에 있는 선택적 실리콘층에 이온주입을 실시하여 상기 선택적 실리콘층부분을 제2도전형 접합층 으로 형성하는 단계;를 포함하여 구성되며, 포토다이오드에서 생성된 전하의 효율을 극대화하기 위해 파생적으로 존재하는 표면의 데미지영역으로 인한 효율 감소 문제점을 극복하는 공정을 적용하여 저전력 CMOS 이미지 센서 등에 적합한 것이다.

Description

선택적 성장법을 이용한 반도체소자의 제조방법{Method for forming mask pattern of semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 포토다이오드 및 소오스/드레인 접합 형성지역에 선택적 성장법을 이용하여 실리콘을 성장시킨후 소오스/드레인 이온주입 공정을 진행하는 반도체소자의 제조방법에 관한 것이다.

CMOS 이미지 센서의 응용분야 중의 하나인 동화상 기능을 장착할 휴대폰의 경우, 저전력 소모가 필수적이다.

이러한 관점에서, 종래기술에 따른 반도체소자의 제조방법을 도 1 내지 도 8을 참조하여 설명하면 다음과 같다.

도 1 내지 도 8은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.

종래기술에 따른 반도체소자의 제조방법은, 도 1에 도시된 바와같이, 먼저 반도체소자가 형성될 지역을 확보하고자 미리 반도체기판(1)내에 트렌치소자분리막 (3)을 형성한다.

그다음, 도 2에 도시된 바와같이, 상기 전체 구조의 상면에 제1감광막 패턴(5)을 형성한후 이를 마스크로 문턱전압(Vt)조절용 이온주입공정을 진행한다.

이어서, 도 3에 도시된 바와같이, 상기 제1감광막패턴(5)을 제거한후 전체 구조 의 상면에 산화막과 게이트 형성용 물질을 적층한후 이들을 선택적으로 패터닝 하여 게이트산화막(7)과 게이트전극(9)을 형성한다.

그다음, 도 4에 도시된 바와같이, 이후 빛의 조사에 의해 생성된 새로운 전하를 생성, 집적시킬 수 있는 포토다이오드(photodiode)의 N쪽 접합을 만들 기 위해 상기 게이트전극(9)의 일측 반도체기판(1)의 활성영역을 노출시키는 제2감광막 패턴(11)을 전체 구조의 상면에 선택적으로 형성한후 이를 마스크로 식각공정을 진행하여 상기 반도체기판(1)내에 N쪽 접합(13)을 형성한다.

이어서, 도 5에 도시된 바와같이, 상기 제2감광막패턴(11)을 제거한후 생성된 전하를 전달하거나 차단시키는 작용을 할 수 있는 트랜지스터를 형성하고자 게이트 전극(9) 및 게이트산화막(7)의 측벽에 버퍼산화층(15)과 스페이서(17)을 형성한다.

그다음, 도 6에 도시된 바와같이, 소오스/드레인 접합영역이 형성될 상기 반도체기판(1)의 활성영역을 제외한 나머지 부분상에 제3감광막패턴(19)을 형성한후 이를 마스크로 식각공정을 진행하여 상기 반도체기판(1)의 활성영역내에 플로팅 확산(floating diffusion)으로 사용되는 소오스/드레인 접합영역(21)을 형성한다.

이어서, 도 7에 도시된 바와같이, 상기 제3감광막패턴(19)을 제거한후 상기 쪽 접합(13)내에 P쪽접합을 형성하기 위해 상기 N쪽 접합(13)을 제외한 전체 구조의 상면에 제4감광막패턴(23)을 형성한후 이를 마스크로 식각공정을 진행하여 상기 N쪽 접합(13)내에 P쪽 접합(25)을 형성한다.

그다음, 도 8에 도시된 바와같이, 상기 제4감광막패턴(23)을 제거한후 열처리를 통한 포토다이오드의 접합 형성 및 플로팅 확산 접합을 형성하므로써 소자 제조를 완료한다.

그러나, 상기와 같은 종래기술에 의하면, 형성되는 포토다이오드의 전하의새성 및 집적능력은 형성되는 실리콘의 표면상태 및 포토다이오드 형성지역의 결함존재정도에 크게 영향을 받게 된다.

따라서, 종래기술을 이용하는 경우에, 포토다이오드(PD)가 형성될 지역은 포토다이오드 형성공정 진행전 여러 식각공정을 진행하게 되어 표면에 많은 데미지를 받게 되어 포토다이오드 형성후 전하의 생성 및 집적 효율을 크게 감소시키는 결과를 갖게 된다.

또한, 종래기술에 나타나는 또 다른 문제점은 포토다이오드를 조절하는 소자의 경우 포토다이오드의 전하 효율을 최대로 전달할 수 있도록 문턱전압이 0 V에 가까운 소자(네이티브(native) 트랜지스터)를 만들게 되는데, 이를 위해서는 월 이온주입없이 소오스/드레인 접합만을 형성시켜 사용하게 된다.

그러나, 소자의 크기가 작아짐에 따라 단채널 효과(short channel effect)의 증가에 따라 네이티브 트랜지스터내의 소오스/드레인 접합간 펀치(punch)가 발생하는 문제점을 갖고 있다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 포토다이오드에서 생성된 전하의 효율을 극대화하기 위해 파생적으로 존재하는 표면의 데미지영역으로 인한 효율 감소 문제점을 극복하는 공정을 적용 하여 저전력 CMOS 이미지 센서 등에 적합한 선택적 성장법을 이용한 반도체소자 의 제조방법을 제공함에 그 목적이 있다.

도 1 내지 도 8은 종래기술에 따른 반도체소자의 제조방법을 설명하기 위한 공정단면도.

도 9 내지 도 17은 본 발명에 따른 선택적 성장법을 이용한 반도체소자의 제조방법을 설명하기 위한 공정단면도.

[도면부호의설명]

31 : 반도체기판 33 : 트렌치소자분리막

35 : 제1감광막패턴37 : 게이트산화막

39 : 게이트전극41 : 제2감광막패턴

43 : N접합층45 : 버퍼산화층

47 : 스페이서49 : 선택적 실리콘층

51 : 제3감광막패턴53 : 소오스/드레인접합층

55 : 제4감광막패턴57 : P접합층

상기 목적을 달성하기 위한 본 발명에 따른 선택적 성장법을 이용한 반도체소자의 제조방법은, 반도체기판내에 활성영영과 소자분리영역을 한정하는 트렌치 소자분리막을 형성하는 단계; 상기 반도체기판의 활성영역상에 게이트산화막과 게이트전극을 형성하는 단계; 상기 게이트전극의 일측아래의 반도체기판내에 제1도전형 접합층을 형성하는 단계; 상기 게이트전극측면에 스페이서를 형성한후 게이트전극 및 반도체기판의 표면에 선택적 실리콘층을 형성하는 단계; 상기 게이트 전극의 타측아래의 반도체기판내에 소오스/드레인접합층을 형성하는 단계; 및 상기 게이트전극의 일측아래에 있는 선택적실리콘층에 이온주입을 실시하여 상기 선택적 실리콘층부분을 제2도전형 접합층으로 형성하는 단계;를 포함하여 구성되는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 선택적 성장법을 이용한 반도체소자의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 9 내지 도 17은 본 발명에 따른 선택적 성장법을 이용한 반도체소자의 제조방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 선택적 성장법을 이용한 반도체소자의 제조방법은, 도 9에 도시된 바와같이, 먼저 반도체소자가 형성될 지역을 확보하고자 미리 반도체기판(31)내에 트렌치소자분리막(33)을 형성한다. 이때, 상기 소자분리막 형성공정은 비즈 백(bird's beak)이 거의 없어 소자의 고집적화에 따라 소자간에 전기적으로 분리시키는 영역을 축소시킬 수 있는 기술인 STI 공정기술을 이용한다. STI 공정을 간략하게 설명하면, 상기 트렌치소자분리막(33)형성영역을 정의한후 다시 절연이 될 수 있도록 산화막을 증착하는 공정을 거치게 된다.

그다음, 도 10에 도시된 바와같이, 상기 전체 구조의 상면에 제1감광막 패턴 (35)을 형성한후 이를 마스크로 P웰 또는 문턱전압(Vt)조절용 이온주입공정을 진행 한다. 즉, 웰 형성공정을 진행하기 위하여 먼저 형성되지 않아야 할 지역을 감광막 으로 덮은후 이온주입을 수행한후 다시 감광막을 제거함으로써 소자가 구현될 영역 (미도시)을 확보한다. 즉, 특정 소자 즉 네이티브 트랜지스터 소자를 구현하기 위해서 피웰 또는 문턱전압 조절용 이온주입을 진행한다. 여기서, 이 소자는 NMOSFET 소자를 예로 들었으며, 소자옆에 형성되어 있는 포토 다이오드에서 생성된 전하를 손실없이 전달하는 역할을 하기때문에 문턱전압(Vt; 쓰레숄드 전압 )이 거의 0V에 가깝게 만들어 져야 한다.

따라서, 웰의 경우 대부분 기판농도(P형)를 이용하며 추가로 매우 작은 농도의 이온주입을 이용하여 문턱전압 및 쇼채널효과를 최소화시키게 된다.

이어서, 도 11에 도시된 바와같이, 상기 제1감광막패턴(35)을 제거한후 전체 구조의 상면에 산화막과 게이트 형성용 폴리실리콘을 적층한후 이들을 선택적으로 패터닝하여 게이트산화막(37)과 게이트전극(39)을 형성한다. 이때, 상기 게이트 전극(39)은 MOS FET의 게이트로서 이용한다. 또한, 게이트 도핑은 후속공정인 접합영역 형성시 동시에 도핑되거나 추가적인 도핑 필요시에 게이트패터닝 전에 이온주입하는 경우도 있다.

그다음, 도 12에 도시된 바와같이, 이후 빛의 조사에 의해 생성되는 새로운 전하를 집적시킬 수 있는 포토다이오드(photodiode)의 N쪽 접합을 만들기 위해, 먼저 상기 게이트전극(39)의 일측 반도체기판(31)의 활성영역을 노출시키는 제2 감광막패턴(41)을 전체 구조의 상면에 선택적으로 형성한후 이를 마스크로 이온 주입공정을 진행하여 상기 반도체기판(31)내에 N 접합(43)을 형성한다. 이때, 접합의 깊이는 붉은색 계통의 빛에 대한 효율을 증가시킬 수 있도록 약 0.5 μm ∼ 수 μm 정도 범위를 갖게 한다. 이때, N접합을 위한 이온주입시에 인 (phosphorus) 이온을 소오스로 이용하며, 100 내지 180 KeV의 범위의 에너지와, 1.0E11 내지 1.0 E13 원자/cm²범위의 도우즈량과, 0 내지 60。의 틸트각으로 진행하고, 0 내지 360 。의 트위스트 범위로 한다.

이어서, 도 13에 도시된 바와같이, 상기 제2감광막패턴(41)을 제거한후 생성된 전하를 전달하거나 차단시키는 작용을 할 수 있는 트랜지스터를 형성하고자 게이트전극(39) 및 게이트산화막(37)의 측벽에 버퍼산화층(45)과 스페이서(47)을 형성한다.

그다음, 도 14에 도시된 바와같이, 선택적으로 실리콘을 성장시키는 공정을 진행하여 실리콘기판(31)의 노출된 부분과 게이트전극(39)을 구성하는 폴리실리콘층 표면에 선택적실리콘층(즉, 에피성장층)(49)을 형성한다. 이때, 선택적 실리콘 에피성장 전처리로서 HF 계열의 케미칼을 이용하여 자연산화막을 제거한다. 즉, 포토다이오드가 형성될 지역과 포토 다이오드를 조절하는 소자지역에 실리콘이 성장되기 때문에 처음 선택적으로 성장되지 않을 때의 표면보다 결함이 적은 표면을 얻을 수 있게 된다. 따라서, 빛의 조사에 의해 생성되는 전하의 효율을 개선시킬 수있게 되어 더욱 선명한 이미지를 얻게 된다.

또한, 수소아닐링공정을 통해 에피성장이 되어질 기판을 수소로 패시베이션 시킨다. 이때, 수소아닐링공정은 800 내지 1000℃ 온도범위에서 H₂를 분당 1 내지 20 리터를 흐리며 약 10초 내지 5분동안 진행한다.

그리고, 선택적 에피성장은 650 내지 900 ℃ 온도와, 10 mtorr 내지 10 torr 의 범위에서 진행하여 약 100 내지 1000 Å 두께로 형성한다. 이때, 사용하는 가스 로는 SiH₂Cl₂와 HCl을 각각 40 내지 800 cc, 10 내지 200 cc 범위로 진행한다. 또한, 에피성장을 위한 실리콘 소오스로는 SiH₂Cl₂외에 SiH₄, Si₂H₆를 사용할 수도 있다. 그리고, 선택적 성장을 위해 첨가되는 HCl 대신에 Cl₂가스를 이용할 수도 있다.

이어서, 도 15에 도시된 바와같이, 후속공정에서 형성될 플로팅 확산지역 및 게이트전극부분을 제외한 전체 구조의 상면에 제3감광막패턴(51)을 형성한후 이를 마스크로 이온주입을 진행하여 소오스/드레인접합층(53)을 형성한다. 이때, 상기 접합층(53)은 포토다이오드에서 생성된 전하를 또다른 소자, 드라이브 트랜 지스터 (도면에는 도시하지 않음)로의 이동통로로써 포토다이오드에서 생성된 전하량의 변화정도를 그대로 전달해 주는 역할을 하는 소자, 즉 트랜스퍼 트랜지스터 (transfer transistor)의 접합층이다. 이때, 소오스/드레인 접합층을 형성하기 위한 이온주입시에 아세닉을 소오스로 이용하며, 30 내지 50 KeV의 범위의 에너지와2.0 E15 내지 5.0 E15 원자/cm²범위의 도우즈량과, 0 。의 틸트각으로 진행한다. 이어서, 상기 접합층 형성을 위한 이온공정 진행후 추가로 이온주입을 실시한다. 이때, 추가로 이온주입하는 조건중 소오스는 인 이온을 이용하며, 에너지는 20 내지 50 KeV의 범위의 에너지와 1.0 E13 내지 1.0 E14 원자/cm²범위로 하며, 0。의 틸트각으로 진행한다.

이 경우도 종래의 기술과는 달리 선택적 실리콘성장이 이루어지는 경우 접합 형성시 실리콘기판위로 접합이 형성되어 매우 얇은 접합 형성을 이룰 수가 있다. 따라서, 치명적 열화특성중의 하나인 단채널효과 특성을 감소시킬 수 있어 소자의 특성개선이 이루어지게 된다.

그다음, 도 16에 도시된 바와같이, 상기 제3감광막패턴(51)을 제거한후 접합층(43)부분 상측을 노출시키는 제4감광막패턴(55)을 전체 구조상면에 선택적 으로 형성한후 이를 마스크로 상기 노출된 접합층(43)부분에 이온주입을 실시하여 빛의 조사에 의해 생성되는 전하를 집적시키는 역할을 하는 포토다이오드의 P접합 (57)을 형성한다. 이때, 접합깊이는 푸른색 계통의 빛에 대한 효율을 증가시킬 수 있도록 약 0.5 μm 이하의 범위를 갖게 한다. 이때, P접합을 위한 이온주입시에 보론, BF₂을 소오스로 이용하며, 보론의 경우 1 내지 10 KeV, BF₂의 경우 10 내지 400 KeV의 범위의 에너지와 1.0E12 내지 5.0 E13 원자/cm²범위의 도우즈량과, 0 。의 틸트각으로 진행하고, 0 내지 360 。의 트위스트 범위로 한다.

이어서, 도 17에 도시된 바와같이, 최종적으로 상기 제4감광막패턴(55)을 제거한후 열처리를 통해 P접합층(57)과 N접합층(43) 및 플로팅 확산접합층(53) 으로 구성된 반도체소자의 제조를 완료한다.

상기에서 설명한 바와같이, 본 발명에 따른 선택적 성장법을 이용한 반도체소자의 제조방법에 의하면, 포토다이오드에서 생성된 전하의 효율을 극대화하기 위하여 파생적으로 존재하는 표면의 데미지 영역으로 인한 효율 감소 문제점을 해결하기 위해, 포토다이오드가 형성될 부분과 동시에 포토다이오드를 조절하는 소자쪽에 선택적으로 실리콘을 성장시키므로써 표면의 데미지 개선을 통한 포토다이오드에서 생성되는 전하의 효율을 증가하는 동시에 포토다이오드를 조절하는 소자의 접합 또한 얇게(shallow) 형성시킬 수 있어 저전력 CMOS 이미지 센서 개발을 이룰 수 있게 된다.

이렇게 되면, 낮은 동작전압에서도 포토다이오드의 캐패시턴스의 변화크기가 커지게 할 수 있기에 최종적인 이미지의 선명도를 최대한 높일 수 있게 된다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims

반도체기판내에 활성영역과 소자분리영역을 한정하는 트렌치소자분리막을 형성하는 단계;

상기 반도체기판의 활성영역상에 게이트산화막과 게이트전극을 형성하는 단계;

상기 게이트전극의 일측아래의 반도체기판내에 제1도전형 접합층을 형성하는 단계;

상기 게이트전극측면에 스페이서를 형성한후 게이트전극 및 반도체기판의 표면에 선택적 실리콘층을 형성하는 단계;

상기 게이트전극의 타측아래의 반도체기판내에 소오스/드레인접합층을 형성하는 단계; 및

상기 게이트전극의 일측아래에 있는 선택적실리콘층에 이온주입을 실시하여 상기 선택적실리콘층부분을 제2도전형 접합층으로 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.
제1항에 있어서, 상기 선택적 실리콘층을 형성하기 전에 HF 계열의 화학용액을 이용하여 자연산화막을 제거하는 단계를 더 포함하는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.
제1항에 있어서, 상기 선태적 실리콘층을 형성하기 전에 수소아닐링 공정을 통해 에피성장이 되어질 반도체기판을 패시베이션시키는 단계를 더 포함하는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.
제3항에 있어서, 상기 수소아닐링공정은 800 내지 1000℃ 온도범위에서 H₂를 분당 1 내지 20 리터를 흐리며 약 10초 내지 5분동안 진행하는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.
제1항에 있어서, 상기 선택적 실리콘층은 650 내지 900 ℃ 온도와, 10 mtorr 내지 10 torr 의 범위에서 진행하여 약 100 내지 1000 Å 두께로 형성하며, 사용하는 가스로는 SiH₂Cl₂와 HCl을 각각 40 내지 800 cc, 10 내지 200 cc 범위로 진행하는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.
제5항에 있어서, 상기 선택적 실리콘층은 선택적 성장을 위해 첨가되는 HCl 대신에 Cl₂가스를 이용하는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.
제1항에 있어서, 상기 제1도전형 접합층을 형성하기 위한 이온주입시에 인 (phosphorus) 이온을 소오스로 이용하며, 100 내지 180 KeV의 범위의 에너지와,1.0E11 내지 1.0 E13 원자/cm²범위의 도우즈량과, 0 내지 60。의 틸트각으로 진행하고, 0 내지 360 。의 트위스트 범위로 진행하는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.
제1항에 있어서, 상기 소오스/드레인 접합층을 형성하기 위한 이온주입시에 아세닉을 소오스로 이용하며, 30 내지 50 KeV의 범위의 에너지와 2.0 E15 내지 5.0 E15 원자/cm²범위의 도우즈량과, 0。의 틸트각으로 진행하는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.
제8항에 있어서, 추가로 이온주입을 실시하되, 이온 주입조건중 소오스는 인 이온을 이용하며, 에너지는 20 내지 50 KeV의 범위의 에너지와 1.0 E13 내지 1.0 E14 원자/cm²범위로 하며, 0。의 틸트각으로 진행하는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.
제1항에 있어서, 상기 제2도전형 접합층을 형성하기 위한 이온주입시에 보론, BF₂을 소오스로 이용하며, 보론의 경우 1 내지 10 KeV, BF₂의 경우 10 내지 400 KeV의 범위의 에너지와 1.0E12 내지 5.0 E13 원자/cm²범위의 도우즈량과, 0 。의틸트각으로 진행하고, 0 내지 360 。의 트위스트 범위로 진행하는 것을 특징으로하는 선택적 성장법을 이용한 반도체소자의 제조방법.