KR20030091046A - 디스플레이 디바이스 상에서의 디스플레이를 위해 비디오화상을 처리하기 위한 방법 - Google Patents

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세드릭 테바울트
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톰슨 라이센싱 소시에떼 아노님
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Abstract

본 발명은 화상의 픽셀에 해당하는 셀이라 불리는 형광 요소로 구성되는 복수의 라인을 포함하는 디스플레이 디바이스 상에 디스플레이하기 위한 비디오 화상을 처리하기 위한 방법에 관한 것이며, 여기서, 비디오 프레임의 시간 지속기간은, 셀이 광 방출을 위해 활성화될 수 있는 복수의 서브-필드로 분할되며, 서브-필드 기간은 복수의 라인이 라인 마다 스캐닝되는 어드레싱 기간, 지속 기간 및 소거 기간으로 분할되며, 여기서, 어드레싱 기간에서, 어드레싱 시간은 라인마다 서로다르다. 본 발명은 주로 PDP 기술에 이용된다.

Description

디스플레이 디바이스 상에서의 디스플레이를 위해 비디오 화상을 처리하기 위한 방법{METHOD FOR PROCESSING VIDEO PICTURES FOR DISPLAY ON A DISPLAY DEVICE}
본 발명은 디스플레이 디바이스 상에서 디스플레이하기 위해 비디오 화상을 처리하기 위한 방법 및 상기 방법을 수행하기 위한 장치에 관한 것이다. 더 구체적으로, 본 발명은, 플라즈마 디스플레이 패널(PDP)과 같은 매트릭스 디스플레이 또는 광 방출의 듀티 사이클 변조(펄스 폭 변조) 원리에 기초한 다른 디스플레이 디바이스상에 디스플레이되는 화상의 휘도 및/또는 화질을 개선하는 방법에 관한 것이다.
오늘날, 플라즈마 기술은 임의의 시야각 제한 없이 대형이고 매우 제한된 심도를 가진 평면 칼라 패널을 달성하는 것을 가능하게 한다. 디스플레이의 크기는 전형적인 CRT 수상관에서 허용될 수 있는 크기보다 훨씬 더 클 수 있다.
유럽 TV 의 최신 세대에 대해 언급하자면, 화질을 개선하기 위한 많은 노력이 있어 왔다. 결과적으로, 플라즈마 기술과 같은 신 기술은 이전 표준 TV 기술보다 매우 양호하거나 보다 더 양호한 화질을 제공해야 한다. 이 화질은 다음과 같은, 서로다른 파라미터로 분해될 수 있다.
- 패널의 양호한 응답 충실도: 양호한 응답 충실도를 가지는 패널은 하나의 픽셀만이 블랙 스크린의 중간에서 온(ON)될 수 있다는 것을 보장하며, 추가로, 이 패널은 양호한 동질성을 수행해야 한다. 이 동질성을 개선하기 위해서, 규칙적으로 그러나 짧은 시간 동안만 패널의 전체 셀을 여기하는 것을 목적으로 하는 소위 "프라이밍" 처리가 이용된다. 그럼에도 불구하고, 셀의 여기는 광의 방출에 의해 특징지워짐으로, 프라이밍 처리는 블랙 레벨을 변경할 것이다. 그러므로, 이 해결법은 사용을 꺼려야 한다.
- 스크린의 양호한 휘도: 이는 대부분 어드레싱 시간 및 소거 시간으로 이루어지는 패널의 부동 시간(dead time), 즉 어떠한 광도 생성되지 않는 시간에 의해 제한된다.
암실에서조차도 양호한 콘트라스트 비: 이는 블랙 레벨과 결합된 패널의 휘도(비)에 의해 제한된다. 응답 충실도를 개선하기 위해서, "프라이밍" 처리의 이용이, 동시에, 콘트라스트 비를 감소시킬 것이다.
이러한 모든 파라미터는 또한 완벽하게 서로 연결되어 있으며, 최적의 절충은 최종적으로 최상의 화질을 제공하도록 선택되어야 한다. 플라즈마 디스플레이 패널(PDP)은 "온" 또는 "오프" 만 될 수 있는 방전 셀의 매트릭스 어레이를 이용한다. 또한, 그레이 레벨이 광 방출의 아날로그 제어에 의해 표현되는 CRT 또는 LCD 와 달리, PDP 는 프레임 당 광 펄스의 수를 변조하여 그레이 레벨을 제어한다. 이 목적을 위해서, 각 프레임은 "서브-필드" 라 불리는 서브-기간으로 분해될 것이다.
이러한 광 펄스를 생성하기 위해서, 전기 방전이 플라즈마라 불리는 기체에서 나타날 것이며 생성된 UV 방사는 칼라링된 형광체를 조사할 것이다.
ADS(Address Display Separated) 로서 알려진 방법과 같은 표준 어드레싱 방법에서, 서브-필드 기간의 모든 기본 사이클은 순서대로 이루어진다. 발광되어야 하는 픽셀을 선택하기 위해서, 어드레싱(즉 스캐닝)이라 불리는 제 1 선택 동작은 발광될 셀에 전하를 생성할 것이다. 각 플라즈마 셀은 오랜 시간 전하를 보유하는 커패시터로서 간주될 수 있다. 이후, 발광 기간 동안 적용된 "지속"이라 불리는 일반적인 동작이 셀에 전하를 추가할 것이다. 제 1 선택 동작동안 어드레싱된 셀에서, 두 전하가 구성되어 셀의 두 전극 사이에 방전개시 전압(firing voltage)을 유도한다. 셀은 각 특정 서브-필드의 전체 지속 동작 동안 발광할 것이다.
마지막에, 소거 동작은 새로운 사이클을 위해서 셀을 준비하기 위해서 모든 저장된 전하를 제거할 것이다.
전술한 바와 같이, PDP 는 프레임 당 광 펄스의 수를 변조함으로써 그레이 레벨을 제어한다.
이 시변조는 인간 눈 시간 응답에 해당하는 기간을 통해서 눈에 의해서 통합될 것이다. 비디오 처리 분야에서, 휘도 레벨의 8-비트 표현은 매우 일반적이며 본 개시물을 간략하게 하기 위해서 이용되는 예로서 취해될 것이다.
상기 경우에, 각 레벨은 다음 8 개 비트의 조합에 의해 표현될 것이다:
1 - 2 - 4 - 8 - 16 - 32 - 64 - 128
PDP 기술로 이러한 코딩 구조를 실현하기 위해서, 프레임 기간은 (서브-필드라 불리는) 8 개의 발광 기간으로 분할될 것이며, 각각의 발광 기간은 8 개의 비트 중 하나에 해당한다. 비트 "2" 에 대한 광 펄스의 수는 비트 "1" 에 대한 광 펄스의 수에 두 배이며, 이후 동일한 방식으로 전개된다. 이 8 개의 서브-기간으로, 256 그레이 레벨을 구성하는 것은 서브-필드 조합을 통해서 가능하다. 이 그레이 변조를 생성하기 위해서 이용되는 표준적인 원리는 모든 동작이 전체 패널에서 서로다른 시간에서 수행되는 ADS(Address Display Separated) 원리에 기초한다. 예시를 위해서, 도 1은 프레임의 시작시 하나의 프라이밍만을 가진 8-비트 인코딩 구조에 기초한 ADS 원리의 예를 나타낸다.
각 서브 필드(SF1, SF2, SF3, ... SF8)는 도 2에 상세하게 도시된 바와 같이 소거 기간, 어드레싱 기간 및 지속 기간을 포함한다. 이 도면은 어드레싱 기간을 제외한 모든 동작이 균일한 방식으로 전체 패널 상에 수행된다는 사실을 예시한다. 이미 언급된 바와 같이, 어드레싱 동작은 라인마다 수행되는 선택 동작이다. 어드레싱 기간의 전체 지속 기간은 일반적으로 어드레싱 시간이라 불리며 도면 상에서 Tad로 표현된다. 표준 패널에 관해서, 이 시간은 어드레싱 시간(T1)이 모든 라인에 대해서 동일하므로 라인의 수(N) 만큼 곱해진 각 라인에 대해 이용된 시간(T1)과 동일하다. 이 원리는 도 3에서 보여질 수 있다.
도 3은, 주어진 서브-필드에 대해서, 각 라인에 대한 어드레싱 동작의 활성화가 동일한 지속기간(T1)을 가진다는 것을 도시한다. 이후, 서브-필드 당 완전한어드레싱 시간은 Tad= N X T1으로서 계산되며, N 은 어드레싱된 라인의 전체 양을 표현한다.
실제로, 플라즈마 분야에서 발견될 수 있는 이러한 변동만이 서브-필드 자체에 따른 변동이다. 즉, 모든 라인에 대한 어드레싱 시간은 하나의 서브-필드 기록 단계 내에서 동일하지만 서브-필드마다 서로다르다.
아래의 표 A 는 하나의 실제 제품 상에서 발견되는 하나의 플렉서블 어드레싱의 예를 제시한다.
표 A
서브-필드 서브-필드 가중치 어드레싱 시간
1 1 2.2 ㎲
2 2 2.1 ㎲
3 3 2.0 ㎲
4 5 1.9 ㎲
5 8 1.9 ㎲
6 13 1.8 ㎲
7 19 1.8 ㎲
8 25 1.8 ㎲
9 32 1.7 ㎲
10 40 1.7 ㎲
11 49 1.7 ㎲
12 58 1.7 ㎲
표 A 에 설명된 예에서, 어드레싱 시간은 서브-필드 가중치가 증가할 때 더 짧아진다. 이 현상은 서브-필드가 더 많은 지속 기간을 포함하면 어드레싱 효율은 더 양호해 진다는 사실에 기인한다. 그러므로, 이 어드레싱 시간은 또한 전력 관리에 따라 변경될 수 있다. 입력 화상의 APL(Average Power Level)이 감소할 때, 지속의 전체 수는 증가하며 서브-필드 당 어드레싱 시간은 표 B에 도시된 바와 같이 감소될 수 있다.
표 B
서브-필드 서브-필드가중치 어드레싱 시간(APL=0%) 어드레싱 시간(APL=20%) 어드레싱 시간(APL=60%) 어드레싱 시간(APL=100%)
1 1 2.2 ㎲ 2.2 ㎲ 2.3 ㎲ 2.4 ㎲
2 2 2.1 ㎲ 2.2 ㎲ 2.3 ㎲ 2.4 ㎲
3 3 2.0 ㎲ 2.1 ㎲ 2.2 ㎲ 2.3 ㎲
4 5 1.9 ㎲ 2.1 ㎲ 2.2 ㎲ 2.3 ㎲
5 8 1.9 ㎲ 2.0 ㎲ 2.2 ㎲ 2.3 ㎲
6 13 1.8 ㎲ 2.0 ㎲ 2.2 ㎲ 2.3 ㎲
7 19 1.8 ㎲ 1.9 ㎲ 2.1 ㎲ 2.2 ㎲
8 25 1.8 ㎲ 1.9 ㎲ 2.1 ㎲ 2.2 ㎲
9 32 1.7 ㎲ 1.9 ㎲ 2.0 ㎲ 2.1 ㎲
10 40 1.7 ㎲ 1.9 ㎲ 2.0 ㎲ 2.1 ㎲
11 49 1.7 ㎲ 1.9 ㎲ 2.0 ㎲ 2.1 ㎲
12 58 1.7 ㎲ 1.9 ㎲ 2.0 ㎲ 2.1 ㎲
그러므로, 어드레싱 시간은 두 변수의 함수 T1= f(SF, APL)로서 설명될 수 있으며, 여기서 SF 는 서브-필드 수를 나타내며 APL 은 평균 전력 레벨(%)을 나타낸다.
그러나, 임의의 경우에, 표준 패널의 어드레싱 시간은, 패널이 균일하지 않다는 사실뿐만 아니라 프라이밍, 지속 등과 같은 다양한 동작의 영향에도 불구하고, 라인마다 동일하다.
본 발명의 목적은:
- 더 많은 지속 또는 더 많은 서브-필드가 이용될 수 있도록, 더 빠른 어드레싱을 이용하여 부동 시간을 줄임으로써 패널 휘도 및/또는 화질을 개선하며,
- 고 해상도에 대해서조차도 단일 스캔 플라즈마를 향해 가도록 하는 어드레싱 시간의 더 양호한 최적화에 의해 비용을 절감하며(어드레싱 구동기의 반이 필요하다),
- 오늘날의 동적 어드레싱 방법에 대안을 제공하는,
새로운 어드레싱 방법을 제안하는 것이다.
본 발명은, 화상의 픽셀에 해당하는 셀이라 불리는 발광 요소에 의해 구성되는 복수의 라인을 포함하는 디스플레이 디바이스 상에서의 디스플레이를 위한 비디오 화상을 처리하기 위한 방법으로서, 여기서 비디오 프레임의 시간 지속기간은 복수의 서브-필드 기간으로 분할되며, 상기 서브-필드 기간동안 셀은 광 방출을 위해 활성화될 수 있으며, 서브-필드 기간은 복수의 라인이 라인마다 스캔되는 어드레싱 기간, 지속 기간 및 소거 기간으로 분할되는, 비디오 화상 처리 방법에 관한 것이며, 이 방법은 어드레싱 기간에서, 어드레싱 시간은 라인마다 서로다른 것을 특징으로 한다.
바람직한 실시예에 따라서, 서브-필드 당 어드레싱 기간은 공식에 의해 주어지며, N 은 디스플레이 디바이스의 총 라인 수를 나타내며,는 라인 당 어드레싱 시간을 나타내며에 의해 한정되고,는 라인 당 평균 어드레싱 시간을 나타내며, f(n) 은 인자라 불리는 라인 수에 좌우되는 함수를 나타낸다.
이 경우에서, 속도 인자 f(n)는 다음의 특징 중 하나 이상을 가진 함수이다.
- 패널 동질성을 제공하는 속도인자{fh(n)}
- 프라이밍 처리 효율을 제공하는 속도인자{fp(n)}
- 지속 기간 효율을 제공하는 속도인자{fs(n)}.
프라이밍 처리가 각 서브-필드에 대해 이용될 때, 속도 인자 f(n) 는와 동일하다.
각 서브-필드가 프라이밍 처리 보다 우선하지 않을 때, 속도 인자 f(n)는와 동일하다.
다른 실시예에 따라서, 속도 인자 f(n)는 방전 지연 시간{DLT(discharge lag time)}를 실험적으로 측정하며 각 라인에 대해서 전체 속도 인자를 한정하기 위해 더 불량한 값의 DLT를 취함으로서 결정된다.
사실, 속도 인자 f(n)는 특정 패널 기술에 대해서 한번 결정되며 패널 제어 디바이스의 메모리에 저장된다.
본 발명은 또한 상기 방법을 수행하기 위해서 각 라인에 연관된 속도 인자를 저장하기 위한 메모리를 포함하는 피크 화이트 개선{PWE(Peak White Enhancement)} 제어 회로를 포함하는 장치에 관한 것이다. 메모리는 PROM 또는 룩업 테이블(LUT)이다.
본 발명의 예시적인 실시예는 도면에 예시되어 있으며 다음의 설명에서 더 상세하게 설명된다.
도 1은 ADS 원리에 따른 서브-필드 구성을 도시하는 도면.
도 2는 하나의 서브-필드에 대한 동작을 상세하게 도시하는 도면.
도 3은 표준 어드레싱 파형을 도시하는 도면.
도 4는 본 발명에 따른 어드레싱 파형을 도시하는 도면.
도 5는 밀봉 이전 패널 구조의 개략도.
도 6은 밀봉 이후 패널 구조의 개략도.
도 7은 예시적인 패널 동질성에 대한 속도 인자의 그래프.
도 8은 예시적인 프라이밍 효율에 대한 속도 인자의 그래프.
도 9는 예시적인 기록 효율에 대한 속도 인자의 그래프.
도 10 및 도 11은 프라이밍이 있는 전체 속도 인자와 프라이밍이 없는 전체 속도 인자의 각각의 예를 도시한 그래프.
도 12 및 도 13은 프라이밍이 있는 어드레싱 속도 및 프라이밍 없는 어드레싱 속도를 각각 제공하는 그래프.
도 14는 본 발명에 따른 장치의 블록도.
< 도면 주요 부분에 대한 부호의 설명 >
10 : 비디오 디감마 회로11 : 평균 전력 측정 회로
12 : PWE 제어 회로13 : 서브필드 코딩 회로
14 : 2-프레임 메모리15 : 직병렬 변환 회로
예시적인 실시예
본 발명은 도 4를 참조하여 설명될 것이다.
도 4에 도시된 바와 같이, 서로다른 라인(라인1, 라인2, 라인3, ... 라인N-1, 라인N)의 어드레싱 펄스의 길이(Tl,1; Tl,2; Tl,3; ... Tl,N-1; Tl,N)에 의해 도시된 바와 같이 어드레싱 기간의 길이는 라인마다 서로다를 것이다.
그러한 경우에, 서브-필드 당 전체 어드레싱 시간은이 되며, N 은 라인의 총수를 나타낸다. 설명을 간략하게 하기 위해서, 라인당 어드레싱 시간은 다음과 같이 한정될 수 있다:, 여기서는 라인당 평균 어드레싱 시간을 나타내며 f(n)은 속도 인자라 불리는 라인 수의 함수를 나타낸다. 이러한 가정하에, 값 Tl(SF) 은 (예컨대, 표 B에 도시된) 오늘날 알려진 표준 어드레싱 시간에 유사할 것이며 동일한 규칙을 따를 것이다.
라인 당 어드레싱 시간의 전개에 관하여, 세 범주의 종속성이 존재한다:
패널 동질성 종속성: 이 파라미터는 패널이 전체 스크린을 통해서 동일한 동작을 가지지 않는다는 사실에 관한 것이다.
프라이밍 효율의 종속성: (패널 기술에 따라서) 프라이밍 동작은 신속한 기록을 가능하게 하지만 이 효율은 시간에 따라 감소할 수 있다.
지속 효율의 종속성: 기록 동작은 지속 동작에 의해 바로 후속된다. 기록 동작의 효율은 패널의 커패시티 효과와 연결되어 있으므로, 이는 지연을 가진 후 지속동작으로 변경될 수 있다.
다음 단락에서, 이 파라미터의 영향이 각각 설명될 것이다.
패널 동질성 종속성:
도 5에 도시된 바와 같이, 플라즈마 패널 구조는 격벽(2)이 위치하는 배면 플레이트(1)를 포함한다. 격벽은 셀의 벽을 한정한다. 데이터 전극은 격벽사이에 위치하며 세 개의 칼라(RGB)를 제공하는 서로다른 종류의 형광체(3)로 커버된다. 도 5에 도시된 바와 같이, 밀봉재(seal)(4)는 플레이트의 경계에 위치한다. 밀봉재의 높이는 격벽의 높이보다 더 높다. 패널은 또한 라인 전극을 수용하는 전면 플레이트(5)를 포함한다.
이 경우에, 기록 동작은 배면 플레이트(1) 상에 (수직으로) 위치한 데이터 전극과 전면 플레이트(5) 상에 (수평으로) 위치한 라인 즉 스캔 전극 사이의 방전을 통해서 수행된다. 그러므로, 방전의 효율은 격벽의 높이에 의해 결정되는 두 개의 플레이트(1,5) 사이의 거리에 좌우될 것이다. 이 거리는 스크린을 통해서 일정해야 하지만, 기술적인 문제로 인해서, 일정하지는 않다. 사실, 두 플레이트 사이의 거리는, 밀봉재가 격벽 자체 보다 더 높으므로 플레이트의 경계에서 더 크다. 이는 도 6에 예시되어 있다. 이 도면은 데이터 전극 및 스캔 전극 사이의 거리가 패널의 경계에서 (밀봉재 높이가) 가장 크며 패널의 중간에서 최소 높이(격벽 높이)를 향해 감소한다. 더욱이, 어드레싱 시간은 이 거리에 따라 증가할 것이므로, 패널 동질성에 대한 속도 인자 fh(n) 는 라인을 따라 위치의 속도 인자 함수를 제공하는 도 7에 제시되는 그래프 상에서 설명되는 바와 같은 동작을 가질 것이다. 곡선은 상부로부터 하부로 차례로 어드레싱된 480 라인을 가지는 단일 스캔 WVGA 패널에 대해 도시되어 있다. 그러나, 더 많거나 더 적은 라인, 반대방향의 어드레싱 순서, 듀얼 스캔 등등을 가진 다양한 다른 구성이 이용될 수 있다.
프라이밍 효율:
알려진 바와 같이, 기록 동작의 앞에는, 기록 처리를 개선하는 프라이밍이라 불리는 일종의 셀의 예비-이온화(pre-ionization)가 올 수 있다. 프라이밍 스테이지 동안, 몇몇 전하는 이너셔(inertia)를 줄이기 위해서 셀 내에 설정된다. 분명하게, 이 프라이밍 효율은 시간에 따라 감소할 뿐만 아니라, 전하도 또한 시간에 따라 감소할 것이다. 즉, 프라이밍 동작 직후 기록된 제 1 라인은 마지막(최종 라인)에서 기록된 라인보다 훨씬 더 빠르게 어드레싱될 수 있다. 이 동작으로 인해, 해당 속도 인자 fp(n)는 도 8의 그래프 상에 설명된 바와 같은 동작을 가질 것이다.
어드레싱 효율 및 지속 동작:
기록 동작은 이후 지속될 셀 내의 전하 생성에 기초한다. 프라이밍 전하의 경우에서처럼, 기록 전하는 또한 지속 동작이 일어나기 전에 시간에 따라 감속할 것이다. 즉, 지속 기간 바로 이전에 위치한 라인(최종 라인)은 다른 라인(제 1 라인)보다 더 빠르게 어드레싱될 수 있다. 이러한 동작으로 인해, 해당 속도 인자 fs(n)는 도 9의 그래프 상에 설명된 바와 같은 동작을 가질 것이다.
본 발명에 따라서, 전체 속도 인자는 하나 이상의 전술한 속도 인자의 조합이 될 것이다. 특히, 전체 속도 인자는 각 서브-필드 앞에는 예컨대 본 출원인의 이름으로 출원된 국제 특허(WO 00/46782)에서 설명된 바와 같은 프라이밍 동작이있거나 있지 않다는 사실에 따라 좌우될 것이다.
그러므로, 서브-필드 앞에 프라이밍 동작이 있을 때, 전체 속도 인자는 도 10에 도시된 바와 같은 형태 fPSF(n) = fh(n) x fp(n) x fs(n) 하에 모든 세 개의 전술된 인자의 조합이 될 것이다.
서브-필드앞에 프라이밍 동작이 있지 않을 때, 전체 속도 인자는 다음의 두 인자만의 조합이 될 것이다: 다음 도 11에 도시된 바와 같은 형태하에 패널 동질성에 관련된 속도 인자 및 기록 효율에 관련된 속도 인자.
분명하게, 패널 기술에 따라서, 하나 이상의 전술된 속도 인자 함수는 서로다른 동작을 가질 수 있으며 이는 전체 곡선의 형태상에 직접적인 영향을 줄 것이다. 더욱이, 여기에 표현된 모든 곡선은 특정 기술에 관련되는 예일 뿐이다. 임의의 경우에, 패널 속도는 각 기술 및 각 새로운 처리에 대해서 구체적으로 특징지워져야 한다.
상기 속도 인자는 계산에 의해 결정되었다. 그러나, 전체 속도 인자의 추정은 이론적이라기 보다는 다소 실험적으로 이루어질 수 있다. 이러한 목적을 위해서, 방전 지연 시간(DLT) 또는 기록 방전 지터는 프라이밍된 서브-필드 및 프라이밍되지 않은 서브-필드의 경우에 대해서 스크린 사이에서 측정될 것이다. 이러한 측정은 기록 방전 동안 발생하는 IR 방출에 적응된 광 센서를 이용하여 이루어진다. 이후 기록 동작의 시작과 방전 사이의 지연의 측정은 소위 DLT를 한정한다. 더불량한 경우의 DLT 는 전체 속도 인자를 한정하기 위해서 각 라인에 대해서 측정되어야 한다.
과거에, 특정 패널에 대해서 선택된 어드레싱 속도는 기록 및 지속에 대한 일정한 전압 여유로 전체 스크린 상에 완벽한 응답 충실도 및 동질성을 가지기 위해서 이루어진다. 이러한 종류의 측정은 표 A 및 B 에 도시된 바와 같은 어드레싱 표를 한정시킨다. 그러나, 특정 모드에 대해 선택된 어드레싱 속도가 (예컨대, 표 B에서 APL=20% 및 제 3 서브-필드에 대해서) 2.1 ㎲ 일 때, 이는 이 속도가 가장 결정적인 상황에 해당한다는 것을 의미한다. 다시 말해, 이것은 불량한 라인(worse line)에 해당한다.
그러나, 본 발명의 개념에 따라서, 각 라인에 대한 다양한 어드레싱 속도가 획득된다. 이후, 각 라인의 속도가 더 불량한 라인이 2.1 ㎲에 있도록 적응될 수 있다. 이는 아래에 프라이밍을 가진 하나의 서브-필드 및 프라이밍을 가지지 않는 하나의 서브-필드의 경우에 대해 예시되어 있다.
프라이밍을 가진 서브-필드에 관한 도 12에 제시된 결과에서, 최악의 경우가 마지막 어드레싱된 라인에 위치하지만 평균 어드레싱 속도는 이제 2.1 ㎲ 대신 1.18 ㎲ 이다. 즉, 480 라인에 대해서, 완전한 어드레싱 기간은 1008 ㎲ 대신에 566 ㎲ 이 될 것이다.
프라이밍이 없는 서브-필드에 관한 도 12에 제시된 경우에, 최악의 경우는 제 1 어드레싱된 라인에 위치하지만, 평균 어드레싱 속도는 이제 2.1 ㎲ 대신에 1.42 ㎲ 이다. 즉, 480 라인에 대해서, 완전한 어드레싱 기간은 1008 ㎲ 대신에682 ㎲ 가 될 것이다.
전술된 바와 같이, 여기에 제시된 모든 값은 설명을 간략하게 하기 위해서 요구되는 예일 뿐이다. 결과는 패널 기술에 직접적으로 관련되므로 주의 깊게 취해져야 한다.
도 14는 본 발명의 방법을 수행하기 위한 장치의 가능한 구현을 나타낸다. 이 유형의 장치는 PCT 국제 출원 특허(WO 00/46782)에 이미 설명되어 있다. 이는 비디오 디감마 회로(video degamma circuit)(10)를 포함한다. 회로(10)로부터의 RGB 데이터는 평균 전력 측정 회로(11)에서 분석되며, 이 회로(11)는 계산된 평균 전력 값(APL)을 PWE(피크 화이트 개선) 제어 회로(12)에 제공한다. 하나의 계산이 다음과 같이 수행될 수 있다:, 여기서 M 은 픽셀의 전체 양을 나타낸다. PWE 제어 회로(12)는 LUT 에 위치한 내부 전력 레벨 모드 표를 참고하여 다른 처리 회로에 대해 선택된 모드 제어 신호를 직접적으로 생성한다. 이는 사용될 지속 표와 사용될 서브필드 인코딩 표를 선택한다(CODING). 이는 또한 프레임 메모리(14)에서의 RGB 픽셀 데이터 기록(WR), 제 2 프레임 메모리(14)로부터의 RGB 서브필드 데이터 판독(RD), 및 직병렬 변환 회로(serial to parallel conversion circuit)(15)(SP)를 제어한다. 마지막으로, 이는 PDP 구동회로를 구동하기 위해 필요한 SCAN 및 SUSTAIN 펄스를 생성한다. 또한 그러한 경우에, 어드레싱 신호의 길이(어드레싱 속도)는 LUT(16)로부터 취해질 것이며 이는 패널의 각 라인에 대해서 취해질 것이다.
두 개의 프레임 메모리가 요구된다. 데이터는 픽셀-단위로(pixel-wise) 기록되지만, 서브-필드-딘위로(sub-field-wise) 판독된다. 완전한 제 1 서브-필드를 판독하기 위해서, 전체 프레임은 메모리에 이미 존재해야 한다. 실제 구현에 있어서, 두 개의 전체 프레임 메모리가 존재하며 하나의 프레임 메모리가 기록되는 동안 다른 프레임 메모리는 판독되고, 이러한 방식으로 오류 데이터를 판독하는 것을 피하게 된다. 가격 최적화 아키텍처에서, 두 개의 프레임 메모리는 동일한 SDRAM 메모리 IC 상에 아마도 위치하며 두 개의 프레임으로의 액세스는 시분할 멀티플렉싱된다(time multiplexed).
본 발명의 개념으로부터의 모든 파라미터의 전체 계산은 주어진 패널 기술에 대해서 한 번 이루어질 것이며 이후 플라즈마 전용 IC의 PROM 또는 LUT 에 저장될 것이다.
상술한 바와 같이, 본 발명은 디스플레이 디바이스 상에서 디스플레이하기 위해 비디오 화상을 처리하기 위한 방법 및 상기 방법을 수행하기 위한 장치에 관한 것이다. 더 구체적으로, 본 발명은, 플라즈마 디스플레이 패널(PDP)과 같은 매트릭스 디스플레이 또는 광 방출의 듀티 사이클 변조(펄스 폭 변조) 원리에 기초한 다른 디스플레이 디바이스 상에 디스플레이되는 화상의 휘도 및/또는 화질을 개선하는 방법에 효과적이다.

Claims (9)

  1. 화상의 픽셀에 해당하는 셀이라 불리는 형광 요소로 구성되는 복수의 라인을 포함하는 디스플레이 디바이스 상에 디스플레이하기 위한 비디오 화상 처리 방법으로서, 비디오 프레임의 시간 지속기간은 복수의 서브-필드 기간으로 분할되며, 상기 서브-필드 기간동안 상기 셀은 광 방출을 위해 활성화될 수 있으며, 서브-필드 기간은 상기 복수의 라인이 라인단위로 스캐닝되는 어드레싱 기간, 지속 기간 및 소거 기간으로 분할되는 비디오 화상 처리 방법에 있어서,
    상기 어드레싱 기간에서, 상기 어드레싱 시간은 라인마다 서로다른 것을 특징으로 하는, 비디오 화상 처리 방법.
  2. 제 1 항에 있어서, 서브-필드 당 상기 어드레싱 기간은
    공식에 의해 주어지며, 여기서 N은 상기 디스플레이 디바이스의 총 라인 수를 나타내며,
    는 라인 당 상기 어드레싱 시간을 나타내며,
    에 의해 한정되며, 여기서는 라인 당 평균 어드레싱 시간을 나타내며 f(n)은 인자라 불리는 상기 라인 수에 따른 함수를 나타내는 것을 특징으로 하는, 비디오 화상 처리 방법.
  3. 제 2 항에 있어서, 상기 속도 인자 f(n)는 다음의 특징, 즉
    - 속도 인자 제공하는 패널 동질성{fh(n)}
    - 속도 인자 제공하는 프라이밍 처리 효율{fp(n)}
    - 속도 인자 제공하는 지속 기간 효율{fs(n)}
    중 하나 이상의 함수인 것을 특징으로 하는, 비디오 화상 처리 방법.
  4. 제 3 항에 있어서, 프라이밍 처리가 각 서브-필드에 대해 이용될 때, 상기 속도 인자 f(n)는 :
    와 동일한 것을 특징으로 하는, 비디오 화상 처리 방법.
  5. 제 3 항에 있어서, 각 서브-필드가 앞에 프라이밍 처리가 있지 않을 때, 상기 속도 인자 f(n)는 :
    와 동일한 것을 특징으로 하는, 비디오 화상 처리 방법.
  6. 제 2 항에 있어서, 상기 속도 인자 f(n)는 전체 속도 인자를 한정하기 위해서 방전 지연 시간(DLT)을 측정하여 각 라인에 대해서 상기 DLT 의 더 불량한 값을 취해서 실험적으로 결정되는 것을 특징으로 하는, 비디오 화상 처리 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 속도 인자 f(n)는 특정패널 기술에 대해서 한 번 결정되며 패널 제어 디바이스의 메모리에 저장되는 것을 특징으로 하는, 비디오 화상 처리 방법.
  8. 디스플레이 디바이스 상에 디스플레이될 비디오 화상을 처리하기 위한 장치로서,
    RGB 데이터를 수신하며 계산된 평균 전력 값을 제공하는 평균 전력 측정 회로, 및
    상기 계산된 평균 전력 값을 수신하며 청구항 2에 한정된 바와 같이 각 라인에 연관되는 속도 인자를 저장하기 위한 메모리를 포함하는 피크 화이트 개선{PWE(Peak White Enhancement)} 제어 회로를 포함하는, 비디오 화상 처리 장치.
  9. 제 8 항에 있어서, 상기 메모리는 PROM 또는 룩업 표(look up table)인 것을 특징으로 하는, 비디오 화상 처리 장치.
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