JP4423912B2 - 映像信号処理装置、映像信号処理方法 - Google Patents
映像信号処理装置、映像信号処理方法 Download PDFInfo
- Publication number
- JP4423912B2 JP4423912B2 JP2003297624A JP2003297624A JP4423912B2 JP 4423912 B2 JP4423912 B2 JP 4423912B2 JP 2003297624 A JP2003297624 A JP 2003297624A JP 2003297624 A JP2003297624 A JP 2003297624A JP 4423912 B2 JP4423912 B2 JP 4423912B2
- Authority
- JP
- Japan
- Prior art keywords
- pixel
- coefficient information
- video signal
- pixels
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
プラズマディスプレイの表示原理としては、周知のようにして、例えば2枚のガラス基板を対向させることで形成した空間内にガスを封入したうえで、このガス内に対して電圧を印加して真空放電を起こさせる。これにより、ガラス基板の空間内においては、ガスが電離してプラズマ状態となり紫外線が放射される。ここで、ガラス基板間の空間内に蛍光体層を形成しておくと、この蛍光体層では、上記紫外線が照射されることで、所定色の可視光を放射する。このような蛍光体としてR,G,Bの3色に対応するものを形成しておき、例えばマトリクス状に形成した表示セルごとに上記した放電発光現象が得られるようにすることで、カラー画像表示が可能なプラズマディスプレイが構成されることになる。
サブフィールド方式は、1フィールドを、複数のサブフィールドに分割して、各サブフィールドごとに、表示セルの発光期間を制御することで、各表示セルの階調(輝度)を表現する駆動方式である。この際、1画素を形成するR,G,Bの各表示セルの階調を制御することで、画面全体の階調バランスだけではなく、1画素ごとの色再現が行われることになる。つまり、カラー画像の表現が可能となる。
従って、蛍光体の劣化は、発光した累積時間が長いほど進行することになる。そして、実際の表示においては、各表示セルに対応する蛍光体の発光累積時間は均一とは成らず、これまでに表示させてきた画像に応じてばらつきが生じることになる。つまり、表示セル間での蛍光体の劣化の度合いにばらつきが生じる。
これにより、表示画面全体としてみた場合にも、本来は同じ輝度、色合いで表示されるべき領域について劣化の進行している部分が周囲と異なる輝度や色合いで表示されるようにして見えるようになってくることがある。
これが、いわゆる焼き付きといわれる。焼き付きが生じている場合、例えば蛍光体の劣化している領域が固定パターンとして、本来の画像に重なるようにして表示されてしまうことになるので、表示画質を劣化させるものとして以前から問題となっている。
また、例えば映画などの映像ソースをよく表示させているような場合には、例えば、白色で字幕が表示される部分が、他の表示領域よりも蛍光体の発光累積時間が長くなって、固定パターン的に焼き付いてみえることになる。
このような画素ずらしによる画像表示を行えば、例えば高輝度で再現すべき画像部分を形成すべき表示セルの位置がずれていくようにされるため、特定の表示セルに対応する蛍光体のみの劣化が進行していくのを抑制することができる。そして、これによって焼き付きのパターンの境界をぼかすようにして、焼き付きが目立たないようにすることが可能となるものである。
この図において、図示するフレームメモリ110に対しては、プラズマディスプレイ装置に対して入力された映像信号に基づく、RGBによる映像データが供給されている。そして、このように供給される映像データは、図示する書き込み制御回路111の制御に従って上記フレームメモリ110に書き込まれる。
また、このようにフレームメモリ110に対して書き込まれたデータは、読み出し制御回路112の制御に従って順次読み出され、このように読み出されたデータに基づいて図示されないパネル部が駆動される。
すなわちこの際、上記読み出しタイミング制御回路113では、上記読み出し制御回路112における読み出しタイミングについてのクロックを、例えば1クロックずらすことによって、1画素の単位にデータ読出のタイミングをずらすように制御を行うようにされる。そして、これによって、上記フレームメモリ110から読み出されたデータに基づく表示画像として、正常に読み出しが行われた場合と比較して1画素分移動したものを得るようにされていた。
このように画素単位で表示画像がずらされる場合、特に表示画像中に動きのない部分が多く占められている場合には、このような画素ずらしによる画像のずれが認識されやすいものとなっていた。
例えば、表示画面が16:9の比率に対応するものであったとして、4:3の画像を表示させていたとすると、この4:3画像の表示領域と、その他の非表示領域との境目の移動が特に認識されやすいものとなっていた。或いは、静止画を表示させていた場合においても、このような画像のずれが認識され易いものであった。
また、さらには、画面サイズが大きかったり画素数が少ないなど、単位画素が大きい表示装置においては、このような画像移動が一層認識され易くなる問題があった。
すなわち、画素数変換比率に応じた所定の周期パターンによる複数の係数情報を利用した所定の演算処理によって、入力される映像信号の画素についての補間画素を生成するようにして画素数変換処理を行う画素数変換手段と、上記画素数変換手段によって得られた映像信号を画像として表示出力するための処理を実行する表示処理手段とを備える。
そして、上記画素数変換手段において用いられる所定の周期パターンとされた上記係数情報のうち、上記入力される映像信号の所定の単位画素ごとに行う上記画素数変換処理ごとに最初に利用される初回係数情報について、これまで上記初回係数情報として設定していた係数情報以外の他の係数情報が上記初回係数情報となるように変更設定を行う、係数情報設定手段を備えるようにした。
つまり、画素数変換比率に応じた所定の周期パターンによる複数の係数情報を利用した所定の演算処理によって、入力される映像信号の画素についての補間画素を生成するようにして画素数変換処理を行う画素数変換手順と、上記画素数変換手順によって得た映像信号を画像として表示出力するための処理を実行する表示処理手順とを実行する。
そして、上記画素数変換手順において用いられる所定の周期パターンとされた上記係数情報のうち、上記入力される映像信号の所定の単位画素ごとに行う上記画素数変換処理ごとに最初に利用される初回係数情報について、これまで上記初回係数情報として設定していた係数情報以外の他の係数情報が上記初回係数情報となるように変更設定を行う、係数情報設定手順を実行することとした。
そして、所定の単位画素ごとに行われるとされる、このような画素数変換処理の各処理ごとに最初に利用される初回係数情報が、予め設定されたものから他の係数情報に変更されることによって、上記映像信号に基づく表示画像が変更前と比較してずれるようにされ、いわゆる画素ずらし動作が実現される。
そこで、上記のようにして、画素数変換処理で用いる係数情報のうち、最初に利用される係数情報を別の係数情報に変更するようにすれば、これによって得られる各画素の位置をずらすことができ、これに伴って表示画像もずらすことができる。
さらにこの場合、上記のように新たな画素位置に生成される補間画素としては、当然、元とされた画素の画素位置からみて、画素単位未満の範囲でずれた位置に生成されるものである。このことから、上記のようにして先頭となる係数情報を変更することによっては、これによって得られる各画素の位置を、係数情報の変更前と比較して少なくとも1画素以下の範囲でずらすことが可能となるものである。
そしてこれによって、画素ずらし動作に伴って表示画面が移動されることにより、ユーザに違和感を与えてしまう可能性を大幅に低くすることができる。
また、このような本発明としては、静止画像のような動きのない画像が表示されるときに、より顕著な効果を得ることがきる。
図1は、本発明の実施の形態としての表示装置である、プラズマディスプレイ装置1の表示パネル7の構造を示している。なお、本実施の形態としてのプラズマディスプレイ装置1としては、AC型(交流型)を例に挙げることとする。表示パネル7としては、3電極構造による面放電型の構成を採る。
そして、各データ電極Dが配置される背面ガラス基板上面部と、その両側の隔壁106の側壁部を覆うようにして、R,G,Bの各色の蛍光体層108R、108G、108Bが順次配列されるようにして形成される。
そして、このガスが封入された放電空間109内で、維持電極X、走査電極Y間での面放電が生じることで紫外線が放射され、この紫外線により蛍光体層108が励起されて可視光としての表示光を放射することになる。
例えば表示パネル7全体としてみた場合には、維持電極X(102A)は、上方向から下方向にかけて水平に電極X1〜Xnが配列され、走査電極Y(102B)も同様にして、上方向から下方向にかけて水平に、電極Y1〜Ynが配列される。そして、[電極X1、電極Y1][電極X2、電極Y2]・・・[電極Xn、電極Yn]の各組により1つの「行」方向のラインを形成する。
また、データ電極D(107)は、例えば左から右方向にかけて垂直方向にデータ電極D1〜Dmが配列されて、「列」方向のラインを形成する。
そして、対となる維持電極X1〜Xn、走査電極Y1〜Ynから成る行方向ラインと、データ電極D1〜Dmとしての列方向のラインとの各交点が、1つのセル(表示セル)30として形成されることになる。
本実施の形態では、いわゆるサブフィールド方式により画像表示を行うこととしている。サブフィールド方式では、図4に示すようにして、1フィールド分(=16.7ms)の期間を複数のサブフィールドに分割する。図4では、1フィールド期間を8つのサブフィールドSF1〜SF8に分割することとしている。
ここで、サブフィールドSF1〜SF8の各々に対応する1つのサブフィールド期間は、図示するようにして、予備放電期間A、書き込み放電期間B、維持放電期間Cとから成る。各期間の動作については後述する。
ここで、維持放電パルスを印加する際のパルス出力周期は一定であるので、輝度の重み付けが大きいほど維持放電パルス数が増加して維持放電期間Cは長くなる。これに対して、予備放電期間A、及び書き込み放電期間Bの長さは、行方向ラインの総数nによって決まり、輝度の重みに付けにかかわらず一定となる。
そして、このようなサブフィールドSF1〜SF8を利用した発光/非発光の組み合わせによっては、R,G,Bの各セル毎に256階調を表現することが可能になる。
先ず、1サブフィールド期間において最初の期間となる予備放電期間Aは、直前のサブフィールド期間における発光状態の影響をキャンセルして、後の書き込み放電期間Bにおいて安定した書き込み放電特性を得るための期間である。
このために、この予備放電期間Aにおいては、図示するように維持電極X1〜Xnに対して、同時に、電位Vpによる予備放電パルスPpを印加するようにされる。この予備放電パルスPpによっては、強度の面放電が生じて、誘電体層103には大量の壁電荷が蓄積されるが、その後に、走査電極Y1〜Y2に対して、図のように一斉に消去パルスPpeを印加することにより、この壁電荷を消去して不必要な電荷を除去するようにされている。
この書き込み放電期間Bでは、先ず維持電極Xを、走査ベースパルスとしての、例えば図のような接地電位(0V)で維持するようにされる。このように維持電極Xに走査ベースパルスが与えられることで、後述もするように、この間にデータ電極Dに対してデータパルスPdを印加したとしても、データ電極Dと維持電極Xとの間で放電が生じないようにされている。
上記走査パルスPwが印加されている選択中の水平ラインにおいて、データパルスPdが印加されたセル30では、走査電極Yとデータ電極Dとの間で対向放電が発生して壁電荷が生じる。
また、この際の維持電極Xに対しては、上記もしたように走査ベースパルスが与えられていることから、データパルスPdがうち消されることになり、維持電極Xとデータ電極Dとの間での放電は発生しないものとなる。
このためには、先ず、維持電極X1〜Xnに対して、負極性の電位Vsによる所定パルス幅の維持放電パルスPsを同時に印加する。そして、これら維持電極X1〜Xnに対する維持放電パルスPsの印加が終了した後に、走査電極Y1〜Ynに対して、同様にして、負極性の電位Vsによる所定パルス幅の維持放電パルスPsを同時に印加する。これら走査電極Y1〜Ynに対する維持放電パルスの印加が終了した後は、同様にして、維持電極X1〜Xn、走査電極Y1〜Ynに対して、交互に維持放電パルスPsを印加していくようにされる。なお、このとき、走査電極Y側に印加する維持放電パルスは、上記維持電極X側に印加する維持放電パルスよりも位相が例えば180°遅れるようにされている。
このように維持放電パルスPsが印加されるごとに、先の書き込み放電期間Bにおいて発光させるべきとして設定されたセル、つまり、壁電荷の蓄積が行われたセル30において、維持電極X、走査電極Yとの間で面放電が生じる。
上記のようにして、書き込み放電期間BにおいてデータパルスPdが印加されたことにより壁電荷が蓄積されたセル30では、維持放電期間Cにおいて、維持電極X、走査電極Yに対して交互に維持放電パルスPsが印加されるのに応じて面放電が生じる。この面放電は、放電空間109内に封入されたガスをプラズマ状態とするプラズマ放電であり、これにより、放電空間109内では、紫外線が放射されることになる。
そして、この紫外線の照射に反応して蛍光体層108からは可視光が放射される。この可視光は、蛍光体層の実際が、R蛍光体層108R、G蛍光体層108G、B蛍光体層108Bのいずれかとされていることに対応して、R,G,Bのいずれかの色により放射されるものとなる。
そして、この可視光は、蛍光体層108にて反射されるようにして、保護膜104、誘電体層103、前面ガラス基板101を透過して、表示光として前面側に照射されることになる。
蛍光体層108の劣化は、輝度の低下として現れることから、或る固定的な表示領域部分での蛍光体層108について、他の領域よりも劣化が進行したような場合には、周囲の表示領域との間で輝度に差が生じて、いわゆる焼き付きという現象になる。焼き付きが生じた場合には、例えばその焼き付き部分が固定パターンとして表示画像に重なるようにして見えることになるので、表示画像の質を損なうことになって好ましくない。
しかしながら、先にも説明したように、このように表示画像を画素単位でずらすことによっては、特に画面上に動きのない画像が表示されていた場合に、画像をずらしたことがユーザに認識されやすくなってしまうという問題点があった。
図7において、当該プラズマディスプレイ装置1に対して入力された映像信号は、図示するように映像信号処理部2に対して入力される。
この映像信号処理部2には、図示するように映像信号処理回路3、同期検出回路4、画素変換回路5、フレームメモリ6、画素変換係数発生回路10が備えられている。
そして、この映像信号処理部2における動作は、図示するシステムコントローラ11によって制御されるものとなる。
映像信号処理回路3は、入力映像信号に対する映像信号処理を行って、表示パネル7での映像表示のための、R,G,Bによる表示データを得るようにされる。そして、このようにして得られたR,G,Bの表示データを、画素変換回路5に対して供給する。
ここで、このように映像信号処理回路3が行うPLE制御について説明しておくと、先ず、上記APL検出回路では、入力される映像信号のフィールド(フレーム)画像単位ごとに、平均の輝度レベルを演算するようにされている。そして、このようにAPL検出回路において得られた平均輝度レベルに基づき、予め設定されたPLE特性に基づいて輝度レベルの変換を行うものである。
このPLE特性によっては、映像信号の平均輝度レベルが低いとされる領域では、そのレベルに応じて表示輝度を所定量上昇させ、平均輝度レベルが高いとされる領域では、そのレベルに応じて表示輝度を減少させるように、輝度を所定量低下させるようにして、各R,G,Bセルの表示輝度レベルの特性が設定される。
そして、このようにして設定された輝度レベルの特性に基づいて、各R,G,Bセルについての、実際の発光制御によって表示させるべき輝度が決定される。例えば、サブフィールド方式として、図4に示した256階調表現の方式を採用するのであれば、各R,G,Bセルについて、階調0〜255までの何れかの輝度が設定されることになる。このようにして各R,G,Bセルの輝度を設定するということは、各R,G,Bセルについて、1フィールド期間内における輝度パターン(発光制御すべきサブフィールド期間の組み合わせ)を設定することとなる。
また、この際、上記したPLE特性に基づいた制御が行われることで、コントラストが視覚的により良好な表示画像が得られるという効果もある。
そして、これら維持電極ドライバ22、走査電極ドライバ23は、このようなタイミングパルスに基づいて、対応する電極に電圧を印加するようにされ、これにより、1サブフィールド期間ごとに、図5に示したようなタイミングにより維持電極X、走査電極Yが駆動されるものとなる。また、これと共に、1フィールド期間では、これら維持電極X及び走査電極Yに対し、上述したようなPLE制御によって設定された輝度パターンの情報に基づいて、維持放電パルスが印加されるものとなる。
この画素変換回路5では、上記画素変換係数発生回路10より入力される画素変換係数の情報に基づき、映像信号処理回路3より供給される表示データの画素数を、表示パネル7の画素数に合わせるようにして画素数変換処理を行う。
なお、これら画素変換回路5と画素変換係数発生回路10とによる画素数変換動作については後述する。
このフレームメモリ6に対する表示データの書込動作は、図示する書込制御回路6aの制御に基づいて行われる。そして、このようにフレームメモリ6に対して書き込まれて保持された表示データは、図示する読出制御回路6bの制御に基づく所要のタイミングにより読み出されて、データ電極駆動信号生成回路8に入力される。
そして、データ電極ドライバ21は、このようにデータ電極駆動信号生成回路8において生成されたデータ信号と、上記タイミングパルス生成回路9から供給されるタイミングパルスとに基づいて、各データ電極Dを駆動するようにされる。
これによって、先の図5により説明したような書き込み放電期間Bにおける、1水平ラインごとのアドレッシングを行うようにされている。
このシステムコントローラ11は、例えば内部にROM、RAM、CPU(Central Processing Unit)等を備えたマイクロコンピュータとされ、例えば上記ROMに格納されたプログラムや各種設定データに基づいて各部を制御する。
特に本実施の形態の場合、後述する図10に示す処理動作を実行して画素変換係数発生回路10に対する制御を行うことによって、焼き付き防止のための画素ずらし動作を実現する。
なお、この図では、いわゆるVGA(Video Graphics Array:画素数640×480ドット)の入力画像データを、SVGA(Super VGA:画素数800×600ドット)の画像データに変換する場合を例に挙げる。そして、このようなVGAからSVGAへの変換については、これらVGA:SVGAのドット数の比率が4:5であることから、説明の簡略化のために4画素の入力画素を5画素の出力画素に変換する場合を例に挙げる。
また、ここでは、水平方向、垂直方向の画素変換をそれぞれ独立して行う双一次近似法による画素変換が行われる場合を例に挙げ、この図では1水平ライン分の画素データに対する画素変換動作についてのみ示すものとする。
本実施の形態が採用する上記のような双一次近似法においては、となり合う最近傍の2つ画素から補間画素を生成することによって画素変換を行うようにされる。
そして、このようにとなり合う最近傍の2つの画素から補間画素を得る場合としては、これら2つの画素についての加重平均をとる手法が知られている。
加重平均の演算により補間画素を得るとしたとき、例えば図中画素A、画素B間にある画素Jの値は、画素Aからこの画素Jまでの距離をL1、この画素Jから画素Bまでの距離をL2としたとき、以下の式で表すことができる。
すなわち、
画素Jの値=(画素Aの値×(L2/(L1+L2)))+(画素Bの値×(L1/(L1+L2)))
そして、ここでは、4:5の画素変換を行うとされ、画素A−画素J間の距離L1は、図からもわかるように「4」とされ、画素J−画素B間の距離は「1」とされるから、これらを上記式に代入すると、
(画素Aの値×(1/(4+1)))+(画素Bの値×(4/(4+1)))となり、
従ってこの場合の画素Jの値は、
1/5A+4/5B
で表されるものとなる。
このことから、この画素Jを得るとしたときは、この画素Jの元となる2つの画素(画素A、画素B)のうち、前方となる画素(画素A)に対しては1/5の重み付けの、また後方となる画素(画素B)については4/5の重み付けの係数に基づいて演算を行うようにされるものである。
つまり、これら画素K〜Mの画素値としては、
・画素K=2/5B+3/5C
・画素L=3/5C+2/5D
・画素M=4/5D+1/5E
となる。
またこの際、画素Iと画素Nの位置は、図のように元となるそれぞれの画素(画素Aと画素E)と完全に重なるようにされることになるから、これら画素Iと画素Nのそれぞれの値としては、
・画素I=(画素Aの値×5/5)+(画素Bの値×0/5)=1A
・画素N=(画素Dの値×0/5)+(画素Eの値×5/5)=1E
となる。
・係数情報a=1(1A、1E)
・係数情報b=1/5(前方の画素)、4/5(後方の画素)
・係数情報c=2/5(前方の画素)、3/5(後方の画素)
・係数情報d=3/5(前方の画素)、2/5(後方の画素)
・係数情報e=4/5(前方の画素)、1/5(後方の画素)
そして、画素変換回路5においては、映像信号処理回路3から供給される表示データの単位画素(この場合は4画素)ごとに、このように発生された係数情報a〜eに基づいた演算処理を行うようにされている。
これによって画素変換回路5においては、4画素とされた入力表示データを、5画素の表示データに変換することが可能とされているものである。
つまり、図8を参照してわかるように、この場合、最初と最後の画素(画素I、画素N)の間に形成される画素J〜Mについては、元となる画素A〜Eの何れにも一致しない画素位置に生成されるものである。
そして、この際、これら中間に形成される画素(J〜M)と、それぞれの元となる画素との画素位置の関係としては、図示するように画素単位未満のずれが生じていることがわかる。
つまり、この場合は4画素分とされる、単位画素ごとに先頭となる画素を生成すべきとして設定された係数情報(初回係数情報)として、他の画素を生成するための係数情報が設定されればよいものである。
このことから、この場合としては、図示する画素J、K、L、Mの画素を得るための、係数b、c、d、eの内の何れかを、最初の画素Iを得るための係数情報として採用するようにすればよいものである。
この図9では、図示するように中間の画素を生成するための係数として、例えば図8では画素Mを生成するためのものとされていた係数情報eを、先頭の画素Iを生成するための係数に変更した場合が示されている。
先ず、先の図8からもわかるように、この係数情報eに基づいては、元となる2つの入力画素(D、E)の内の、前方の画素(D)から、後方の画素(E)側に1/5画素分ずれた画素位置に新たな画素が生成されるものとなる。
従って、このような係数eが、先頭の入力画素A、次の入力画素Bについての係数情報とされることによっては、この図9にも示されるように、変換後の先頭の画素Iとして、変換前の先頭画素Aから1/5画素分ずれた画素位置に得ることができるものである。
つまりこれによって、変換後の1水平ライン分の表示データを、画素単位未満の範囲でずらすことができるものである。
つまり、先の図8からも理解されるように4:5の画素変換を行う場合は、各画素の正常な間隔が、入力画素の単位でみれば4/5画素間隔となるが、上記した係数情報の並びが乱れる(例えばe→b→d・・・となる等)ことによっては、このような正常な画素間隔が得られなくなって、後に続く画素として正常な表示データを得ることが不可能となってしまう。
すなわち、上記したように先頭を係数情報aから係数情報eに変更する場合は、図9に示すように、この係数情報eを開始位置として、上記のような係数情報の並び順を保った「e→a→b→c→d→e」の位相による係数パターンを設定するようにすればよいものである。
このようにして、所定パターンによる係数情報の開始位置(位相)を変更することにより、画素Iの開始位置を移動させることが可能となると共に、その後に続く各画素J〜Nとしても、画素変換の比率に応じた所定間隔で得ることが可能となる。
つまり、これによって、図示するように変換後の1水平ライン分の表示データの全体を、変換前の表示データ(入力画素)と比較して1/5画素分ずらすことができるようになるものである。
つまり表示パネル7の画素単位で1/4画素分、表示画像を移動させることができるものである。
先ず、この場合のシステムコントローラ11としては、図示するステップS101の処理によって、所定時間が経過することを監視するようにされる。つまり、これによって画素ずらし動作を実行する周期が監視される。
そして、上記所定時間が経過したとされた場合は、ステップS102に処理を進めて、画素変換係数の開始位置を変更させるための処理を実行する。
つまり、このステップS102の処理としては、図7に示した画素変換回路5に供給されるべき所定パターンによる係数情報の開始位置が変更されるように、画素変換係数発生回路10に対する制御を行う。
これにより、画素変換回路5では、入力される表示データとしての各画素データに対し、このように開始位置の変更された係数情報に基づいた重み付け演算処理を行うようにされる。そして、この結果、先の図9の説明のようにして、画素変換後の表示データとして、水平方向に画素単位未満分移動された表示データを得ることが可能となる。
(1)「b→c→d→e→a」
(2)「c→d→e→a→b」
(3)「d→e→a→b→c」
(4)「e→a→b→c→d」
但しこの場合、上記のような開始位置のバリエーションのうち、(1)として示したように開始位置を係数情報bに変更する場合は、出力画素の単位で4/4画素分、表示画像が移動されてしまうことになる。
すなわち、これを先の図8を参照して説明すると、先ず、この係数情報bによっては、元となる2つの画素(A、B)のうちの、前方の画素(画素A)から入力画素の単位で4/5画素分移動した位置に新たな画素が生成されるものである。そして、このような係数情報bを先頭として画素変換が行われた場合は、図8に示される画素Jの位置から1水平ライン分のデータが開始されることがわかる。
つまり、これを図8において出力画素として示した、係数情報aを先頭にした場合の1水平ライン分のデータの開始位置と比較してわかるように、この場合は係数情報変更前の出力画素(I)の位置からの移動量が、出力画素の単位で4/4画素分、つまり1画素分ずれてしまうものである。
このことから、係数情報aを予め開始位置とする画素変換が行われる場合において、係数情報bを開始位置とするように変更を行ったときは、1画素未満の画素ずらしを行うことができないものである。
そして、このように画素単位未満の範囲で画像を移動させることができれば、1画素未満の範囲での画素ずらし動作が実現される。
そしてこれにより、画素ずらし動作に伴って表示画面が移動されることにより、ユーザに違和感を与えてしまう可能性を大幅に低くすることができる。
また、このように画素ずらしによる画像のずれが認識され難くなる本例のプラズマディスプレイ装置1としては、静止画像のような動きのない画像を表示する場合に特に好適となる。
つまり、このような本例の1画素未満による画素ずらし動作としては、特別なハードウエアの追加構成が不要であり、例えばシステムコントローラ11のプログラムの変更という、簡易な構成変更によりこれを実現できるというメリットを有するものである。
例えば、この場合、画素変換回路5に対しては、変換前と変換後のライン数の比率に応じた分のラインデータを保持可能なラインバッファが設けられる。そして、このように設けられたラインバッファに保持される各画素データにおける、垂直方向の1列ごとに、先に説明した水平方向と同様の画素変換係数に基づいた変換処理を行うようにされている。
つまり、先の図10におけるステップS102にて説明したように、移動量が1画素となる係数情報の組み合わせが周期的に設定されるようにして、このような1画素単位による画素ずらしを、1画素未満の画素ずらし動作の合間に行うようにするものである。
このように、1画素未満の画素ずらしの合間に1画素の画素ずらしが併用される場合としても、常に画素単位での移動しか行われない従来と比較して画像のずれを認識され難くすることが可能である。
Claims (4)
- 画素数変換比率に応じた所定の周期パターンによる複数の係数情報を利用した所定の演算処理によって、入力される映像信号の画素についての補間画素を生成するようにして画素数変換処理を行う画素数変換手段と、
上記画素数変換手段によって得られた映像信号を画像として表示出力するための処理を実行する表示処理手段と、
上記画素数変換手段において用いられる所定の周期パターンとされた上記係数情報のうち、上記入力される映像信号の所定の単位画素ごとに行う上記画素数変換処理ごとに最初に利用される初回係数情報について、これまで上記初回係数情報として設定していた係数情報以外の他の係数情報が上記初回係数情報となるように変更設定を行う、係数情報設定手段と、
を備えることを特徴とする映像信号処理装置。 - 上記係数情報設定手段は、上記初回係数情報についての変更設定を、所定時間おきに行うようにされる請求項1に記載の映像信号処理装置。
- 上記係数情報設定手段は、上記表示処理手段によって得られる表示画像が1画素未満の範囲でずれるように、上記初回係数情報についての変更設定を行う請求項1に記載の映像信号処理装置。
- 画素数変換比率に応じた所定の周期パターンによる複数の係数情報を利用した所定の演算処理によって、入力される映像信号の画素についての補間画素を生成するようにして画素数変換処理を行う画素数変換手順と、
上記画素数変換手順によって得た映像信号を画像として表示出力するための処理を実行する表示処理手順と、
上記画素数変換手順において用いられる所定の周期パターンとされた上記係数情報のうち、上記入力される映像信号の所定の単位画素ごとに行う上記画素数変換処理ごとに最初に利用される初回係数情報について、これまで上記初回係数情報として設定していた係数情報以外の他の係数情報が上記初回係数情報となるように変更設定を行う、係数情報設定手順と、
を実行することを特徴とする映像信号処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003297624A JP4423912B2 (ja) | 2003-08-21 | 2003-08-21 | 映像信号処理装置、映像信号処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003297624A JP4423912B2 (ja) | 2003-08-21 | 2003-08-21 | 映像信号処理装置、映像信号処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005070226A JP2005070226A (ja) | 2005-03-17 |
JP4423912B2 true JP4423912B2 (ja) | 2010-03-03 |
Family
ID=34403420
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003297624A Expired - Fee Related JP4423912B2 (ja) | 2003-08-21 | 2003-08-21 | 映像信号処理装置、映像信号処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4423912B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102194775B1 (ko) * | 2014-02-27 | 2020-12-24 | 삼성디스플레이 주식회사 | 영상 처리부, 이를 포함하는 표시 장치 및 이를 이용한 표시 패널 구동 방법 |
-
2003
- 2003-08-21 JP JP2003297624A patent/JP4423912B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2005070226A (ja) | 2005-03-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6680716B2 (en) | Driving method for plasma display panels | |
KR100769787B1 (ko) | 플라즈마 디스플레이 장치 | |
JP2008083564A (ja) | 多階調表示方法及び装置 | |
JP4079102B2 (ja) | ディスプレイ装置、画像表示方法 | |
JP4089759B2 (ja) | Ac型pdpの駆動方法 | |
TWI254895B (en) | Method for driving plasma display panel | |
JPH11316571A (ja) | Ac形pdpの駆動方法 | |
JP4264044B2 (ja) | パネル駆動方法及びディスプレイパネル | |
KR20030091046A (ko) | 디스플레이 디바이스 상에서의 디스플레이를 위해 비디오화상을 처리하기 위한 방법 | |
JP2720943B2 (ja) | フラット型表示装置の階調駆動方法 | |
JP2005010227A (ja) | 表示装置、ホワイトバランス調整回路及び調整方法 | |
JP4165108B2 (ja) | プラズマディスプレイ装置 | |
JP4423912B2 (ja) | 映像信号処理装置、映像信号処理方法 | |
JP4449334B2 (ja) | ディスプレイ装置、ディスプレイ装置の駆動方法 | |
JP2003036051A (ja) | プラズマディスプレイ装置 | |
JPH11119728A (ja) | Ac型pdpの駆動方法及びプラズマ表示装置 | |
JP2005070381A (ja) | プラズマディスプレイ装置の駆動方法 | |
JP5007308B2 (ja) | プラズマディスプレイパネル駆動方法及びプラズマディスプレイ装置 | |
JP2005121875A (ja) | 画像表示装置、画像表示方法 | |
JP2009210727A (ja) | プラズマディスプレイパネルの駆動方法 | |
JP2004118084A (ja) | Ac型プラズマディスプレイパネルの駆動方法およびac型プラズマディスプレイパネル | |
JP2008225044A (ja) | 画像信号処理装置 | |
JP2000148085A (ja) | プラズマディスプレイパネルの表示制御方法及び装置 | |
JP2001318646A (ja) | プラズマディスプレイパネルの駆動方法 | |
KR20000001748A (ko) | 플라즈마 디스플레이 패널의 구동장치 및 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060518 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090820 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091117 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091130 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |