KR20030079132A - 금속간 절연막 패턴 및 그 형성 방법 - Google Patents

금속간 절연막 패턴 및 그 형성 방법 Download PDF

Info

Publication number
KR20030079132A
KR20030079132A KR1020020017949A KR20020017949A KR20030079132A KR 20030079132 A KR20030079132 A KR 20030079132A KR 1020020017949 A KR1020020017949 A KR 1020020017949A KR 20020017949 A KR20020017949 A KR 20020017949A KR 20030079132 A KR20030079132 A KR 20030079132A
Authority
KR
South Korea
Prior art keywords
film
layer
forming
pattern
insulating layer
Prior art date
Application number
KR1020020017949A
Other languages
English (en)
Other versions
KR100454128B1 (ko
Inventor
이수근
정주혁
김일구
이경우
박완재
김재학
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0017949A priority Critical patent/KR100454128B1/ko
Priority to US10/404,210 priority patent/US6849536B2/en
Publication of KR20030079132A publication Critical patent/KR20030079132A/ko
Application granted granted Critical
Publication of KR100454128B1 publication Critical patent/KR100454128B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H01L21/31612—Deposition of SiO2 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31629—Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1036—Dual damascene with different via-level and trench-level dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

금속간 절연막 패턴 및 그 형성 방법을 제공한다. 이 패턴은 반도체기판 상에 배치된 하부 배선, 하부 배선을 노출시키는 비아 홀을 가지면서 하부 배선이 배치된 반도체기판을 덮는 하부 절연막 및 비아 홀을 노출시키는 트렌치 라인을 구비하면서 하부 절연막 상에 차례로 적층된 상부 절연막 패턴 및 하부 캐핑 패턴을 포함한다. 이때, 하부 절연막 및 상부 절연막 패턴은 SiO2막, SiOF막, SiOC막 및 다공성 절연막 등의 저유전막이며, 비아 홀의 내벽에는 상부 캐핑 스페이서가 더 배치될 수도 있다. 그 형성 방법은 반도체기판 상에 형성된 하부 배선 상부에, 하부 절연막 및 상부 절연막이 차례로 적층된 금속간 절연막을 형성한 후, 금속간 절연막을 패터닝하여 하부 배선의 상부면을 노출시키는 비아 홀을 형성하는 단계를 포함한다. 이후, 비아 홀을 포함하는 반도체기판 전면에 상부 캐핑막을 형성하고, 상부 캐핑막 및 상부 절연막을 차례로 패터닝하여 비아 홀의 상부를 노출시키는 트렌치 라인을 형성한다. 상부 캐핑막은 실리콘 산화막, 탄화 규소막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지를 PECVD 방식으로 형성하는 것이 바람직하다.

Description

금속간 절연막 패턴 및 그 형성 방법{Inter Metal Dielectric Pattern And Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 저유전막으로 이루어지는 금속간 절연막 패턴 및 그 형성을 위한 이중 상감 공정 방법에 관한 것이다.
일반적으로 알루미늄 및 실리콘 산화막은 반도체 장치의 배선 및 금속간 절연막(inter metal dielectric;IMD)에 널리 사용되는 물질이다. 하지만, 반도체 장치의 고속화 및 고집적화를 위해, 최근에는 상기 알루미늄보다 더 낮은 전기 저항를 갖는 구리 및 상기 실리콘 산화막보다 더 낮은 유전율을 갖는 저유전막(low-k dielectric)에 대한 연구가 활발하게 진행되고 있다.
상기 구리는 2.74 ×10-6Ω㎝의 전기 저항(resistivity)를 갖는 알루미늄에 비해 낮은 1.70 ×10-6Ω㎝의 전기 저항를 갖고, 알루미늄에서 발생하는 electromigration(EM)의 문제점을 해결할 수 있는 물질막으로 주목받는다. 하지만, 상기 구리는 통상적인 반도체 제조 공정에서 사용되는 기상 증착 공정 및 건식 식각 공정을 적용할 수 없는 문제점이 있었다. 그러나, 최근 제시된 전기 도금(electroplating) 및 이중 상감(dual damascene) 기술에 의해, 상기 구리를 반도체 장치의 배선 재료로 사용하는 것이 가능해졌다.
상기 저유전막은, 반도체 장치의 고집적화에 따른 배선 사이의 간격 감소에서 유발되는, RC 지연 시간(delay time)의 증가 및 상호 신호 방해(cross-talk) 특성의 악화를 최소화할 수 있다. 이에 따라, 상기 실리콘 산화막(k=3.9 ~ 4.2)보다 낮은, 3.0 이하의 유전율을 갖는, SiOC, SOG막 및 다공성 절연막(porous dielectric) 등의 물질들이 상기 저유전막으로 주목받고 있다.
도 1a 내지 도 1c는 금속간 절연막으로 상기 저유전막을 사용하는, 종래 기술에 따른 이중 상감 공정 방법을 설명하기 위한 공정 단면도들이다. 이러한 종래 기술에 따른 이중 상감 공정은 Via first approach 기술이라고 불린다.
도 1a를 참조하면, 반도체기판 상에 하부 배선(15)을 형성한다. 상기 하부 배선(15)을 포함하는 반도체기판 전면에, 하부 식각저지막(20), 하부 절연막(25), 상부 식각저지막(30) 및 상부 절연막(35)을 차례로 적층한다. 상기 상부 절연막(35), 상부 식각저지막(30) 및 하부 절연막(25)을 차례로 패터닝하여, 상기 하부 식각저지막(20)의 상부면을 노출시키는 비아 홀(40)을 형성한다. 이때, 상기 상부 및 하부 절연막(35, 25)은 앞서 설명한 것처럼 SiOC, SOG막 및 다공성 절연막 등의 저유전막으로 형성한다.
도 1b를 참조하면, 상기 비아 홀(40)이 형성된 반도체기판 전면에, 상기 비아 홀(40)을 채우는 포토레지스트를 형성한다. 상기 포토레지스트에 대해 노광(exposure) 및 현상(development) 공정을 실시하여, 포토레지스트 패턴(50)을 형성한다. 상기 포토레지스트 패턴(50)은 후속 상부 절연막(35) 패터닝 공정에서 마스크 역할을 한다. 이를 위해, 상기 포토레지스트 패턴(50)은 상기 비아 홀(40) 상부를 지나면서 상기 상부 절연막(35)을 노출시킨다.
그런데, 상기 노광 공정동안, 상기 상부 및 하부 절연막(35, 25)과 접촉하는 포토레지스트는 상기 현상 공정에서 제거되지 않는 포토레지스트 잔존물(99)을 형성하는, 이상 반응(abnormal reaction)을 일으킨다. 그 결과, 상기 포토레지스트 잔존물(99)은 도시한 바와 같이 상기 비아 홀(40)의 내벽을 덮고, 경우에 따라서는 상기 비아 홀 주변의 상기 상부 절연막(35) 상부면을 덮는다.
상기 포토레지스트의 이상 반응은, 저유전막으로 이루어진 상기 상부 및 하부 절연막(35, 25)에 포함된 염기성 물질들이 상기 노광 공정에서 형성되는 수소이온과 반응하기 때문에 발생한다. 상기 염기성 물질들은 상기 비아 홀(40) 형성 공정, 포토레지스트 제거 공정 및 세정 공정 등에서 사용된 질소 원자가 상기 상부 및 하부 절연막(35, 25)으로 침투한 결과이다. 또한, 상기 수소 이온은 광발생 산(photo generated acid)을 이용하여 현상 공정(development process)을 조절하는 자외선 사진 공정(자세하게는 노광 공정)에서 발생한다. 이러한 자외선 사진 공정은 상기 저유전막이 요구될 정도의 고집적화된 반도체 장치에서는 일반적으로 사용되는 노광 방법이다.
도 1c를 참조하면, 상기 포토레지스트 패턴(50)을 식각 마스크로 사용한 이방성 식각 공정을 실시하여, 상기 상부 절연막(35) 및 상기 상부 식각저지막(30)을 식각한다. 이에 따라, 상기 하부 절연막(25)의 상부면을 노출시키는 상부 절연막 패턴(36) 및 상부 식각저지막 패턴(31)이 형성된다. 이때, 상기 하부 배선(15)의 상부면이 노출되는 것이 바람직하지만, 식각저지막의 역할을 하는 상기 포토레지스트 잔존물(99)에 의해 상기 하부 배선(15)이 노출되지 않는 문제가 발생한다.
또한, 도 1b에서 설명한 것처럼, 상기 포토레지스트 잔존물(99)은 상기 비아 홀(40) 주변의 상기 상부 절연막(35) 상부면을 덮는다. 그 결과, 도시한 바와 같이, 상기 상부 절연막 패턴(36) 형성 공정 이후에도, 상기 비아 홀(40) 주변의 상기 상부 식각저지막(30) 상에는 상부 절연막 스페이서(37)이 잔존할 수 있다. 이러한, 상기 포토레지스트 잔존물(99) 및 상기 상부 절연막 스페이서(37)는 상기 하부 배선(15)을 단선(open)시키는 불량 원인이 된다.
도 2a 및 도 2b는 종래 기술에 따른 이중 상감 공정 방법의 또다른 문제점을설명하기 위한 공정 단면도들이다. 일반적으로, 하나의 상부 배선에는 복수개의 비아 홀(40)들이 접속하는데, 상기 비아 홀(40)들은 좁은 간격으로 이격될 수도 있다. 도 2a 및 도 2b는 상기 비아 홀(40) 사이의 간격이 좁은 영역의 단면을 나타내는 공정 단면도들이다. 공정 방법에 있어서, 도 1a 내지 도 1c에서 설명한 방법과 동일하므로, 중복되는 설명은 생략한다.
도 2a 및 도 2b를 참조하면, 도 1a에서 설명한 비아 홀(40) 형성 공정에서, 상기 상부 절연막(35)의 상부 모서리가 라운딩되는 문제가 발생할 수 있다. 이러한 문제는 상기 상부 절연막(35), 상기 상부 식각저지막(30) 및 상기 하부 절연막(25)을 관통하는 상기 비아 홀(40)이 깊은 깊이를 갖기 때문에 발생하는 문제이다. 안정된 사진 공정의 진행을 위해, 상기 비아 홀(40) 형성을 위한 또다른 포토레지스트 패턴(도시하지 않음)은 한정된 두께를 갖는다. 그 결과, 상기 또다른 포토레지스트 패턴은 상기 깊은 비아 홀(40) 형성을 위한 식각 공정에서 소모되어, 상기 라운딩, 즉 상기 상부 절연막(35)의 모서리가 리세스되는, 문제가 발생한다.
이러한 라운딩 문제의 원인들은, 도시한 바와 같이, 상기 비아 홀(40)의 내벽을 경사지게 하는 원인이 될 수도 있다. 또한, 상기 상부 절연막(35)의 상기 라운딩된 모양은 상기 상부 절연막 패턴(36) 형성을 위한 식각 공정에서, 상기 하부 절연막(25)의 상부 모서리로 전사된다. 이에 따라, 상기 하부 절연막(25)은 인접한 비아 홀(40) 사이에서는 그 상부면이 리세스되어 높이가 낮아지는 문제(88)가 발생한다. 이러한 문제(88)는 후속 상부 배선(도시하지 않음) 형성 공정을 불안정하게 하는 원인이 된다.
또한, 상기한 종래 기술에 따를 경우, 상기 상부 절연막(30)의 두께는 상부 배선 형성을 위한 후속 평탄화 식각 공정에서의 리세스를 고려하여 적층된다. 하지만, 이러한 리세스를 고려하여 상기 상부 절연막(35)을 두껍게 형성할 경우, 상기 비아 홀(40) 형성을 위한 사진 공정에 사용되는 포토레지스트막의 두께를 높여야 한다. 이는 앞서 설명한 포토레지스트의 소모에 따른 문제를 최소화하기 위한 것이다. 하지만, 포토레지스트막의 두께가 두꺼워질 경우, 앞서 설명한 것처럼 사진 공정을 어렵게하는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 Via first approach 기술에서, 포토레지스트 잔존물이 형성되는 것을 예방하는 금속간 절연막 패턴 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 안정된 사진 공정을 위해, 비아 홀 패터닝 공정에서 적층되는, 포토레지스트막의 두께를 감소시킬 수 있는 금속간 절연막 패턴 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 서로 다른 층에 형성되는 배선 사이의 단선을 예방할 수 있는 금속간 절연막 패턴을 제공하는 데 있다.
도 1a 내지 도 1c는 종래 기술에 따른 금속간 절연막 패턴 형성 방법의 문제점을 나타내는 공정 단면도들이다.
도 2a 내지 도 2b는 종래 7기술에 따른 금속간 절연막 패턴 형성 방법의 또다른 문제점을 나타내는 공정 단면도들이다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 이중 상감 공정을 나타내는 공정 단면도들이다.
도 4는 본 발명의 바람직한 실시예에 따라 형성된, 금속간 절연막 패턴을 나타내는 사시도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 비아 홀을 형성하기 전에, 트렌치 라인 형성을 위해 형성되는, 포토레지스트의 이상 반응을 방지할 수 있는 캐핑막 형성 단계를 포함하는 금속간 절연막 패턴 형성 방법을 제공한다. 이 방법은 반도체기판 상에 형성된 하부 배선 상부에, 하부 절연막 및 상부 절연막이 차례로 적층된 금속간 절연막을 형성한 후, 상기 금속간 절연막을 패터닝하여 상기 하부 배선의 상부면을 노출시키는 비아 홀을 형성하는 단계를 포함한다. 이후, 상기 비아 홀을 포함하는 반도체기판 전면에 상부 캐핑막을 형성하고, 상기 상부 캐핑막 및 상기 상부 절연막을 차례로 패터닝하여 상기 비아 홀의 상부를 노출시키는 트렌치 라인을 형성한다.
바람직하게는 상기 하부 절연막 및 상기 상부 절연막은 SiO2막, SiOF막, SiOC막 및 다공성 절연막(porous dielectric) 중에서 선택된 적어도 한가지로 형성하되, 상기 하부 절연막 및 상기 상부 절연막은 서로 동일한 물질로 형성될 필요는 없다.
또한, 상기 금속간 절연막을 형성하는 단계는 상기 상부 절연막 상에 하부 캐핑막을 형성하는 단계를 더 포함할 수도 있다. 상기 상부 캐핑막 및 상기 하부 캐핑막은 실리콘 산화막, 탄화 규소막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지로 형성하는 것이 바람직한데, 상기 상부 및 하부 캐핑막은 서로 동일한 물질로 형성될 필요는 없다. 이때, 상기 상부 캐핑막은 플라즈마 강화 화학 기상 증착(PECVD) 기술, 고밀도 플라즈마(HDP) 기술 및 원자층 증착(ALD) 기술 중의 적어도 한가지 방법을 사용하여 형성하는 것이 바람직하다.
상기 트렌치 라인을 형성하는 단계는 상기 상부 캐핑막 상에 포토레지스트막을 형성하고, 상기 포토레지스트막에 대해 사진 공정을 실시함으로써 포토레지스트패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 캐핑막 및 상부 절연막을 차례로 식각함으로써, 상부 캐핑 패턴 및 상부 절연막 패턴을 형성한 후, 상기 포토레지스트 패턴을 제거하는 단계를 포함함다. 이때, 상기 사진 공정은 자외선을 사용하는 노광 단계를 포함하고, 상기 비아 홀의 내벽에는 상기 상부 절연막 패턴 형성을 위한 식각 공정 동안 상부 캐핑 스페이서가 형성되는 것을 특징으로 한다.
또한, 상기 비아 홀을 형성하는 단계는 상기 하부 배선에 대해 선택비를 갖는 식각 레서피를 사용한, 이방성 식각 방법으로 실시한다. 하지만, 상기 하부 절연막을 형성하기 전에, 상기 하부 배선 상에 하부 식각저지막을 형성하는 단계를 더 실시하는 또다른 실시예가 가능하다. 이 경우, 상기 비아 홀을 형성하는 단계는 상기 하부 식각저지막에 대해 선택비를 갖는 식각 레서피를 사용하는 것이 바람직하다. 이러한 다른 실시예의 경우, 상기 트렌치 라인을 형성하는 단계는 상기 하부 식각저지막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 상기 상부 캐핑 패턴 및 상부 절연막을 차례로 식각한 후, 상기 하부 배선에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 상기 하부 식각저지막을 식각하는 단계를 포함하는 것이 바람직하다.
또한, 상기 상부 절연막을 형성하기 전에, 상기 하부 절연막 상에 상부 식각저지막을 형성하는 단계를 더 실시할 수도 있다. 상기 하부 식각저지막 및 상기 상부 식각저지막은 탄화 규소막(SiC layer)로 형성하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 비아 홀에서의 단선을 예방할 수 있는 금속간 절연막 패턴을 제공한다. 이 패턴은 반도체기판 상에 배치된 하부 배선, 상기 하부 배선을 노출시키는 비아 홀을 가지면서 상기 하부 배선이 배치된 반도체기판을 덮는 하부 절연막 및 상기 비아 홀을 노출시키는 트렌치 라인을 구비하면서 상기 하부 절연막 상에 차례로 적층된 상부 절연막 패턴 및 하부 캐핑 패턴을 포함한다.
상기 하부 절연막 및 상기 상부 절연막 패턴은 저유전막으로 형성한다. 바람직하게는, 상기 하부 절연막 및 상기 상부 절연막 패턴은 SiO2막, SiOF막, SiOC막 및 다공성 절연막(porous dielectric) 중에서 선택된 적어도 한가지로 이루어진다. 하지만, 상기 하부 절연막 및 상기 상부 절연막이 동일한 물질막일 필요는 없다.
또한, 상기 비아 홀의 내벽에는 상부 캐핑 스페이서가 더 배치될 수도 있다.
상기 하부 캐핑 패턴 및 상부 캐핑 스페이서는 실리콘 산화막, 탄화 규소막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지인 것이 바람직하다.
상기 하부 절연막 및 상기 하부 배선 사이에는 하부 식각저지막이 더 배치되고, 상기 상부 절연막 패턴 및 상기 하부 절연막 사이에는 상부 식각저지막 패턴이 더 배치된다. 상기 하부 식각저지막 및 상기 상부 식각저지막 패턴은 탄화규소막(SiC layer)인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 이중 상감 공정의 방법을 설명하기 위한 공정 단면도들이다.
도 3a를 참조하면, 반도체기판 상에 층간절연막(100)에 의해 측벽이 둘러싸여진, 하부 배선(110)을 형성한다. 상기 하부 배선(110)은 상기 반도체기판에 형성된 트랜지스터, 저항 및 커패시터 등의 장치의 각 전극에 접속한다. 이때, 반도체 장치의 고속화를 위해, 상기 하부 배선(110)은 구리 및 알루미늄과 같은 금속막으로 형성하는 것이 바람직하다.
상기 층간절연막(100)은 통상적인 방법을 사용하여 형성한다. 경우에 따라서는, 상기 층간절연막(100)은 상기 하부 배선(110)을 형성하기 위한 다마신 공정의 결과물일 수도 있다. 이때, 상기 층간절연막(100)은 통상적인 실리콘 산화막 또는 저유전막으로 형성하는 것이 바람직하다.
상기 하부 배선(110)을 포함하는 반도체기판 전면에, 하부 식각저지막(120), 하부 절연막(130), 상부 식각저지막(140), 상부 절연막(150) 및 하부 캐핑막(160)이 차례로 적층된 금속간 절연막을 형성한다.
상기 하부 절연막(130) 및 상기 상부 절연막(150)은 저유전막, 즉 SiOC, Spin on 방식으로 형성되는 절연막 및 다공성 절연막 중에서 선택된 적어도 한가지 물질막으로 형성한다. 이때, 상기 하부 절연막(130) 및 상기 상부 절연막(150)이 동일한 물질막으로 형성될 필요는 없다. 상기 하부 절연막(130)은 2000 내지 5000Å의 두께로 형성하고, 상기 상부 절연막(150)은 2000 내지 8000Å의 두께로 형성하는 것이 바람직하다.
상기 하부 캐핑막(160)은 후속 비아 홀 형성을 위한 패터닝 공정에서, 종래 기술에서 설명한 포토레지스트와 상기 상부 절연막(150)이 이상 반응하는 것을 방지하기 위한 물질막이다. 이를 위해, 상기 하부 캐핑막(160)은 실리콘 산화막(SiO2), 탄화 규소막(SiC), 실리콘 질화막(SiN) 및 실리콘 산화질화막(SiOC) 중에서 선택된 적어도 한가지 물질막으로 형성한다. 상기 하부 캐핑막(160)은 PECVD, HDP 또는 ALD 기술 중에서 선택된 한가지 방법을 사용하여, 대략 200Å의 두께로 적층하는 것이 바람직하다. 상기 하부 캐핑막(160)은 종래 기술에서 설명한 포토레지스트의 두께 증가에 따른 문제를 최소화할 수 있는 물질막으로, 이러한 기능은 도 3f에서 상세하게 설명된다.
상기 하부 및 상부 식각저지막(120, 140)은 각각 상기 하부 절연막(130) 및 상기 상부 절연막(150)에 대해 식각 선택비를 갖는 물질막으로 형성한다. 바람직하게는, 상기 하부 및 상부 식각저지막(120, 140)은 탄화 규소막(SiC), 실리콘 산화막(SiO2), 실리콘 질화막(SiN) 및 실리콘 산화질화막(SiON) 중에서 선택된 한가지로형성한다. 마찬가지로, 상기 하부 및 상부 식각저지막(120, 140)은 서로 동일한 물질막으로 형성될 필요는 없다.
도 3b를 참조하면, 상기 하부 캐핑막(160) 상에 제 1 포토레지스트막을 형성한다. 상기 제 1 포토레지스트막에 대해 노광 및 현상 공정을 실시하여, 후속 공정에서 형성되는 비아 홀의 위치를 정의하는 제 1 포토레지스트 패턴(도시하지 않음)을 형성한다. 이때, 상기 제 1 포토레지스트막은 DUV용 포토레지스트이고, 상기 제 1 포토레지스트 패턴 형성을 위한 노광 공정은 자외선을 사용하는 것이 바람직하다.
종래 기술에서 설명한 것처럼, 상기 상부 절연막(150)에는 염기성 물질이 포함될 수도 있다. 하지만, 상기 하부 캐핑막(160)에 의해, 상기 상부 절연막(150)에 포함된 염기성 물질은, 상기 제 1 포토레지스트 패턴 형성을 위한 자외선 노광 공정에서 형성되는, 광발생 산(photo generated acid)과 이상 반응하는 것이 방지된다.
상기 제 1 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 금속간 절연막을 이방성 식각함으로써, 상기 하부 식각저지막(120)을 노출시키는 비아 홀(180)을 형성한다. 이에 따라, 상기 하부 캐핑막(160), 상기 상부 절연막(150), 상기 상부 식각저지막(140) 및 상기 하부 절연막(130)의 내벽이 노출된다. 이후, 상기 제 1 포토레지스트 패턴을 제거한다.
한편, 상기 비아 홀(180) 형성을 위한 이방성 식각 공정은 질소 함유 플라즈마를 사용하여 실시하는 것이 바람직하다. 하지만, 이때 사용되는 상기 질소 원자는 노출된 상기 상부 및 하부 절연막(150, 130)의 측벽을 통해 그 내부로 확산되는 염기성 물질을 형성할 수 있다. 상기 염기성 물질은 종래 기술의 문제점인 포토레지스트 잔존물을 형성하는 주된 원인이다. 상기 염기성 물질은 상기 비아 홀(180) 형성을 위한 이방성 식각 공정이외에도, 상기 제 1 포토레지스트 패턴 제거 공정 및 세정 공정 등에서 형성될 수도 있다.
상기 비아 홀(180)이 형성된 반도체기판 전면에, 상부 캐핑막(190)을 형성한다. 상기 상부 캐핑막(190)은 실리콘 산화막(SiO2), 탄화 규소막(SiC), 실리콘 질화막(SiN) 및 실리콘 산화질화막(SiOC) 중에서 선택된 적어도 한가지 물질막으로 형성한다. 이때, 상기 실리콘 질화막 및 상기 실리콘 산화질화막을 구성하는 질소 원자는, 상기 염기성 물질을 형성하는 원인이되는 질소와 달리, 안정된 비활성 상태를 갖는다.
상기 상부 캐핑막(190)은 PECVD 기술을 사용하여, 도시한 바와 같이 불량한 층덮힘성(step coverage)을 갖도록 형성하는 것이 바람직하다. 이에 따라, 후속 트렌치 라인 형성 공정에서, 상기 비아 홀(180)을 둘러싸는 상기 상부 절연막(150)의 모서리가 라운딩되는 종래 기술의 문제는 최소화될 수 있다. 이는 아래 도 3d에서 더 자세하게 설명된다. 상기 상부 캐핑막(190)은 상기 PECVD 기술 뿐만이 아니라, HDP 기술 또는 ALD 기술 중에서 선택된 한가지 방법 통해 형성할 수도 있다. 이에 더하여, 상기 상부 캐핑막(190)은 FSG를 HDP 방식으로 형성할 수도 있다. 상기 상부 캐핑막(190)은 200 내지 2000Å의 두께로 형성하는 것이 바람직하다.
도 3c를 참조하면, 상기 상부 캐핑막(190) 상에 제 2 포토레지스트막을 형성한다. 상기 제 2 포토레지스트막은 상기 상부 캐핑막(190)으로 덮힌 상기 비아 홀(180)을 채운다. 상기 제 2 포토레지스트막에 대해 노광 및 현상 공정을 실시하여, 제 2 포토레지스트 패턴(200)을 형성한다. 바람직하게는 상기 제 2 포토레지스트 패턴(200)은 상기 비아 홀(180)을 지나며, 상기 비아 홀(180)의 개구부보다 넓은 폭의 개구 패턴을 갖도록 형성한다. 상기 제 2 포토레지스트 패턴(200)의 개구 패턴은 후속 공정에서 형성될 트렌치 라인을 정의하는 역할을 한다.
이때, 상기 제 2 포토레지스트막은 DUV용 포토레지스트이고, 상기 제 2 포토레지스트 패턴(200) 형성을 위한 노광 공정은 자외선을 사용하는 것이 바람직하다. 종래 기술에서 설명한 것처럼, 상기 자외선 노광 공정에 의해 광발생 산이 형성된다.
앞서 설명한 것처럼, 상기 상부 및 하부 절연막(130)에는 염기성 물질이 포함될 수도 있다. 하지만, 상기 상부 캐핑막(190)에 의해, 상기 염기성 물질은 상기 광발생 산과 이상 반응하는 것이 방지된다. 그 결과, 종래 기술에서처럼 포토레지스트 잔존물을 형성하지 않고, 상기 현상 공정을 통해 상기 비아 홀 내에서 완전히 제거된다.
도 3d를 참조하면, 상기 제 2 포토레지스트 패턴(200)을 식각 마스크로 사용하여, 상기 상부 캐핑막(190), 상기 하부 캐핑막(160) 및 상기 상부 절연막(150)을 차례로 식각한다. 이에 따라, 상기 비아 홀(180)의 상부를 노출시키면서 지나는 트렌치 라인(210)을 가지면서, 상기 상부 식각저지막(140) 상에 차례로 적층된 상부절연막 패턴(155), 하부 캐핑 패턴(165) 및 상부 캐핑 패턴(195)이 형성된다. 이때, 상기 트렌치 라인(210)은 도 3c에서 설명한 제 2 포토레지스트 패턴(200)의 개구 패턴 하부에 형성된다.
상기 트렌치 라인(210) 형성을 위한 식각 공정은 상기 상부 및 하부 식각저지막(140, 120)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시한다. 또한, 상기 식각 공정은 이방성 식각의 방법으로 실시한다.
한편, 앞서 설명한 것처럼, 상기 상부 캐핑막(190)은 불량한 층덮힘성을 갖도록 형성되는 것이 바람직하다. 이에 따라, 상기 상부 캐핑막(190)은 상기 비아 홀(180)의 하부 영역에서보다 상기 비아 홀(180) 주변의 상기 하부 캐핑막(160) 및 상기 상부 절연막(150)의 모서리에서 더 두꺼운 두께를 갖는다. 그 결과, 상기 트렌치 라인(210) 형성을 위한 식각 공정 동안, 상기 하부 캐핑 패턴(165) 및 상기 상부 절연막 패턴(155)의 모서리가 라운딩되는 문제는 최소화될 수 있다.
또한, 상기 트렌치 라인(210) 형성을 위한 식각 공정에 의해, 상기 비아 홀(180) 하부 영역(즉, 상기 하부 절연막(130)의 측벽)에 비해 두꺼운 두께로 덮힌 상기 비아 홀(180) 상부 영역(즉, 상기 하부 캐핑 패턴(165)의 측벽)의 상기 상부 캐핑막(190)은 제거된다. 그 결과, 상기 상부 캐핑막(190)이 불량한 층덮힘성을 가질지라도, 상기 비아 홀(180)의 폭이 좁아지는 문제는 최소화된다. 상기 트렌치 라인(210) 형성을 위한 식각 공정의 결과로, 상기 하부 절연막(130)의 측벽에는 상부 캐핑 스페이서(196)가 형성될 수도 있다. 하지만, 상기 하부 절연막(130)의 측벽을 덮는 상기 상부 캐핑막(190)은, 상기한 불량한 층덮힘성에 의해 얇은 두께를 갖기때문에, 상기 트렌치 라인(210) 형성을 위한 식각 공정에서 제거될 수도 있다.
상기 제 2 포토레지스트 패턴(200)을 제거하여, 상기 상부 캐핑 패턴(195)의 상부면을 노출시킨다.
도 3e를 참조하면, 상기 노출된 상부 캐핑 패턴(195)을 식각 마스크로 사용하여, 상기 트렌치 라인(210)에 노출된 상부 식각저지막 패턴(145)을 제거한다. 이때, 상기 비아 홀(180)을 통해 노출된 상기 하부 식각저지막(120) 역시 식각되어, 상기 하부 배선(110)의 상부면이 노출된다.
상기 상부 식각저지막 패턴(145) 제거를 위한 식각 공정은 상기 하부 배선(110) 및 상기 하부 절연막(130)에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
도 3f를 참조하면, 상기 하부 배선(110)이 노출된 반도체기판 전면에 상부 금속막(도시하지 않음)을 형성한다. 상기 상부 금속막은 통상적인 전기 도금(electroplating) 기술을 사용하여 형성하는 구리막인 것이 바람직하다.
이후, 상기 상부 금속막을 평탄화 식각하여 상기 상부 캐핑 패턴(195)의 상부면을 노출시킴으로써, 상부 배선(220)을 형성한다. 상기 상부 배선(220) 형성을 위한 평탄화 식각 공정은 화학 기계적 연마 기술을 사용하여 실시하는 것이 바람직하다. 이때, 인접하는 상부 배선(220)들 사이의 단락(short)를 방지하기 위해, 상기 평탄화 식각 공정은 과도식각의 방법이 적용된다. 그 결과, 상기 상부 캐핑 패턴(195) 또는 상기 하부 캐핑 패턴(165)이 제거될 수도 있다.
한편, 종래 기술에 따를 경우, 상기 상부 절연막(150)은 상기 평탄화 식각공정에서의 상기 과도식각에 따른 리세스 두께를 고려하여 적층된다. 하지만, 상기 상부 캐핑막(190)은 종래 기술에 따른 평탄화 식각 공정에서 상기 상부 절연막(150)이 담당하는 과도식각을 위한 완충막의 역할을 대신한다. 따라서, 본 발명에 따를 경우, 상기 상부 절연막(150) 또는 상기 하부 캐핑막(160)은 상기 과도 식각될 두께만큼 얇은 두께를 갖도록 형성할 수 있다.
종래 기술에 따르면, 상기 비아 홀(40)은 상기 하부절연막(25), 상기 상부 식각저지막(30) 및 상기 상부 절연막(35)을 관통한다. 따라서, 상기 비아 홀(40) 형성을 위한 식각 공정에서 식각될 물질막의 두께는 매우 두껍다. 이처럼 두꺼운 두께의 물질막을 식각하기 위해서는 더 높은 두께의 포토레지스트막을 형성해야하는데, 이는 사진 공정을 어렵게하는 원인이 된다. 이에 비해, 앞서 설명한 것처럼, 본 발명은 상기 상부 절연막(150) 또는 상기 하부 캐핑막(160)의 두께를 감소시킬 수 있다. 그 결과, 상기 비아 홀(180) 형성을 위한 사진 공정에 충분한 공정 마진을 제공할 수 있다.
도 4는 본 발명의 바람직한 실시예에 따라 형성된, 금속간 절연막 패턴을 나타내는 사시도이다.
도 4를 참조하면, 반도체기판 상에 하부 배선(110)이 배치된다. 상기 하부 배선(110)은 상기 반도체기판 상에 형성된 트랜지스터, 저항 및 커패시터의 각 전극에 접속한다. 상기 하부 배선(110)은 구리 및 알루미륨 등의 금속 또는 다결정 실리콘으로 이루어지는 것이 바람직하다.
상기 하부 배선(110)의 상부에는, 상기 하부 배선(110)의 소정 영역 상부면을 노출시키는 비아 홀(180)을 갖는 하부 식각저지막(120) 및 하부 절연막(130)이 차례로 적층된다.
상기 하부 절연막(130) 상에는 차례로 적층되어 트렌치 라인(210)을 정의하는, 상부 식각저지막 패턴(145), 상부 절연막 패턴(155) 및 하부 캐핑 패턴(165)이 배치된다. 상기 트렌치 라인(210)은 상기 비아 홀(180)을 노출시키면서 지난다.
한편, 상기 비아 홀(180)의 내벽, 즉 상기 하부 절연막(130)의 내벽에는 상부 캐핑 스페이서(196)가 더 배치될 수도 있다. 또한, 상기 하부 캐핑 패턴(165)의 상부에는 상기 하부 캐핑 패턴(165)과 동일한 폭을 갖는, 상부 캐핑 패턴(195)이 배치될 수도 있다.
상기 하부 식각저지막(120) 및 상기 상부 식각저지막 패턴(145)은 탄화규소막(SiC layer)으로 이루어진다.
상기 하부 절연막(130) 및 상기 상부 절연막 패턴(155)은 SiO2막, SiOF막, SiOC막, SOG막(spin on glass layer) 및 다공성 절연막(porous dielectric) 중에서 선택된 적어도 한가지이다. 상기 하부 절연막(130)은 2000 내지 5000Å의 두께인 것이 바람직하고, 상기 상부 절연막 패턴(155)는 2000 내지 8000 Å인 것이 바람직하다.
상기 하부 캐핑 패턴(165), 상부 캐핑 패턴(195) 및 상부 캐핑 스페이서(196)는 실리콘 산화막, 탄화 규소막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지이다. 특히, 상기 상부 캐핑 스페이서(196)는 상기상부 캐핑 패턴(195)과 동일한 물질로 이루어지는 것을 특징으로 한다. 하지만, 상기 하부 캐핑 패턴(165) 및 상기 상부 캐핑 패턴(195)은 서로 동일한 물질막으로 구성될 필요는 없다. 상기 하부 캐핑 패턴(165)은 적어도 200Å의 두께이고, 상기 상부 캐핑 패턴(195)는 200 내지 2000Å의 두께인 것이 바람직하다.
본 발명에 따르면, 비아 홀이 형성된 반도체기판에 상부 캐핑막을 형성한다. 이에 따라, 트렌치 라인 형성을 위해 적층되는 포토레지스트가 상부 절연막에 포함된 염기성 물질과 반응하는 것을 차단할 수 있다. 그 결과, 포토레지스트 잔존물이 형성되지 않아 서로 다른 층에 형성된 배선 사이의 단선을 예방할 수 있다.
또한, 본 발명에 따르면, 상부 캐핑막은 불량한 층덮힘성을 갖도록 적층된다. 이에 따라, 상부 절연막 모서리의 라운딩 문제는 최소화된다. 또한, 상부 캐핑막은 비아 홀을 형성한 후 적층됨으로써, 상부 절연막의 두께를 감소시킬 수 있다. 그 결과, 비아 홀 형성을 위한 포토레지스트막의 두께를 감소시킬 수 있어, 안정된 사진 공정의 진행이 가능하다.

Claims (23)

  1. 반도체기판 상에 하부 배선을 형성하는 단계;
    상기 하부 배선을 포함하는 반도체기판 전면에, 하부 절연막 및 상부 절연막이 차례로 적층된 금속간 절연막을 형성하는 단계;
    상기 금속간 절연막을 패터닝하여, 상기 하부 배선의 상부면을 노출시키는 비아 홀을 형성하는 단계;
    상기 비아 홀을 포함하는 반도체기판 전면에, 상부 캐핑막을 형성하는 단계; 및
    상기 상부 캐핑막 및 상기 상부 절연막을 차례로 패터닝하여, 상기 비아 홀의 상부를 노출시키는 트렌치 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 하부 절연막은 SiO2막, SiOF막, SiOC막 및 다공성 절연막(porous dielectric) 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  3. 제 1 항에 있어서,
    상기 상부 절연막은 SiO2막, SiOF막, SiOC막 및 다공성 절연막(porous dielectric) 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  4. 제 1 항에 있어서,
    상기 상부 캐핑막은 실리콘 산화막, 탄화 규소막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  5. 제 1 항에 있어서,
    상기 상부 캐핑막은 플라즈마 강화 화학 기상 증착(PECVD) 기술, 고밀도 플라즈마(HDP) 기술 및 원자층 증착(ALD) 기술 중의 적어도 한가지 방법을 사용하여 형성하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  6. 제 1 항에 있어서,
    상기 금속간 절연막을 형성하는 단계는 상기 상부 절연막 상에 하부 캐핑막을 형성하는 단계를 더 포함하는 금속간 절연막 패턴 형성 방법.
  7. 제 6 항에 있어서,
    상기 하부 캐핑막은 실리콘 산화막, 탄화 규소막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지로 형성하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  8. 제 1 항에 있어서,
    상기 비아 홀을 형성하는 단계는 상기 하부 배선에 대해 선택비를 갖는 식각 레서피를 사용한, 이방성 식각 방법으로 실시하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  9. 제 1 항에 있어서,
    상기 트렌치 라인을 형성하는 단계는
    상기 상부 캐핑막 상에, 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막에 대해 사진 공정을 실시함으로써, 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 상부 캐핑막 및 상부 절연막을 차례로 식각함으로써, 상부 캐핑 패턴 및 상부 절연막 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하되,
    상기 사진 공정은 자외선을 사용하는 노광 단계를 포함하고,
    상기 상부 절연막 패턴 형성을 위한 식각 공정은 상기 하부 절연막에 의해 둘러싸인 비아 홀의 내벽에 상부 캐핑 스페이서를 형성하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  10. 제 1 항에 있어서,
    상기 금속간 절연막을 형성하는 단계는 상기 하부 절연막을 형성하기 전에, 상기 하부 배선을 덮는 하부 식각저지막을 형성하는 단계를 더 포함하는 금속간 절연막 패턴 형성 방법.
  11. 제 10 항에 있어서,
    상기 하부 식각저지막은 탄화 규소막(SiC layer)로 형성하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  12. 제 10 항에 있어서,
    상기 비아 홀을 형성하는 단계는 상기 하부 식각저지막에 대해 선택비를 갖는 식각 레서피를 사용하여, 상기 금속간 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  13. 제 10 항에 있어서,
    상기 트렌치 라인을 형성하는 단계는
    상기 하부 식각저지막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여,상기 상부 캐핑 패턴 및 상부 절연막을 차례로 식각하는 단계; 및
    상기 하부 배선에 대해 식각 선택비를 갖는 식각 레서피를 사용하여, 상기 하부 식각저지막을 식각하는 단계를 포함하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  14. 제 1 항에 있어서,
    상기 금속간 절연막을 형성하는 단계는 상기 상부 절연막을 형성하기 전에, 상기 하부 절연막 상에 상부 식각저지막을 형성하는 단계를 더 포함하는 금속간 절연막 패턴 형성 방법.
  15. 제 14 항에 있어서,
    상기 상부 식각저지막은 탄화규소막(SiC layer)로 형성하는 것을 특징으로 하는 금속간 절연막 패턴 형성 방법.
  16. 반도체기판 상에 배치된 하부 배선;
    상기 하부 배선을 노출시키는 비아 홀을 가지면서, 상기 하부 배선이 배치된 반도체기판을 덮는 하부 절연막; 및
    상기 비아 홀을 노출시키는 트렌치 라인을 구비하면서, 상기 하부 절연막 상에 차례로 적층된 상부 절연막 패턴 및 하부 캐핑 패턴을 포함하는 것을 특징으로 하는 금속간 절연막 패턴.
  17. 제 16 항에 있어서,
    상기 하부 절연막은 SiO2막, SiOF막, SiOC막 및 다공성 절연막(porous dielectric) 중에서 선택된 적어도 한가지인 것을 특징으로 하는 금속간 절연막 패턴.
  18. 제 16 항에 있어서,
    상기 상부 절연막 패턴은 SiO2막, SiOF막, SiOC막 및 다공성 절연막(porous dielectric) 중에서 선택된 적어도 한가지인 것을 특징으로 하는 금속간 절연막 패턴.
  19. 제 16 항에 있어서,
    상기 하부 캐핑 패턴은 실리콘 산화막, 탄화 규소막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지인 것을 특징으로 하는 금속간 절연막 패턴.
  20. 제 16 항에 있어서,
    상기 비아 홀의 내벽에 배치되는 상부 캐핑 스페이서를 더 포함하는 금속간 절연막 패턴.
  21. 제 20 항에 있어서,
    상기 상부 캐핑 스페이서는 실리콘 산화막, 탄화 규소막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택된 적어도 한가지인 것을 특징으로 하는 금속간 절연막 패턴.
  22. 제 16 항에 있어서,
    상기 하부 절연막 및 상기 하부 배선 사이에 배치되는, 탄화규소막(SiC layer)으로 이루어진 하부 식각저지막을 더 포함하는 금속간 절연막 패턴.
  23. 제 16 항에 있어서,
    상기 상부 절연막 패턴 및 상기 하부 절연막 사이에 배치되는, 탄화규소막(SiC layer)으로 이루어진 상부 식각저지막 패턴을 더 포함하는 금속간 절연막 패턴.
KR10-2002-0017949A 2002-04-02 2002-04-02 금속간 절연막 패턴 및 그 형성 방법 KR100454128B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0017949A KR100454128B1 (ko) 2002-04-02 2002-04-02 금속간 절연막 패턴 및 그 형성 방법
US10/404,210 US6849536B2 (en) 2002-04-02 2003-04-01 Inter-metal dielectric patterns and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0017949A KR100454128B1 (ko) 2002-04-02 2002-04-02 금속간 절연막 패턴 및 그 형성 방법

Publications (2)

Publication Number Publication Date
KR20030079132A true KR20030079132A (ko) 2003-10-10
KR100454128B1 KR100454128B1 (ko) 2004-10-26

Family

ID=28450118

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0017949A KR100454128B1 (ko) 2002-04-02 2002-04-02 금속간 절연막 패턴 및 그 형성 방법

Country Status (2)

Country Link
US (1) US6849536B2 (ko)
KR (1) KR100454128B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7262133B2 (en) * 2003-01-07 2007-08-28 Applied Materials, Inc. Enhancement of copper line reliability using thin ALD tan film to cap the copper line
US7307346B2 (en) * 2004-05-18 2007-12-11 Infineon Technologies Ag Final passivation scheme for integrated circuits
US7876906B2 (en) 2006-05-30 2011-01-25 Sonitus Medical, Inc. Methods and apparatus for processing audio signals
JP5161503B2 (ja) * 2007-07-09 2013-03-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20090181532A1 (en) * 2008-01-10 2009-07-16 International Business Machines Corporation Integration scheme for extension of via opening depth
US8295506B2 (en) 2008-07-17 2012-10-23 Sonitus Medical, Inc. Systems and methods for intra-oral based communications
DE102008063430B4 (de) * 2008-12-31 2016-11-24 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Metallisierungssystem eines Halbleiterbauelements mit zusätzlich verjüngten Übergangskontakten
DE102009023251B4 (de) * 2009-05-29 2011-02-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Kontaktelements mit großem Aspektverhältnis und mit einer günstigeren Form in einem Halbleiterbauelement zur Verbesserung der Abscheidung einer Beschichtung
AU2010301027B2 (en) 2009-10-02 2014-11-06 Soundmed, Llc Intraoral appliance for sound transmission via bone conduction
KR20140004343A (ko) * 2012-07-02 2014-01-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9437479B2 (en) * 2013-11-19 2016-09-06 Applied Materials, Inc. Methods for forming an interconnect pattern on a substrate
US11488926B2 (en) * 2020-06-11 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned interconnect structure

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100577557B1 (ko) * 1999-06-10 2006-05-08 삼성전자주식회사 반도체소자의 금속배선 및 그 제조방법
TW451417B (en) * 2000-08-07 2001-08-21 United Microelectronics Corp Manufacturing method for dual damascene structure
US20030139034A1 (en) * 2002-01-22 2003-07-24 Yu-Shen Yuang Dual damascene structure and method of making same

Also Published As

Publication number Publication date
US6849536B2 (en) 2005-02-01
US20030186538A1 (en) 2003-10-02
KR100454128B1 (ko) 2004-10-26

Similar Documents

Publication Publication Date Title
US7611986B2 (en) Dual damascene patterning method
US6911389B2 (en) Self aligned vias in dual damascene interconnect, buried mask approach
US7470616B1 (en) Damascene wiring fabrication methods incorporating dielectric cap etch process with hard mask retention
JP2005072384A (ja) 電子デバイスの製造方法
JP3700460B2 (ja) 半導体装置およびその製造方法
KR100454128B1 (ko) 금속간 절연막 패턴 및 그 형성 방법
JP2000188330A (ja) デュアルダマシン配線の形成方法
US6821896B1 (en) Method to eliminate via poison effect
KR100539444B1 (ko) 반도체 소자의 금속배선 형성방법
JP2011171623A (ja) 半導体装置及びその製造方法
US6258712B1 (en) Method for forming a borderless contact
EP1646083B1 (en) Alternative dual damascene patterning approach
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
JP4232215B2 (ja) 半導体装置の製造方法
KR100539443B1 (ko) 반도체 소자의 금속배선 형성방법
KR101021176B1 (ko) 반도체 소자의 금속배선 형성방법
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
KR100799118B1 (ko) 다층 구리 배선의 형성 방법
KR100737701B1 (ko) 반도체 소자의 배선 형성 방법
KR101005737B1 (ko) 반도체 소자의 금속배선 형성방법
KR20000072897A (ko) 반도체 장치의 제조 방법
KR100784074B1 (ko) 반도체 소자의 비트 라인 형성 방법
KR101024871B1 (ko) 듀얼 다마신 패턴 형성 방법
KR100483838B1 (ko) 금속배선의 듀얼 다마신 방법
KR101005738B1 (ko) 반도체 소자의 듀얼 다마신 패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110930

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee