KR20030058006A - 반도체 메모리 소자의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 캐패시터의 높이를 높이는 것 없이 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공한다.

본 발명은 소정의 공정이 완료된 반도체 기판 상에 산화막을 형성하는 단계; 산화막을 식각하여 기판의 일부를 노출시키는 캐패시터용 콘택홀을 형성하는 단계; 콘택홀 표면 및 산화막 표면 상에 하부전극을 형성하는 단계; 하부전극의 제 1 방향의 산화막만을 제거하여 제 1 방향으로 하부전극의 외벽을 노출시키는 단계; 하부전극의 내벽 표면에만 MPS층을 형성하는 단계; 및 MPS층 및 하부전극을 산화막의 표면이 노출되도록 전면식각하여 하부전극을 분리하는 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

Description

반도체 메모리 소자의 캐패시터 제조방법{METHOD OF MANUFACTURING CAPACITOR FOR SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 메모리 소자의 캐패시터 제조방법에 관한 것이다.

반도체 메모리 소자의 고집적화에 따라 캐패시터의 하부전극인 스토리지 노드전극의 형상을 대부분 내부 실린더형으로 형성하고 있다. 또한 좁은 셀면적 내에서 충분한 캐패시터를 확보하기 위하여, 캐패시터 높이를 높이는 방법 이외에도 하부전극 표면에 MPS(Metastable PolySilicon)를 성장시켜 표면적을 증대시키거나 고유전율의 유전막을 적용하는 방법 등이 이루어지고 있다.

그러나, 캐패시터 높이를 예컨대, 1.5㎛ 이상으로 증가시키게 되면, 캐패시터의 하부전극 분리를 위한 식각공정시 하부전극 사이를 절연하는 산화막의 중간부분에 보우잉(bowing) 현상이 유발되어 누설전류 등이 야기되므로, 고용량의 캐패시터를 얻기 위하여 캐패시터의 높이를 일정치 이상으로 높이는 데에는 한계가 있다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 캐패시터의 높이를 높이는 것 없이 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있는 반도체 메모리 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도.

도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 평면도.

※도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 11 : 층간절연막

12 : 반사방지막 13 : 플러그

14 : 산화막 15 : 하부전극

16 : 마스크 패턴 17 : 포토레지스트막

18 : MPS층 19 : 유전막

20 : 상부전극

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 산화막을 형성하는 단계; 산화막을 식각하여 기판의 일부를 노출시키는 캐패시터용 콘택홀을 형성하는 단계; 콘택홀 표면 및 산화막 표면 상에 하부전극을 형성하는 단계; 하부전극의 제 1 방향의 산화막만을 제거하여 제 1 방향으로 하부전극의 외벽을 노출시키는 단계; 하부전극의 내벽 표면에만 MPS층을 형성하는 단계; 및 MPS층 및 하부전극을 산화막의 표면이 노출되도록 전면식각하여 하부전극을 분리하는 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

또한, 상기의 기술적 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 상기의 본 발명의 목적은 소정의 공정이 완료된 반도체 기판 상에 산화막을 형성하는 단계; 산화막을 식각하여 기판의 일부를 노출시키는 캐패시터용 콘택홀을 형성하는 단계; 콘택홀 표면 및 산화막 표면 상에 하부전극을 형성하는 단계; 하부전극의 제 1 방향의 산화막만을 제거하여 제 1 방향으로 하부전극의 외벽을 노출시키는 단계; 하부전극을 산화막 표면이 노출되도록 전면식각하여 하부전극을 분리하는 단계; 및 분리된 하부전극의 내벽 표면에만 MPS층을 형성하는 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조방법에 의해 달성될 수 있다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

도 1a 내지 도 1e 및 도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 설명하기 위한 단면도 및 평면도로서, 도 1a 내지 도 1e는 도 2의 X축 방향으로의 단면을 나타낸다.

도 1a를 참조하면, 반도체 기판(10) 상에 층간절연막(11) 및 반사방지막(12)을 형성하고, 기판(10)의 일부가 노출되도록 반사방지막(12) 및 층간절연막(11)을 식각하여 플러그용 제 1 콘택홀을 형성한다. 그 다음, 상기 제 1 콘택홀에 매립되도록 반사방지막(11) 상에 플러그용 도전막으로서 폴리실리콘막을 증착하고 전면식각하여 플러그(13)를 형성한다. 그 후, 기판 전면 상에 캐패시터 형성을 위한 산화막(14)을 형성한다. 산화막(14)은 HDP(High density Plasma) 산화막, USG(Undpoed Silicate Glass)막, PSG막, BSPG막, PE-TEOS막 및 LP-TEOS막으로부터 선택되는 하나의 막으로 형성한다. 그 다음, 포토리소그라피 및 식각공정으로 플러그(13) 및 이 플러그(13)의 주변영역이 일부 노출되도록 산화막(14)을 식각하여 캐패시터용 제 2 콘택홀을 형성하고, 제 2 콘택홀 표면 및 산화막(14) 상부에 폴리실리콘 계열 또는 금속계열의 막으로 하부전극(15)을 형성한다.

도 1b를 참조하면, 기판 전면 상에 제 1 포토레지스트막을 도포하고 노광 및 현상하여, X축 방향의 하부전극(15) 사이의 산화막(14)만을 노출시키는 마스크 패턴(16)을 형성한다. 그 다음, 마스크 패턴(16)을 식각마스크로하여 노출된 산화막(14)을 식각하여 X축 방향의 하부전극(15)의 외벽을 노출시킨다.

도 1c를 참조하면, 공지된 방법으로 마스크 패턴(16)을 제거하고, 이후 화학기계연마(Chemical Mechanial Polishing; CMP) 공정시 슬러리 및 연마물질 등의 잔류를 방지하기 위하여, 하부전극(15) 외벽 사이의 공간 및 제 2 콘택홀에 매립되도록 기판 전면 상에 매립용 물질막으로서 제 2 포토레지스트막(17)을 형성한다. 그 다음, 제 2 포토레지스트막(17) 및 하부전극(15)을 CMP 공정으로 산화막(14)의 표면이 노출되도록 전면 식각하여 하부전극(15)을 분리시킨다. 여기서, CMP 공정은 에치백(etch back) 공정으로 대체할 수 있다. 그리고 나서, 공지된 방법으로 제 2 포토레지스트막(17)을 제거하여 분리된 하부전극(15)을 노출시킨다. 즉, 도 2는 이때의 평면도로서, 도 2에 도시된 바와 같이, X 축방향으로는 하부전극(15)의 내벽뿐만 아니라 외벽도 노출되어 하부전극(15)의 표면적이 현저하게 증대될 수 있다.

도 1d를 참조하면, 표면적 증대를 위하여 분리된 하부전극(15)의 내벽 표면에만 MPS층(18)을 형성한다. 그 다음, 도 1e에 도시된 바와 같이, MPS층(18)이 형성된 하부전극(15) 표면을 덮도록 기판 전면 상에 유전막(19) 및 상부전극(20)을 형성하고 패터닝하여 실린더 형상의 캐패시터를 완성한다. 여기서, 유전막(19)은 PZT막, TiO막, STO막, TaO막, TaON막, ONO막, NO막 및 BST막으로부터 선택되는 하나의 막으로 형성하고, 상부전극(20)은 폴리실리콘 계열이나 금속계열의 막으로 형성한다.

상기 실시예에 의하면, 하부전극의 내벽 뿐만 아니라 동시에 X축 방향으로는 외벽도 노출시켜 하부전극의 표면적을 충분히 증대시키므로 캐패시터 용량 증가를 위하여 캐패시터의 높이를 높일 필요가 없게 된다. 이에 따라, 캐패시터 높이 증가에 따른 산화막의 보우잉 현상 등이 발생하지 않고 이에 따라 누설전류 특성도향상될 수 있다.

한편, 상기 실시예에서는 하부전극 분리를 위한 CMP 공정을 MPS 층을 형성하기 전에 수행하였지만, 이와 달리 하부전극 표면에 MPS층을 형성한 다음, 하부전극 분리공정을 수행할 수도 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 하부전극의 외벽도 노출시켜 표면적을 충분히 증대시킴에 따라 캐패시터의 높이를 높이는 것 없이도 고집적화에 대응하는 충분한 캐패시터 용량을 확보할 수 있다.

Claims (6)

1. 소정의 공정이 완료된 반도체 기판 상에 산화막을 형성하는 단계;

   상기 산화막을 식각하여 상기 기판의 일부를 노출시키는 캐패시터용 콘택홀을 형성하는 단계;

   상기 콘택홀 표면 및 산화막 표면 상에 하부전극을 형성하는 단계;

   상기 하부전극의 제 1 방향의 산화막만을 제거하여 상기 제 1 방향으로 상기 하부전극의 외벽을 노출시키는 단계;

   상기 하부전극의 내벽 표면에만 MPS층을 형성하는 단계; 및

   상기 MPS층 및 하부전극을 상기 산화막의 표면이 노출되도록 전면식각하여 하부전극을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 제 1 방향으로 하부전극의 외벽을 노출시키는 단계는

   상기 기판 상에 상기 제 1 방향의 하부전극 사이의 산화막만을 노출시키는 마스크 패턴을 형성하는 단계;

   상기 마스크 패턴을 식각마스크로하여 상기 노출된 산화막을 식각하여 상기제 1 방향으로 상기 하부전극의 외벽을 노출시키는 단계; 및

   상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 전면식각은 CMP 공정이나 에치백 공정으로 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
4. 소정의 공정이 완료된 반도체 기판 상에 산화막을 형성하는 단계;

   상기 산화막을 식각하여 상기 기판의 일부를 노출시키는 캐패시터용 콘택홀을 형성하는 단계;

   상기 콘택홀 표면 및 산화막 표면 상에 하부전극을 형성하는 단계;

   상기 하부전극의 제 1 방향의 산화막만을 제거하여 상기 제 1 방향으로 상기 하부전극의 외벽을 노출시키는 단계;

   상기 하부전극을 상기 산화막 표면이 노출되도록 전면식각하여 하부전극을 분리하는 단계; 및

   상기 분리된 하부전극의 내벽 표면에만 MPS층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
5. 제 4 항에 있어서,

   상기 제 1 방향으로 하부전극의 외벽을 노출시키는 단계는

   상기 기판 상에 상기 제 1 방향의 하부전극 사이의 산화막만을 노출시키는 마스크 패턴을 형성하는 단계;

   상기 마스크 패턴을 식각마스크로하여 상기 노출된 산화막을 식각하여 상기제 1 방향으로 상기 하부전극의 외벽을 노출시키는 단계; 및

   상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.
6. 제 4 항에 있어서,

   상기 전면식각은 CMP 공정이나 에치백 공정으로 수행하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조방법.