KR20030050949A - 엠아이엠 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 MIM(Metal Insulator Metal) 캐패시터의 폴라리티(polarity) 특성을 개선하기 위한 방법을 개시하며, 개시된 본 발명의 MIM 캐패시터 형성방법은, 상면에 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층 상에 하부전극용 제1금속막을 형성하는 단계; 상기 제1금속막의 표면 거칠기가 개선되도록, 그 표면을 표면 처리하는 단계; 상기 표면 처리된 하부전극용 제1금속막 상에 유전체막과 상부전극용 제2금속막을 차례로 형성하는 단계; 상기 제2금속막 및 유전체막을 식각하여 캐패시터 상부전극을 형성하는 단계; 및 상기 제1금속막을 식각하여 캐패시터 하부전극을 형성하는 단계를 포함한다. 여기서, 상기 제1금속막의 표면 처리는 플라즈마 처리로 수행하며, 이때, 상기 플라즈마 처리는 N2, O2 및 Ar로 이루어지는 그룹으로부터 선택되는 어느 하나의 가스를 소오스 가스로 사용하면서, 파워를 50∼3000W, 기판 온도를 상온∼400℃로 하는 공정 조건에서 5∼200초 동안 수행한다. 또한, 상기 제1금속막의 표면 처리는 극미세 슬러리(slurry)를 이용한 CMP 공정으로 수행할 수 있으며, 상기 CMP 공정 후에는 HF 가스를 이용한 세정 공정을 수행한다.

Description

엠아이엠 캐패시터 형성방법{METHOD FOR FORMING MIM CAPACITOR}
본 발명은 MIM 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, MIM 캐패시터에서의 폴라리티(polarity) 특성을 향상시키기 위한 방법에 관한 것이다.
현재 아날로그 캐패시터(analog capacitor)의 추세는 PIP(Poly-Insulator-Poly) 구조에서 MIM(Metal-Insulator-Metal) 구조로 전환되고 있다. 이것은 RF 대역의 아날로그 회로에 사용되는 캐패시터는 높은 Q(Quality Factor) 값이 요구되는데, 이를 실현하기 위해선 전극 재료로서 공핍(Depletion)이 거의 없고, 저항이 낮은 금속 전극의 사용이 필수적이기 때문이다.
도 1a 내지 도 1d는 종래의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 공지의 반도체 제조 공정에 따라 소정의 하지층(10)을 형성한 상태에서, 상기 하지층(10) 상에 하부전극용 제1금속막(11), 유전체막(12) 및 상부전극용 제2금속막(13)을 순차적으로 형성한다.
여기서, 상기 하지층(10)은 트랜지스터 및 비트라인과 이들을 덮도록 형성된 층간절연막을 포함하는 것으로 이해될 수 있다. 상기 하부전극용 금속막(11)은 실질적인 배선용 금속막의 상,하에 베리어막 및 반사방지막이 형성된 적층막, 예컨데, Ti/TiN/Al/Ti/TiN의 적층막으로 이루어진 것으로 이해될 수 있고, 상기 상부전극용 제2금속막은 TiN, Ta 또는 TaN인 것으로 이해될 수 있다. 또한, 하지층(10)에는 콘택플러그가 존재하고, 이 콘택플러그는 상기 하부전극용 제1금속막(11)과 콘택된 것으로 이해될 수 있다.
그 다음, 도 1b에 도시된 바와 같이, 포토리소그라피 공정에 따라 상기 제2금속막(13)과 유전체막(12) 및 제1금속막(11)을 식각하고, 이를 통해, 캐패시터 상부전극(13a)을 형성한다.
그런다음, 도 1c에 도시된 바와 같이, 포토리소그라피(Photolithography) 공정에 따라 제1금속막을 식각하여 캐패시터 하부전극(11a)를 형성하고, 이 결과로서, MIM 캐패시터(14)를 형성한다.
이후, 도 1d에 도시된 바와 같이, 상기 MIM 캐패시터를 덮도록 절연막(15)을 형성한 상태에서, 상기 절연막(15)의 소정 부분들을 선택적으로 식각하여 상기 캐패시터 하부전극(11a)과 상부전극(13a)을 각각 노출시키는 콘택홀들을 형성하고, 이어서, 상기 절연막(15) 상에 상기 콘택홀들 각각을 통해 하부전극(11a) 및 상부전극(13a)과 각각 콘택되는 패드들(16a, 16b)를 형성한다.
그러나, 전술한 바와 같은 종래의 기술에 따라 형성되는 MIM 캐패시터는, 도 1c에 도시된 바와 같이, 하부전극용 제1금속막(11)의 표면 거칠기(roughness)가 매우 불량하다. 또한, 유전체막(12)이 증착되면서 표면 거칠기는 점점 감소하며, 그래서, 상부전극이 형성되는 계면은 하부전극의 계면 보다 거칠기가 양호하지만, 이 경우에는 폴라리티(polarity) 특성이 불량해진다. 여기서, 상기 하부전극용 제1금속막(11)의 표면 거칠기가 불량한 것은 Ti/TiN/Al/Ti/TiN의 적층막 구조에서 최상층에 배치되는 TiN(a)이 주상(Columnar) 구조를 갖기 때문이다.
예컨데, 상부전극에 "+"의 바이어스를 가하면, 하부전극의 표면 거칠기가 불량한 것으로 인해 자기장의 집중 현상이 발생하여, "-"의 바이어스를 가한 경우 보다 누설 전류가 크게 나빠지며, 도 2a 및 도 2b를 참조할 때, 상부전극에포지티브(+)의 바이어스를 인가한 결과, 네가티브(-)의 바이어스를 가한 경우 보다 3V 이상 큰 차이를 보인다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하부전극용 제1금속막의 표면 거칠기 불량에 기인하는 폴라리티(polarity) 특성의 불량을 개선시킬 수 있는 MIM 캐패시터 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래의 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2a 및 도 2b는 종래의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 하지층
23 : 제1금속막 23a : 표면 처리된 제1금속막
23b : 캐패시터 하부전극 24 : 유전체막
25 : 제2금속막 25a : 캐패시터 상부전극
30 : MIM 캐패시터
상기와 같은 목적을 달성하기 위한 본 발명의 MIM 캐패시터 형성방법은, 상면에 하지층이 형성된 반도체 기판을 제공하는 단계; 상기 하지층 상에 하부전극용 제1금속막을 형성하는 단계; 상기 제1금속막의 표면 거칠기가 개선되도록, 그 표면을 표면 처리하는 단계; 상기 표면 처리된 하부전극용 제1금속막 상에 유전체막과 상부전극용 제2금속막을 차례로 형성하는 단계; 상기 제2금속막 및 유전체막을 식각하여 캐패시터 상부전극을 형성하는 단계; 및 상기 제1금속막을 식각하여 캐패시터 하부전극을 형성하는 단계를 포함한다.
여기서, 상기 제1금속막의 표면 처리는 플라즈마 처리로 수행하며, 상기 플라즈마 처리는 N2, O2 및 Ar로 이루어지는 그룹으로부터 선택되는 어느 하나의 가스를 소오스 가스로 사용하면서, 파워를 50∼3000W, 기판 온도를 상온∼400℃로 하는 공정 조건에서 5∼200초 동안 수행한다.
또한, 상기 제1금속막의 표면 처리는 극미세 슬러리(slurry)를 이용한 CMP 공정으로 수행할 수 있으며, 상기 CMP 공정 후에는 HF 가스를 이용한 세정 공정을 수행한다.
본 발명에 따르면, 하부전극용 제1금속막의 증착 후에 그 표면을 플라즈마로 처리함으로써, 그 표면 거칠기를 완화시켜 MIM 캐패시터의 폴라리티(polarity) 특성을 개선시킬 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 MIM 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 공지의 반도체 제조 공정에 따라 트랜지스터 및 비트라인과 이들을 덮도록 형성된 층간절연막, 그리고, 상기 층간절연막의 적소에 콘택플러그를 포함하는 하지층(22)을 형성한다. 그런다음, 상기 하지층(22) 상에, 예컨데, Ti/TiN/Al/Ti/TiN의 적층막 구조로 이루어진 하부전극용 제1금속막(23)을 형성한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 제1금속막에 대해 표면 처리 공정을 수행하고, 이를 통해, 상기 제1금속막의 표면 거칠기를 개선시킨다. 여기서, 상기 제1금속막에 표면 처리는, 바람직하게, 플라즈마(plasma) 처리로 수행하며, 이때, 상기 플라즈마 처리는 N2, O2 또는 Ar 가스 중의 어느 하나를 소오스 가스로 사용하면서, 파워를 50∼3000W, 기판 온도를 상온∼400℃로 하는 공정 조건에서 5∼200초 동안 수행한다.
또한, 상기 제1금속막에 대한 표면 처리는, 상기 플라즈마 처리가 아닌, 극미세 슬러리(slurry)를 이용한 CMP(Chemical Mechanical Polishing) 공정으로 수행하는 것도 가능하며, 이 경우, CMP 공정 후에는 HF 가스를 이용한 세정 공정을 수행한다.
도 3b에서, 도면부호 23a는 표면 처리된 제1금속막을 나타낸다.
계속해서, 도 3c에 도시된 바와 같이, 표면 처리된 제1금속막(23a) 상에 유전체막(24)과 상부전극용 제2금속막(25)을 차례로 증착한다.
그리고나서, 도 3d에 도시된 바와 같이, 제2금속막(25)과 유전체막(24)을 패터닝하여 캐패시터 상부전극(25a)를 형성하고, 연이어, 표면 처리된 제1금속막을 식각하여 캐패시터 하부전극(23b)을 형성함으로써, 본 발명의 MIM 캐패시터를 완성한다.
이후, 공지의 패드 공정을 수행하여 캐패시터 하부전극 및 상부전극과 각각 콘택되는 금속배선들을 형성한다.
전술한 바와 같은 공정을 통해 형성되는 본 발명의 MIM 캐패시터는 표면 처리, 예컨데, 플라즈마 처리를 통해 하부전극용 제1금속막의 표면 거칠기를 완화시킬 수 있으며, 따라서, 캐패시터 상부전극에 포지티브 바이어스가 인가되더라도 그 특성 저하를 방지할 수 있는 바, 폴라리티(polarity) 특성을 개선시킬 수 있다.
이상에서와 같이, 본 발명은 캐패시터 하부전극용 금속막의 증착 후에, 그 표면 거칠기를 개선시킴으로써, 제조 완료된 MIM 캐패시터에서의 표면 거칠기 불량에 따른 전기장 집중 현상을 방지할 수 있으며, 아울러, 전기장 집중 현상에 기인하는 누설 전류 특성의 저하를 방지할 수 있다.
따라서, MIM 캐패시터의 폴라리티(polarity) 특성 및 그 신뢰성을 확보할 수 있으며, 그래서, 고성능의 반도체 소자를 제공할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. 상면에 하지층이 형성된 반도체 기판을 제공하는 단계;
    상기 하지층 상에 하부전극용 제1금속막을 형성하는 단계;
    상기 제1금속막의 표면 거칠기가 개선되도록, 그 표면을 표면 처리하는 단계;
    상기 표면 처리된 하부전극용 제1금속막 상에 유전체막과 상부전극용 제2금속막을 차례로 형성하는 단계;
    상기 제2금속막 및 유전체막을 식각하여 캐패시터 상부전극을 형성하는 단계; 및
    상기 제1금속막을 식각하여 캐패시터 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 제1금속막의 표면 처리는 플라즈마 처리로 수행하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 플라즈마 처리는 N2, O2 및 Ar로 이루어지는 그룹으로부터 선택되는 어느 하나의 가스를 소오스 가스로 사용하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 플라즈마 처리는
    파워를 50∼3000W, 기판 온도를 상온∼400℃로 하는 공정 조건에서 5∼200초 동안 수행하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
  5. 제 1 항에 있어서, 상기 표면 처리는 극미세 슬러리(slurry)를 이용한 CMP 공정으로 수행하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
  6. 제 5 항에 있어서, 상기 CMP 공정 후, HF 가스로 세정하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터 형성방법.
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