KR20030048110A - 전자 디바이스 제조용 금속의 전기화학적 공침착 - Google Patents

전자 디바이스 제조용 금속의 전기화학적 공침착 Download PDF

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KR20030048110A
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알링에릭알.
베이에스마틴더블유.
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쉬플리 캄파니, 엘.엘.씨.
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Abstract

전자 디바이스에서 인접하는 트레이스(trace)로부터 전기적으로 분리된 금속 트레이스(예, 회로 패턴)를 포함한 금속층을 전해 침착하기 위한 신규한 조성물 및 방법. 본 발명은 즉, 예를 들어 서로 다른 전류 밀도 또는 환원 전위에서 두 개의 서로 다른 금속을 침착하는데 단일 도금조(전해액)가 사용되는, 조성적으로 조절된 도금법에 의해 분리된 트레이스를 제공하는 것을 포함한다.

Description

전자 디바이스 제조용 금속의 전기화학적 공침착{Electrochemical co-deposition of metals for electronic device manufacture}
인터콘넥션 기술(interconnection technology)을 개선하기 위해 반도체 칩 및 그 외의 전자 디바이스의 밀도 및 성능을 높이고자 하는 요구가 제조업자를 끊임없이 압박하고 있다.
전형적인 반도체 디바이스는 도핑된(doped) 단결정 실리콘과 같은 반도체 기판 및 복수의 유전층 및 전도성 트레이스를 포함할 수 있다. 집적회로는 인터와이링 스페이싱(interwiring spacing)에 의해 분리된 전도성 트레이스(라인)를 포함하는 일련의 전도성 패턴에 의해 형성된다. 반도체의 서로 다른 층에서 형성된 전도성 패턴은 전도성 금속으로 충전된 층들 사이에서 바이어 홀(via hole) 또는그 외의 어퍼쳐(aperture)에 의해 전기적으로 연결된다.
전형적으로, 알루미늄(Al)이 칩 인터콘넥션에 사용되어 왔다. 그러나, 산업은 초대규모의 집적 및 고속 회로를 포함한 향상된 성능을 끊임없이 요구하고 있다. 따라서, 칩 인터콘넥트는 200 ㎚ 이하의 임계 치수에서 필요하다.
더욱 최근에, 구리 도금이 또한 칩 인터콘넥션을 제공하기 위한 반도체 칩 제조에 사용되어 왔다. 전통적으로, 반도체는 알루미늄 전도체를 통해 상호접속된다. 그러나, 산업은 초대규모의 집적 및 고속 회로를 포함한 향상된 성능을 끊임없이 요구하고 있다. 따라서, 칩 인터콘넥트는 200 ㎚ 이하의 치수에서 필요하다. 이러한 구조에서, 알루미늄의 저항률(resistivity)(이론적으로 실온에서 2.65×10-8오옴/미터)은 전자 신호를 필요한 속도로 통과시키기에는 너무 높다고 생각된다. 1.678×10-8오옴/미터의 이론 저항률을 가진 구리가 차세대 반도체 마이크로칩을 충족시키기에 보다 적합한 물질이라고 생각된다.
반도체 칩 인터콘넥트, 특히 알루미늄 인터콘넥트를 정의하는 전형적인 방법, 예를 들어 금속 침착, 포토리소그래피 패턴화(photolithographic patterning), 반응성 이온 에칭을 통한 라인 정의 및 유전체 침착을 포함하는 방법은 금속층의 반응성 이온 에칭을 포함한다. 그러나, 구리계 시스템에서는 바람직할 수 있는 것으로서 구리를 제거할 수 있는 충분한 증기압에 의해 구리 화합물이 결핍되기 때문에 반응성 이온 에칭은 실용적이지 않다.
구리는 또한 반도체 디바이스의 제조에 사용되는 통상의 유전체 중간층 물질인 실리콘 디옥사이드를 통해 확산될 수 있고, 이러한 확산은 디바이스 성능에 악영향을 미칠 수 있다. 미국 특허 제 6,022,808호 참조. 특히, 이러한 구리 확산은 원치않는 회로의 결함 또는 인접 회로 트레이스 사이에서의 전류 누출을 발생시킨다.
따라서, 반도체 칩 및 반도체 패키징을 포함한 전자 디바이스를 제조하기 위한 신규한 방법이 요망된다. 즉, 사용하는 동안 원치않는 전자이동(electro-migration) 및 전류 누출을 보이지 않는 구리 회로 패턴을 전자 디바이스에 생성하는 신규한 방법이 특히 요망된다.
본 발명은 전자 디바이스 제조에서 인접하는 트레이스로부터 전기적으로 분리된 금속 트레이스(예, 회로 패턴)를 포함한 금속 필름 또는 층을 형성하는 신규한 조성물 및 방법을 포함한다. 그 외의 금속이 또한 본 발명에 따라 적합하게 침착될 수 있지만, 회로 인터콘넥션을 제공하는데는 구리가 바람직한 침착 금속이다. 바람직하게도, 서로 다른 전류 밀도 또는 환원 전위에서 둘 이상의 서로 다른 금속을 침착하는데 단일 도금조(전해액)가 사용되는 조성적으로 조절된 도금법이 이용된다.
본 발명의 바람직한 측면에서, 제 1 및 제 2 회로 패턴은 삽입된 (interposed) 배리어-타입 또는 도펀트(dopant) 층으로 전해적으로 침착된다. 배리어(barrier) 층은 회로 패턴 금속으로부터의 원치않는 전자이동을 막아 전류 누출과 같은 결점을 방지할 수 있다. 제 1 및 제 2 회로 패턴중 하나 또는 모두가 구리로 이루어진 경우, 구리와 같은 회로 금속과 함께 삽입된 인 또는 아연과 같은전도성이 더 적은 물질 또는 도펀트의 배리어 층은 구리 및 구리 이온의 원치않는 이동(특히 유전층내로의 확산)을 막아 전류 누출과 같은 디바이스 결함을 제한하거나 감소시킨다.
분리된 회로 트레이스는 즉, 예를 들어 서로 다른 전류 밀도에서 두 개의 서로 다른 금속을 침착하는데 단일 도금조(전해액)가 사용되는 조성적으로 조절된 도금법을 통해 형성된다. 예를 들어, i) 구리 금속 원(source) 및 ii) 도펀트로서 작용할 수 있는 아연, 탄탈룸, 인, 베릴륨, 마그네슘, 니켈, 티타늄, 주석, 팔라듐, 은 및 카드뮴 중 하나 이상 및/또는 구리의 합금과 같은 배리어 층 원 둘 다를 함유하는 단일 도금조가 사용될 수 있다. 제 1 환원 전위에서는 구리가 침착될 수 있고 제 2 환원 전위에서는 구리 합금과 같은 배리어(도펀트) 층 물질이 침착될 수 있다. 구리를 포함하지 않는 금속 또는 합금을 포함한 그 외의 물질이 배리어 층으로서 사용될 수 있다. 그러나, 구리 합금이 일반적으로 구리 회로 층과 함께 사용되는 바람직한 도펀트 층 물질이다.
따라서, 단일 도금 용기 또는 공정에서는 배리어 층이 삽입된 복수의 회로 패턴이 전자 디바이스 기판상에 형성될 수 있어, 상당히 향상되고 능률적인 제조 방법을 제공한다. 또한, 특히 원치않는 전류 누출과 같은 디바이스 결함을 야기할 수 있는 전도성 물질(예를 들어, 구리)의 불리한 확산이 없는, 품질이 개선된 회로 트레이스가 제조될 수 있다.
전도성 물질로서 구리를 침착하는 경우, 바람직하게는 실질적으로 균질한 구리층, 예를 들어 적어도 약 90 또는 95 중량%, 96 중량%, 97 중량%, 98 중량%, 99중량% 또는 99.5 중량%의 구리로 구성된 층이 침착된다. 이러한 구리층은 유효한 전도체일 수 있고, 예를 들어 상술한 바와 같은 전기 회로의 역할을 한다.
제 2 도금 금속, 예를 들어 도핑된 구리 합금과 같이 전도성이 적은 금속은 바람직하게는 제 1 도금 금속, 예를 들어 실질적으로 균질한 금속층보다 전도성이 실질적으로 적다. 즉, 전기 신호는 이동 또는 전기적 결함 등이 없이 제 1 금속층을 통해 제 2 금속 층으로 전달될 수 있다.
또 다른 측면에서, 본 발명은 남땜성 마감재 또는 금속 레지스트로서 사용될 수 있는 조성물, 특히 인쇄회로판 또는 그 외의 전자 패키징 디바이스의 제조시 사용되는 주석-함유 조성물을 전해 침착하기 위한 방법 및 물품을 제공한다. 남땜성 마감재 또는 금속 레지스트로서 사용하기에 적합한 조성물을 침착하기 위해 조성적으로 조절된 도금법이 이용된다. 침착되는 바람직한 조성물은 납을 함유하지 않으며 주석과 하나 이상의 다른 금속, 예를 들어 은, 코발트 등과의 혼합물일 수 있다.
본 발명은 또한 본 발명의 방법에 의해 수득될 수 있는, 배리어층에 의해 분리된 제 1 및 제 2 회로 트레이스를 포함하는, 본 발명의 조성물이 그 위에 도금된 마이크로일렉트로닉 디바이스 기판, 특히 반도체 칩 기판과 같은 기판을 포함한 제조 물품을 포함한다. 본 발명은 또한 본 발명의 납땜성 마감재 조성물이 그 위에 도금된 반도체 칩 또는 반도체 패키징과 같은 마이크로일렉트로닉 디바이스와 같은 기판을 포함하는 제조 물품을 포함한다.
본 발명의 또 다른 측면이 아래에 기술된다.
본 발명은 전자 디바이스에서 인접하는 트레이스(trace)로부터 전기적으로 분리된 금속 트레이스(예, 회로 패턴)를 포함한 금속층을 전해 침착하기 위한 신규한 조성물 및 방법을 포함한다. 본 발명은 즉, 예를 들어 서로 다른 전류 밀도 또는 환원 전위에서 두 개의 서로 다른 금속을 침착하는데 단일 도금조(전해액)가 사용되는 조성적으로(compositionally) 조절된 도금법에 의해 분리된 트레이스를 제공하는 것을 포함한다.
상술한 바와 같이, 본 발명은 별개의 금속 층 플레이트를 제공할 수 있는 조성적으로 조절된 도금법을 포함한, 금속 층의 신규한 침착 방법을 제공한다.
본 발명에 따른 바람직한 도금액은 침착될 도금 금속의 원을 함유하는, 수성 및 비수성 용액 모두를 포함한 조이다. 산성 용액이 일반적으로 바람직하지만, 용액은 산성 또는 알칼리성 또는 심지어 실질적으로 중성일 수 있다. 적합한 산 원은 예를 들어 황산, 염산 등을 포함한다. 또한, 본 발명의 도금 조성물은 적합하게는 도금 금속의 품질을 향상시키기 위해 하나 이상의 첨가제, 예를 들어 증백제 (brightener), 평탄화제(leveler) 등을 함유할 것이다.
다양한 금속이 본 발명에 따라 도금될 수 있다. 본 도금조는 저항률이 다른 두 물질을 침착할 수 있어야 한다. 바람직하게도, 두 물질은 제 1 도금 물질이 전기 신호를 효과적으로 전달할 수 있고 제 2 물질이 저항층으로서 작용하도록 충분히 다른 저항률을 가진다, 즉 제 2 층은 제 1 층보다 전도성이 실질적으로 적다.
상술한 바와 같이, 그 외의 전도성 물질, 예를 들어 금, 니켈, 은 등이 또한 사용될 수 있지만, 회로층으로서 작용할 수 있는 바람직한 침착용 제 1 물질은 구리이다. 남땜성 마감재를 침착하기에 적합한 조성물은 전형적으로 주석, 및 하나 이상의 전도성 물질, 예를 들어 구리, 은, 코발트, 인듐, 니켈, 비스무스, 아연 및 안티몬(이들에 한정되지 않음)을 포함한다. 특히 유용한 납땜성 마감재는 주석-은, 주석-비스무스, 주석-니켈 및 주석-인듐이다.
구리를 침착하기 위한 본 발명의 바람직한 전기도금 조성물은 구리 원, 전형적으로 구리 염, 제 2 금속 물질을 도금하기 위한 원 및 전해액, 바람직하게는 클로라이드 또는 그 외의 할라이드 이온 원을 가진 황산 용액과 같은 산성 수용액을 함유한다. 전기도금조는 그 외의 성분, 예를 들어 하나 이상의 증백제, 하나 이상의 억제제, 하나 이상의 평탄화제 등을 함유할 수 있다.
구리 설페이트, 구리 아세테이트, 구리 테트라플루오로보레이트 및 질산구리와 같은 염을 포함한 다양한 구리 염이 구리를 침착하기 위한 전기도금 조성물에 사용될 수 있다. 구리 설페이트 펜타하이드레이트가 특히 바람직한 구리염이다. 구리 염은 적합하게는 본 발명의 전기도금 조성물에 비교적 넓은 농도 범위로 존재할 수 있다. 바람직하게도, 구리 염은 도금액 1 리터당 약 10 내지 약 300 그램 농도, 더욱 바람직하게는 도금액 1 리터당 약 25 내지 약 200 그램 농도, 더욱더 바람직하게는 도금액 1 리터당 약 40 내지 약 175 그램 농도로 사용될 것이다.
광범위한 주석 화합물이 주석을 침착하기 위한 본 조성물에 사용될 수 있다. 적합한 주석 화합물은 염, 예를 들어 주석 할라이드, 주석 설페이트, 주석 메탄 설포네이트와 같은 주석 알칸 설포네이트, 주석 페닐 설포네이트 및 주석 톨루엔 설포네이트와 같은 주석 아릴 설포네이트, 주석 알칸올 설포네이트 등을 포함하나 이들에 한정되지 않는다. 주석 화합물은 주석 설페이트, 주석 클로라이드, 주석 알칸 설포네이트 또는 주석 아릴 설포네이트인 것이 바람직하고, 주석 설페이트 또는 주석 메탄 설포네이트인 것이 더욱 바람직하다. 본 발명의 전해 조성물에 유용한 주석 화합물의 양은 전형적으로 5 내지 150 g/ℓ, 바람직하게는 10 내지 70 g/ℓ범위의 주석 함량을 제공하는 임의의 양이다. 주석 화합물의 혼합물이 또한 본 발명에 유리하게 사용될 수 있다. 단, 주석의 총량은 5 내지 150 g/ℓ 범위에 있다. 다양한 물질이 본 발명의 도금 조성물에서 제 2 금속 원으로서 사용될 수 있다. 이러한 물질은 전형적으로 도금 조성물에 임의의 가용성 형태로 첨가된다. 이 물질은 실질적으로 균질한 구리 플레이트 또는 주석 플레이트(제 1 금속)가 침착될 수 있는 전류 밀도와는 다른 전류 밀도에서 단독 또는 구리 합금으로서 또는 주석 합금으로서 침착될 수 있어야 한다. 바람직하게도, 제 2 금속은 동일한 도금조로부터 실질적으로 균질한 구리 또는 주석 층이 침착되는 전류 밀도보다 적어도 약 1, 2, 3, 4 또는 5 ASF(amp per square) 차이가 나는 전류 밀도에서 도금될 것이고, 더욱 바람직하게도 제 2 금속은 동일한 도금조로부터 실질적으로 균질한 구리 또는 주석 층이 침착되는 전류 밀도보다 적어도 약 6, 7, 8, 9, 10, 12, 15, 18 또는 20 ASF 차이가 나는 전류 밀도에서 될 것이다.
마찬가지로, 본 발명에 따라 도금된 제 1 금속과 도금된 제 2 금속 사이의 환원 전위의 차이는 바람직하게는 적어도 약 0.1 V이고, 더욱 바람직하게는 도금된 제 1 금속(예, 구리)과 도금된 제 2 금속(예, 인, 아연 등을 가진 구리와 같은 구리 합금) 사이의 환원 전위의 차이는 적어도 약 0.2, 0.3, 0.4, 0.5, 0.6, 0.7, 0.8, 0.9, 1.0, 1.5, 2, 3, 4 또는 5 V이다.
또한, 제 2 금속 원으로서 사용되는 물질은 제 1 금속 플레이트보다 저항률이 큰(전도성 적은) 금속층을 제공해야 한다. 제 2 금속 원은 제 1 층 전도성 물질에 비해 감소된 이온 이동도(ion mobility)를 가질 수 있다. 예를 들어, 제 2금속 원은 적합하게는 제 1 전기 전도층(예를 들어 구리층)의 저항률보다 적어도 약 10% (예, ohm-cm의 단위로) 큰 저항률을 가진, 더욱 바람직하게는 제 1 전기 전도층(예, 구리층)의 저항률보다 적어도 약 20, 30, 40, 50, 60, 70, 80, 90, 100, 125, 150, 200, 300, 400 또는 500 %(예, ohm-cm의 단위로) 큰 저항률을 가진 금속 플레이트를 제공한다.
보다 특히, 제 2 금속 원으로서 사용되는 물질은 적합하게는 아연, 비스무스, 인듐, 구리(제 1 금속으로 주석을 사용하는 경우), 코발트, 안티몬, 탄탈룸, 니켈, 베릴륨, 마그네슘, 티타늄, 주석, 팔라듐, 은, 백금, 금 및 카드뮴을 포함할 수 있다. 이들 물질은 단독으로 침착될 수 있거나 보다 전형적으로는 제 1 금속(저항이 적은) 물질의 합금으로서 침착될 수 있다. 이들 물질중 적어도 일부, 예를 들어 탄탈룸, 마그네슘, 베릴륨, 티타늄 등이 비수성 조성물로부터 더욱 바람직하게 침착될 것이다.
바람직하게도, 본 발명의 도금조는 전형적으로 산성 수용액일 것이며 바람직하게는 할라이드 이온 원, 특히 클로라이드 이온원을 함유하는 산성 전해액을 사용한다. 전해액에 적합한 산의 예로는 황산, 아세트산, 플루오로붕산, 및 알칸 또는 아릴 설폰산, 이를테면 메탄 설폰산, 에탄 설폰산, 프로판 설폰산, 페닐 설폰산 및 톨루엔 설폰산이 포함된다. 일반적으로 구리에는 황산이 바람직하고 주석에는 알칸 또는 아릴 설폰산이 바람직하다. 클로라이드가 일반적으로 바람직한 할라이드 이온이다. 넓은 범위의 할라이드 이온 농도(할라이드 이온이 사용될 경우), 예를 들어 도금액 중에 약 0(할라이드 이온이 사용되지 않은 경우) 내지 100ppm(part per million)의 할라이드 이온, 더욱 바람직하게는 도금액 중에 약 25 내지 약 75 ppm의 할라이드 이온원이 사용될 수 있다.
본 발명은 또한 첨가된 산을 실질적으로 또는 전혀 함유하지 않으며 중성 또는 본질적으로 중성(예, pH 약 4 내지 9)일 수 있는 전기도금조를 포함한다. 이러한 조성물은 적합하게는 첨가된 산을 함유하지 않지만 본원에 기술된 그 외의 조성물과 동일한 성분으로서 동일한 방식으로 제조된다.
상술한 바와 같이, 본 발명의 도금조는 적합하게는 침착된 금속층의 성질을 향상시키기 위해 하나 이상의 첨가제, 전형적으로 유기 물질을 포함할 수 있다.
본 발명에 따라 구리를 침착하기 위한 전기도금조는 또한 바람직하게는 증백제를 함유한다. 공지된 증백제를 포한한 다양한 증백제가 적합하게 사용될 수 있다. 전형적인 증백제는 하나 이상의 황 원자를 함유하며, 전형적으로는 어떠한 질소 원자도 함유하지 않으며 분자량은 약 1000 이하이다. 설파이드 및/또는 설폰산 그룹을 가진 증백제 화합물이 일반적으로 바람직하며, 화학식 R'-S-R-SO3X(여기서, R은 임의로 치환된 알킬(사이클로알킬 포함), 임의로 치환된 헤테로알킬, 임의로 치환된 아릴 그룹 또는 임의로 치환된 헤테로알리사이클릭이고; X는 소듐 또는 포타슘과 같은 카운터 이온이며; R'는 수소 또는 화학 결합(즉, -S-R-SO3X 또는 이보다 큰 화합물의 치환체이다)의 그룹을 포함하는 화합물이 특히 바람직하다. 전형적으로 알킬 그룹은 1 내지 약 16 개의 탄소, 더욱 전형적으로는 1 내지 약 8 또는 12 개의 탄소를 가질 것이다. 헤테로알킬 그룹은 사슬중에 하나 이상의 헤테로(N, O 또는 S) 원자를 가질 것이며, 바람직하게는 1 내지 약 16 개의 탄소, 더욱 바람직하게는 1 내지 약 8 또는 12 개의 탄소를 가질 것이다. 페닐 및 나프틸과 같은 카보사이클릭 아릴 그룹이 전형적인 아릴 그룹이다. 헤테로아로마틱 그룹이 또한 적합한 아릴 그룹일 것이며, 전형적으로 1 내지 약 3 개의 N, O 또는 S 원자 및 1-3개의 분리되거나 융합된 환을 함유하며, 예를 들어 쿠마리닐, 퀴놀리닐, 피리딜, 피라지닐, 피리미딜, 푸릴, 피롤릴, 티에닐, 티아졸릴, 옥사졸릴, 옥사디아졸릴, 트리아졸, 이미다졸릴, 인돌릴, 벤조푸라닐, 벤조티아졸 등을 포함한다. 헤테로알리사이클릭 그룹은 전형적으로 1 내지 3 개의 N, O 또는 S 원자 및 1 내지 3 개의 분리되거나 융합된 환을 함유할 것이며, 예를 들어 테트라하이드로푸라닐, 티에닐, 테트라하이드로피라닐, 피페리디닐, 모르폴리노, 피롤리디닐 등을 포함한다. 치환된 알킬, 헤테로알킬, 아릴 또는 헤테로알리사이클릭 그룹의 치환체는 예를 들어 C1-8알콕시; C1-8알킬; 할로겐, 특히 F, Cl 및 Br; 시아노; 니트로 등을 포함한다.
보다 구체적으로, 유용한 증백제는 다음 화학식의 화합물을 포함한다:
XO3S-R-SH
XO3S-R-S-S-R-SO3X 및
XO3S-Ar-S-S-Ar-SO3X
상기 화학식에서,
R은 임의로 치환된 알킬 그룹이며, 바람직하게는 1 내지 6 개의 탄소 원자를가진 알킬 그룹이고, 더욱 바람직하게는 1 내지 4 개의 탄소 원자를 가진 알킬 그룹이며; Ar은 임의로 치환된 페닐 또는 나프틸과 같은 임의로 치환된 아릴 그룹이고; X는 소듐 또는 포타슘과 같은 적합한 카운터 이온이다.
특히 적합한 몇 가지 증백제는 예를 들어 N,N-디메틸-디티오카르밤산-(3-설포프로필)에스테르; 3-머캅토-프로필설폰산-(3-설포프로필)에스테르; 3-머캅토-프로필설폰산(소듐염); 3-머캅토-1-프로판 설폰산(포타슘염)과의 카르본산-디티오-o-에틸에스테르-s-에스테르; 비스설포프로필 디설파이드; 3-(벤즈티아졸릴-s-티오)프로필 설폰산(소듐 염); 피리디늄 프로필 설포베타인; 3-머캅토프로판-1-설포네이트 소듐 염; 미국 특허 제 3,778,357 호에 개시된 설포알킬 설파이드 화합물; 디알킬 아미노-티옥스-메틸-티오알칸설폰산의 퍼옥사이드 산화반응 생성물; 및 상기 물질의 조합물을 포함한다. 추가의 적합한 증백제가 또한 미국 특허 제 3,770,598 호, 제 4,374,709 호, 제 4,376,685 호, 제 4,555,315 호 및 제 4,673,469 호에 기술되어 있으며, 이들 모두는 본 원에 참고로서 속한다. 본 발명의 도금 조성물에 사용하기에 특히 바람직한 증백제는 N,N-디메틸-디티오카르밤산-(3-설포프로필)에스테르 및 비스-소듐-설포노프로필-디설파이드이다.
특히, 선행 조성물중에 약 0.05 내지 1.0 ㎎/ℓ 범위인 전형적인 증백제 농도에 비해, 도금액 1 리터당 적어도 약 1.5 ㎎의 증백제 농도(1.5 ㎎/ℓ)를 가진 구리 전기도금 조성물이 제공된다. 보다 바람직하게는, 본 발명의 전기도금조에서 증백제 농도는 적어도 약 1.75 ㎎/ℓ, 더욱더 바람직하게는 적어도 약 2, 2.5, 3, 3.5 또는 4 ㎎/ℓ다. 더 높은 증백제 농도, 예를 들어 도금액 1 리터당 적어도 약 10, 15, 20, 30, 40, 50 ㎎의 증백제가 적합하거나 더욱 바람직할 것이다. 많은 응용예의 경우 도금액 1 리터당 약 20 내지 약 200 ㎎의 증백제 농도가 적합한 것이다.
바람직하게도, 비교적 높은 증백제 농도, 예를 들어 도금액 1 리터당 적어도 약 1.5 ㎎의 증백제 농도가 사용될 것이다.
구리 염, 전해액 및 증백제 이외에, 본 발명의 도금조는 유기 첨가제, 예를 들어 억제제, 평탄화제 등을 포함한 다양한 다른 성분을 임의로 함유할 것이다.
본 발명의 조성물에 사용하기에 바람직한 억제제는 바람직하게는 헤테로 원자 치환체, 특히 산소 결합을 가진 폴리머 물질이다. 일반적으로 바람직한 억제제는 일반적으로 다음 화학식의 화합물과 같은 고분자량 폴리에테르이다:
R-O-(CXYCX'Y'O)nH
상기 식에서,
R은 약 2 내지 20 개의 탄소원자를 함유하는 아릴 또는 알킬 그룹이며;
X, Y, X' 및 Y'는 각각 독립적으로 수소; 알킬, 바람직하게는 메틸, 에틸 또는 프로필; 페닐과 같은 아릴; 벤질과 같은 아르알킬이며, 바람직하게는 X, Y, X' 및 Y' 중 하나 이상이 수소이고;
n은 5 내지 100,000의 정수이다. 바람직하게는, R이 에틸이고 n이 12,000 이상이다.
보다 구체적으로, 본 발명에 유용한 억제제는 예를 들어 에톡시화 아민, 폴리옥시알킬렌 아민 및 알칸올 아민과 같은 아민; 아미드; 폴리에틸렌 글리콜, 폴리알킬렌 글리콜 및 폴리옥시알킬렌 글리콜과 같은 폴리글리콜계 습윤제; 고분자량 폴리에테르; 폴리에틸렌 옥사이드(mol. wt. 300,000 내지 4 백만); 폴리옥시알킬렌의 블록 코폴리머; 알킬폴리에테르 설포네이트; 알콕시화 디아민과 같은 착화 계면활성제; 및 엔트프롤, 시트르산, 에데트산, 타르타르산, 포타슘 소듐 타르트레이트, 쿠프로인 및 피리딘을 포함하는 산화제2구리 또는 산화제1구리 이온을 위한 착화제를 포함한다.
본 발명의 도금 조성물에 특히 적합한 억제제는 폴리에틸렌 글리콜 코폴리머를 포함한 상업적으로 입수가능한 폴리에틸렌 글리콜 코폴리머이다. 이러한 폴리머는 예를 들어 BASF로부터 구입할 수 있으며(상표명 Tetronic과 Pluronic으로 BASF사에 의해 시판됨), Chemax사제 코폴리머이다. 약 1800의 Mw를 갖는 Chemax사제 부틸알콜-에틸렌 옥사이드-프로필렌 옥사이드 코폴리머가 특히 바람직하다.
이러한 억제제는 전형적으로 조 중량을 기준으로 하여 약 1 내지 10,000 ppm, 더욱 바람직하게는 약 5 내지 10,000 ppm의 농도 범위로 구리 전기도금액에 첨가된다.
본 조성물에 주석이 사용되는 경우, 적합한 비이온성 계면활성제 또는 습윤제는 비교적 저분자량의 탄소원자 7 이하의 알킬 그룹을 함유하는 지방족 알콜의 에틸렌 옥사이드("EO") 유도체 또는 융합될 수 있고 6 개 이하의 탄소를 갖는 알킬 그룹으로 치환될 수 있는 2 개 이하의 방향족 환을 갖는 방향족 알콜의 에틸렌 옥사이드 유도체를 포함하나 이에 한정되지 않는다. 지방족 알콜은 포화 또는 불포화될 수 있다. 방향족 알콜은 전형적으로 에틸렌 옥사이드로 유도체화되기 전에 20 개 이하의 탄소원자를 갖는다. 이러한 지방족 및 방향족 알콜은 예를 들어 설페이트 또는 설포네이트 그룹으로 추가로 치환될 수 있다. 적합한 습윤제는 EO 12 몰을 함유하는 에톡시화 폴리스티렌화 페놀, EO 5 몰을 함유하는 에톡시화 부탄올, EO 16 몰을 함유하는 에톡시화 부탄올, EO 8 몰을 함유하는 에톡시화 부탄올, EO 12 몰을 함유하는 에톡시화 옥탄올, EO 12 몰을 함유하는 에톡시화 옥틸페놀, 에톡시화/프로폭시화 부탄올, 에틸렌 옥사이드/프로필렌 옥사이드 블록 코폴리머, EO 13 몰을 함유하는 에톡시화 베타-나프톨, EO 10 몰을 함유하는 에톡시화 베타-나프톨, EO 10 몰을 함유하는 에톡시화 비스페놀 A, EO 13 몰을 함유하는 에톡시화 비스페놀 A, EO 30 몰을 함유하는 설페이트화 비스페놀 A 및 EO 8 몰을 함유하는 에톡시화 비스페놀 A를 포함하나 이들에 한정되지 않는다. 전형적으로, 이러한 습윤제는 0.1 내지 20 g/ℓ, 바람직하게는 0.5 내지 10 g/ℓ의 양으로 첨가된다.
도금조, 특히 구리 도금조중에 하나 이상의 평탄화제를 사용하는 것이 또한 일반적으로 바람직하다. 적합한 평탄화제의 예가 미국 특허 제 3,770,598 호, 제 4,374,709 호, 제 4,376,685 호, 제 4,555,315 호 및 제 4,673,459 호에서 기술되어 있고 제시되어 있다. 일반적으로, 유용한 평탄화제는 R-N-R'(여기서, R 및 R'은 각각 독립적으로 치환되거나 또는 비치환된 알킬 그룹 또는 치환되거나 비치환된 아릴 그룹이다)를 갖는 화합물과 같은 치환된 아미노 그룹을 함유하는 화합물을 포함한다. 전형적으로 알킬 그룹은 1 내지 6 개의 탄소 원자, 보다 전형적으로는1 내지 4 개의 탄소 원자를 가진다. 적합한 아릴 그룹은 치환되거나 또는 비치환된 페닐 또는 나프틸을 포함한다. 치환된 알킬 및 아릴 그룹의 치환체는 예를 들어 알킬, 할로 및 알콕시일 수 있다.
보다 구체적으로, 적합한 평탄화제는 예를 들어 1-(2-하이드록시에틸)-2-이미다졸리딘티온; 4-머캅토피리딘; 2-머캅토티아졸린; 에틸렌 티오우레아; 티오우레아; 알킬화 폴리알킬렌이민; 미국 특허 제 3,956,084 호에 개시된 페나조늄 화합물; N-헤테로아로마틱 환 함유 폴리머; 사차화, 아크릴릭, 폴리머 아민; 폴리비닐 카바메이트; 피롤리돈; 및 이미다졸을 포함한다. 특히 바람직한 평탄화제는 1-(2-하이드록시에틸)-2-이미다졸리딘티온이다. 전형적인 평탄화제의 농도는 도금액 1 리터당 약 0.05 내지 0.5 ㎎의 범위이다.
주석이 가용성인 2가의 상태를 유지하도록 돕기 위해 본 발명의 전해액 조성물에 환원제가 첨가될 수 있다. 적합한 환원제는 하이드로퀴논 및 하이드록시화 아로마틱 화합물, 예를 들어 레소르시놀, 카테콜 등을 포함하나 이들에 한정되지 않는다. 적합한 환원제는 미국 특허 제 4,871,429 호에 개시된 것들이다. 이러한 환원제의 양은 당업자들에게 잘 알려져 있지만, 전형적으로는 약 0.1 내지 약 5 g/ℓ의 범위에 있다.
기판은 상술한 바와 같이 제 1 금속이 제 1 환원 밀도에서 도금되고 제 2의 별개의 금속이 제 1 환원 전위와 다른 제 2 환원 전위에서 도금되는 펄스 도금 프로토콜에 의해 본 발명에 따라 적합하게 도금될 수 있다. 예를 들어, 제 1 및 제 2 금속 물질은 약 5 V의 차이를 나타내는 환원 전위에서 효과적으로 도금되는 경우, 기판(예, 반도체 칩 기판)은 상술된 바와 같이 도금 조성물에 침지될 수 있고, 기판은 전극의 역할을 한다. 도금조는 적합하게는 실온 또는 그 이상, 예를 들어 65 ℃ 이하 및 조금 높을 수 있다. 도금 조성물은 바람직하게는 사용하는 동안 예를 들어 에어 스파저(air sparger), 워크 피스 에지테이션(work piece agitation), 임핀지먼트(impingement) 또는 다른 적합한 방법에 의해 교반된다. 도금은 바람직하게는 1 내지 40 ASF 범위의 전류밀도에서 수행되며 기판의 특성에 따라 달라진다. 경우에 따라 더 높은 전류 밀도, 예를 들어 50 내지 100, 200, 300, 400 또는 500 또는 그 이상의 ASF가 사용될 수 있다. 도금 시간은 약 5 분 내지 1 시간 또는 그 이상의 범위일 수 있고, 예를 들어 침착되는 금속층의 수 및 제품의 난이에 따라 달라진다.
도금 공정동안 전위는 원하는 대로 조절된다. 각 도금 사이클의 길이는 일반적으로 침착되는 특정 층의 두께를 정할 것이다. 예를 들어, 도금 조성물은 정의된 기간, 예를 들어 0.25 초, 0.5, 0.75, 1, 2, 3, 4, 5, 10, 20, 30, 40, 50 또는 60 초 또는 그 이상동안 제 1 전류 밀도, 그 후 정의된 기간, 예를 들어 0.5, 0.75, 1, 2, 3, 4, 5, 10, 20, 30, 40, 50 또는 60 초 또는 그 이상동안 유지되는 제 2 전류 밀도의 "펄스"에 의해 램프된(ramped) 다음, 제 1 전류가 다시 정의된 기간동안 "펄스"된 후, 제 2 전류가 다시 정의된 기간동안 펄스된다. 펄스의 수는 침착되는 금속층의 수를 제공할 것이다.
금속층의 두께는 또한 적합하게 변할 수 있다. 예를 들어, 적합한 금속층은 층당 적어도 약 20 ㎚ 두께, 더욱 바람직하게는 적어도 약 25, 30, 40, 50, 60,70, 80, 90 또는 100 ㎚ 두께일 수 있다. 0.5 마이크론(micron) 이하와 같이 다양한 다른 층 두께가 또한 사용될 수 있다. 서로 다른 층 두께는 일련의 도금 금속에서 별개의 층으로 사용될 수 있다.
본 발명에 따른 조성적으로 조절된 도금은 수동으로, 반수동으로 또는 자동화 시스템을 통해 수행될 수 있다. 각 층의 경계 및 두께에 대한 재현성뿐만 아니라 품질이 향상된 금속 침착물을 제공하기 위해서는 자동화 시스템이 일반적으로 바람직하다. 특정 자동화 도금 시스템이 문헌[D. Rani et al.,Nanotechnology, 7: 143-143 (1996)]에 개시되어 있다.
광범위한 기판이 본 발명에 따라 도금될 수 있다. 그러나, 바람직하게는 전자 디바이스 기판 및 광전자(opto-electronic) 디바이스 기판이 본 발명에 따라 도금되어 복수의 회로층을 제공한다. 예시적인 전자 디바이스는 집적회로 기판, 예를 들어 멀티칩 모듈(multichip module)을 포함한 반도체 기판 및 리드 프레임(lead frame)과 같은 그 외의 전자 패키징 기판을 포함한다. 특히 납땜성 마감재를 가진 전자 부품 또는 솔더 레지스트의 침착에 관해 인쇄회로판이 또한 본 발명에 따라 도금될 수 있다. 그 외의 적합한 기판은 칩 캐패시터(capacitor) 및 칩 레지스터(resistor)를 포함하나 이들에 한정되지 않는다.
예를 들어, 반도체 기판의 경우 웨이퍼 기판이 본 발명에 따라 도금조에 침지되고 전극으로서 역할을 한다. 제 1 금속층(예, 전도층)은 제 1 환원 전위에서 침착되고 제 2 금속층(예, 저항성이 더 큰 층)은 제 2 환원 전위에서 침착되며(이들 제 1 및 제 2 환원 전위는 전형적으로 적어도 약 0.2 V의 차이가 난다), 그 후제 1 층의 금속은 다시 제 1 환원 전위에서 침착된다. 인쇄회로판 또는 리드 프레임 기판은 유사한 양식으로 처리될 수 있다.
솔더 레지스트는 또한 인쇄회로판 기판 또는 다른 기판상에 침착될 수 있다. 본 발명의 방법에 의해 침착되는 바람직한 솔더 조성물은 납을 함유하지 않는다. 즉, 예를 들어 본 발명에 따라 주석 및 은, 주석 및 코발트, 주석 및 비스무스, 주석 및 안티몬, 주석 및 아연, 주석 및 니켈 등의 혼합물이 침착될 수 있다. 보다 특히는, 주석/은 층의 경우 주석 층이 제 1 환원 전위에서 침착될 수 있고, 은 층이 제 2 환원 전위에서 침착될 수 있으며, 주석의 또 다른 층이 제 1 환원 전위에서 침착될 수 있다. 이러한 솔더 레지스트는 인쇄회로판상의 구리 회로 트레이스상에 코팅될 수 있다.
본 원에 기술된 모든 문헌은 참고로서 본 원에 속한다.
실시예 1
수중에 혼합된 하기 성분을 함유하는 전해 도금조를 제공하였다.
성분농도
CuSO45H2O70 g/ℓ
H2SO4175 g/ℓ
Cl50 ppm
억제제0.875 g/ℓ
증백제2.4 ㎎/ℓ
니켈 설파메이트1.5 몰
상기 조성물에서, 증백제는 비스-소듐-설포노프로필-디설파이드이고, 억제제는 BASF에 의해 상품명 L62D하에 시판되는 프로필렌 글리콜 코폴리머이다.
상기한 도금 조성물을 사용하여 반도체 마이크로칩 웨이퍼를 도금하였다. 이 웨이퍼를 캐소드에 전기적으로 부착하고, 도금액을 200 RPM 이상으로 회전시키면서 웨이퍼 표면상에 펌핑하였다. 제 1 전류(㎃/㎠)를 DC 파형으로 25 ℃에서 30 초 또는 다른 정해진 기간동안 적합하게 적용하였다. 그 후, 제 1 전류와는 다른 제 2 전류를 30 초 또는 다른 정해진 기간 동안 적용한 다음, 제 1 및 제 2 전류 사이클을 복수회 반복하였다.
본 발명의 전술한 설명은 단지 예시일 뿐이며, 다음의 청구범위에 제시된 본 발명의 정신 및 범위를 벗어나지 않고 변경 및 변형이 가능함이 이해된다.

Claims (31)

  1. 반도체 기판을 구리 금속 원(source) 및 구리와 다른 제 2 금속 원을 포함하는 전해 도금 조성물과 접촉시킨 후;
    제 1 환원 전위에서 반도체 기판상에 구리인 제 1 금속층을 전해적으로 침착시키고;
    제 1 환원 전위와 다른 제 2 환원 전위에서 반도체 기판상에 제 2 금속층을 전해적으로 침착시키는 것을 포함함을 특징으로 하여 반도체 기판상에 복수의 금속층을 침착하는 방법.
  2. 제 1 항에 있어서, 제 1 금속층이 실질적으로 균질한 구리 금속층인 방법.
  3. 제 1 항에 있어서, 제 2 금속층이 구리 합금인 방법.
  4. 제 1 항에 있어서, 제 2 금속층이 아연, 탄탈룸, 베릴륨, 마그네슘, 니켈, 티타늄, 주석, 팔라듐, 은 및 카드뮴 중 하나 이상을 포함하는 방법.
  5. 제 1 항에 있어서, 제 2 금속층이 아연, 탄탈룸, 베릴륨, 마그네슘, 니켈, 티타늄, 주석, 팔라듐, 은 및 카드뮴 중 하나 이상을 포함하는 구리 합금인 방법.
  6. 제 1 항에 있어서, 제 1 및 제 2 환원 전위의 차이가 적어도 약 0.2 V인 방법.
  7. 제 1 항에 있어서, 다수의 제 1 금속층이 다수의 교대하는(alternating) 제 2 금속층과 함께 침착되는 방법.
  8. 제 1 항에 있어서, 제 1 금속층이 유효 전도성이 있고, 제 2 금속층이 제 1 금속층보다 전도성이 적은 방법.
  9. 제 1 항에 있어서, 제 1 금속층이 전기 회로로서 작용하고 제 2 금속층이 절연층으로서 작용하는 방법.
  10. 제 1 항에 있어서, 기판이 반도체 디바이스의 리드(lead) 또는 반도체 디바이스의 인터콘넥트(interconnect)인 방법.
  11. 인쇄회로판 기판을 구리 금속 원 및 구리와 다른 제 2 금속 원을 포함하는 전해 도금 조성물과 접촉시킨 후;
    제 1 환원 전위에서 인쇄회로판 기판상에 구리인 제 1 금속층을 전해적으로 침착시키고;
    제 1 환원 전위와 다른 제 2 환원 전위에서 인쇄회로판 기판상에 제 2 금속층을 전해적으로 침착시키는 것을 포함함을 특징으로 하여 기판 위에 회로를 갖는 인쇄회로판 기판상에 복수의 금속층을 침착하는 방법.
  12. 제 11 항에 있어서, 제 1 금속층이 실질적으로 균질한 구리 금속층인 방법.
  13. 제 11 항에 있어서, 제 2 금속층이 구리 합금인 방법.
  14. 제 11 항에 있어서, 제 2 금속층이 아연, 탄탈룸, 베릴륨, 마그네슘, 니켈, 티타늄, 주석, 팔라듐, 은 및 카드뮴 중 하나 이상을 포함하는 방법.
  15. 제 11 항에 있어서, 제 2 금속층이 아연, 탄탈룸, 베릴륨, 마그네슘, 니켈, 티타늄, 주석, 팔라듐, 은 및 카드뮴 중 하나 이상을 포함하는 구리 합금인 방법.
  16. 제 11 항에 있어서, 제 1 및 제 2 환원 전위의 차이가 적어도 약 0.2 V인 방법.
  17. 제 11 항에 있어서, 다수의 제 1 금속층이 다수의 교대하는 제 2 금속층과 함께 침착되는 방법.
  18. 제 11 항에 있어서, 제 1 금속층이 유효 전도성이 있고, 제 2 금속층이 제 1금속층보다 전도성이 적은 방법.
  19. 제 11 항에 있어서, 제 1 금속층이 전기 회로로서 작용하고 제 2 금속층이 절연층으로서 작용하는 방법.
  20. 제 11 항에 있어서, 솔더(solder) 물질이 기판상에 침착되는 방법.
  21. 전자 디바이스(electronic device) 기판을 제 1 금속 원 및 제 1 금속 원과 다른 제 2 금속 원을 포함하는 전해 도금 조성물과 접촉시킨 후;
    제 1 환원 전위에서 기판상에 제 1 금속층의 층을 전해적으로 침착시키고;
    제 1 환원 전위와 다른 제 2 환원 전위에서 기판상에 제 2 금속층을 전해적으로 침착시키는 것을 포함함을 특징으로 하여 전자 디바이스 기판상에 복수의 금속층을 침착하는 방법.
  22. 제 21 항에 있어서, 기판이 반도체 기판인 방법.
  23. 제 21 항에 있어서, 기판이 반도체 패키지(package) 기판인 방법.
  24. 제 21 항에 있어서, 기판이 멀티-칩 모듈(multi-chip module), 칩 캐패시터(chip capacitor), 칩 레지스터(chip resistor), 리드 프레임(lead frame)또는 광전자(opto-electronic) 디바이스인 방법.
  25. 제 21 항에 있어서, 제 1 금속층이 실질적으로 균질한 주석 금속층인 방법.
  26. 제 21 항에 있어서, 제 2 금속층이 주석 합금인 방법.
  27. 제 21 항에 있어서, 제 2 금속층이 아연, 니켈, 은, 안티몬, 비스무스, 인듐, 코발트 및 구리 중 하나 이상을 포함하는 방법.
  28. 제 21 항에 있어서, 제 1 및 제 2 환원 전위의 차이가 적어도 약 0.2 V인 방법.
  29. 제 21 항에 있어서, 다수의 제 1 금속층이 다수의 교대하는 제 2 금속층과 함께 침착되는 방법.
  30. 제 21 항 내지 제 30 항중 어느 한 항에 있어서, 제 1 금속층이 유효 전도성이 있고, 제 2 금속층이 제 1 금속층보다 전도성이 적은 방법.
  31. 제 21 항에 있어서, 제 1 및 제 2 금속층이 단일 도금조로부터 침착되는 방법.
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