KR20030038560A - 전지팩 및 그 제조 방법 - Google Patents

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마쯔시다덴기산교 가부시키가이샤
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Abstract

보호 회로 유닛(52)은, 면실장형 PTC 서미스터(49)를 프린트 기판(44) 상에 보호용 IC(45)나 FET 유닛(46)과 함께 리플로우 납땜법 등의 납땜에 의해 실장하여 이루어지는 복합체이다. 면실장형 PTC 서미스터(49)는, 리드 부착 PTC 서미스터에 비해 리드 단자의 구부림 가공이나 전기 용접에 의해 각형 소전지(41)의 음극 단자나 프린트 기판과 접속하여 회로를 구성할 필요가 없이, 프린트 기판(44) 상에 실장할 수 있다. 그 결과, 구부림 가공 스트레스 및 고온의 열 스트레스 등에 기인하는 저항값 변동을 없앨 수 있다. 또한, 서미스터(49)의 배치에 의해 소전지(41)와의 열결합 정도를 조절할 수 있어, 다양한 제어 기능을 실현할 수 있다.

Description

전지팩 및 그 제조 방법{BATTERY PACK AND METHOD OF PRODUCING THE SAME}
종래 기술에 의한 전지팩은, 일본국 특개평 7-57721호 공보에 개시되고, 이하, 이 전지팩에 대해서 도면을 참조하면서 설명한다.
도 10a는 종래의 전지팩의 요부인 케이스의 일부를 절결한 상면에서의 단면도, 도 10b는 종래의 전지팩의 요부인 케이스의 일부를 절결한 정면에서의 단면도이다.
도 10a, 도 10b에서, 전지팩(12)은 제1 소전지(element battery)(배터리 셀)(1), 제2 소전지(4), 리드 부착 서미스터(7)로 이루어지고, 케이스(9)에 수납되어 있다. 제1 소전지(1)에는 돌기형의 양극 단자(2)와 그 반대면에 음극 단자(3)가 형성되어 있다. 또 제2 소전지(4)에도, 제1 소전지(배터리 셀)(1)와 마찬가지로, 돌기 형상의 양극 단자(5)와 음극 단자(6)가 형성되어 있다. 리드 부착 PTC 서미스터(7)는 한 세트의 접속 리드에 의해, 제1 소전지(1)의 양극 단자(2)와 제2 소전지(4)의 음극 단자(6)에 각각 용접에 의해 기계적 또는 전기적으로 접속되어 있다. 또한, 케이스(9)에는 관통홀을 형성하여, 음극 단자(3)와 양극 단자(5)로부터 전기적인 접점을 취출하기 위한 단자구(10, 11)로 하고 있다.
다음으로, 전지팩(12)에 사용하는 PTC 서미스터에 대해 도면을 참조하면서 설명한다. 도 11a는 리드 부착 PTC 서미스터의 상면도, 도 11b는 도 11a의 A-A선을 따라 절단된 경우의 단면도이다. 도 11a, 도 11b에서, 리드 부착 PTC 서미스터(15), 폴리머 PTC층(16), 폴리머 PTC층(16)의 양면에 전기적으로 접속한 전극층(17), 전극층(17)에 부착된 리드 단자(18), 및 리드 단자(18)의 일부와 폴리머 PTC층(16) 및 전극층(17)을 덮도록 형성한 절연 수지(19)로 구성되어 있다.
이상과 같이 구성된 리드 부착 PTC 서미스터와, 종래의 전지팩에 대해서, 이하에 그 동작을 설명한다. 우선, 리드 부착 PTC 서미스터의 동작에 대해 설명한다.
도 11b의 폴리머 PTC층(16)은, 폴리에틸렌 등의 결정성 수지와, 카본 블랙 등의 도전 입자와의 혼합물로 구성되어 있다. 폴리머의 열팽창(또는 수축)에 따른 도전 입자간의 갭 변화에 의해 폴리머 재료의 융점보다 수 도 낮은 온도 부근에서 저항값이 급격하게 상승(또는 저하)하는 특성을 가진다. 그 폴리머 PTC층(16)과 전극층(17)과 리드 단자(18)로 이루어지는 리드 부착 PTC 서미스터(15)는, 이 특성에 의해 폴리머의 융점 이상의 온도 환경에서, 상온시보다 훨씬 높은 저항값(10000배 정도)으로 이행한다. 또한, 서미스터(15)는 상온까지 온도를 내리면 원래의 저항값으로 복귀하는 기능을 가지며, 회로 보호 부품으로서 이용할 수 있다. 저항값의 복귀에 관해서는, 히스테리시스 특성에 의해 원래의 저항값보다도 높은 값(원래의 저항값의 1.5 정도)으로 되지만, 실용상 큰 지장은 되지 않는다. 단, 이 복귀후의 저항값이 회로의 내부 저항으로서 무시할 수 없는 경우에는, 폴리머의 융점보다 30℃ 내지 60℃ 정도 낮은 온도 환경에 방치하던가, 그 온도와 상온의 사이를 온도가 완만하게 변동하는 환경에 방치한다. 이와 같이 함으로써, 원래의 저항값으로 되돌릴 수 있다. 이와 같은 저항값을 원래대로 되돌리는 방법을 어닐이라고 부르고, 이후는 이와 같은 열처리에 의해 저항값의 플러스 변동이 저감되는 현상을 어닐 효과라고 칭한다.
이상과 같이 가역적으로 저항값이 상승 또는 저하하는 성질을 이용하여, 과전류에 의한 자기 발열에 의해 온도가 상승하고 저항값이 급격하게 상승하는 온도(이하, 보호 동작 온도라고 칭함)에 도달함으로써 과전류를 미소 전류로 억제할 수 있다. 그 후, 한 번 전원을 끄고, PTC 서미스터의 온도를 내려 과전류의 원인을 제거함으로써, 반복 사용이 가능하게 된다. 여기서, PTC 서미스터의 저항값의 가역적 성질이란, 어닐에 의해 저항값이 원래대로 돌아가는 성질도 포함하는 것으로 정의한다.
다음으로, 종래의 전지팩의 동작에 대해 설명한다. 도 10a, b의 전지팩(12)은, 소전지(1)와 소전지(4)가 리드 부착 PTC 서미스터(7)를 통해 직렬로 접속된 회로 구성으로 되어 있다. 이 전지팩(12)은, 그 음극 단자(3)와 양극 단자(5)를 단자구(10)와 단자구(11)를 통해, 전자 기기의 전원 단자에 전기적으로 접속하는 전지 유닛이다. 여기서 리드 부착 PTC 서미스터(7) 대신에 금속 리드로 소전지(1)와 소전지(4)를 단순하게 접속한 경우, 전자 기기의 전원 라인에 단락 이상이 발생할 가능성이 있다. 또, 전자 기기에 설치하지 않은 상태에서 양극 단자(5)와 음극단자(3)에 금속 등의 도전성이 높은 물질이 접속 또는 부착된 때 등은, 과전류에 의해 전지팩 내의 소전지(1) 및 소전지(4)가 발열하고, 내압의 상승에 의해 소전지 자신이 파손할 가능성이 있다. 그 안전 대책 수단으로서, 리드 부착 PTC 서미스터(7)를 사용하는 방법이 있다. 이 보호 동작의 원리는, 소전지와 직렬로 접속한 PTC 서미스터가 과전류에 따른 자기 발열에 의해, 그 저항값을 급격하게 상승시키고, 과전류를 전지의 파손이 없는 안전한 레벨의 전류값으로 억제하는 동작을 한다(이하, 과전류 보호 동작이라고 칭함). PTC 서미스터를 과전류 보호 부품으로서 사용하는 경우, 전류팩의 사용 가능 시간을 고려한 선택이 필요하다. 또, 전지팩 용량의 소모가 적어지도록, 상온시의 저항값은 될 수 있는 한 낮은 것이 요구된다. 일반적으로는, 저항값이 40 mΩ 이하 가능하면 20 mΩ 이하가 바람직하다.
이상은, 주로 일차 전지로서 사용되는 전지팩의 기본적인 구성이지만, 최근은, 리튬이온 전지 등으로 대표되는 고성능 이차 전지가 휴대 전화 용도 등으로 널리 보급되고 있다. 그리고, 충방전 제어를 행하는 보호 회로를 내장한 전지팩의 필요성이 특히 높아지고 있다. 이하에 종래의 보호 회로가 부착된 전지팩 및 그 제조 방법에 대해서 도면을 참조하면서 설명한다.
도 12는, 종래의 보호 회로가 부착된 전지팩의 사시도로, 각형 소전지(25), 프린트 기판(28), 프린트 기판(28)의 제1 실장면 상에 실장된 보호용 IC(29), 기본적으로는 2개의 FET(Field Effect Transistor)로 구성된 FET 유닛(30)으로 이루어진다. 각형 소전지(25)는 외주 금속 케이스를 겸한 양극 단자(26) 및 각형소전지(25)의 1면에만 형성된 음극 단자(27)를 구비하고 있다. 프린트 기판(28)의 보호용 IC(29)의 실장면과 반대면의 제2 실장면 상에는 전지팩의 취출용 전극 단자(31)와, 취출용 음극 단자(32)가 형성되어 있다. 리드 부착 PTC 서미스터(33)가 소자의 일부가 각형 소전지(25)의 2면에 근접하도록 배치되어 있다. 리드 부착 PTC 서미스터(33)의 한 쪽의 리드 단자(34)는 음극 단자(27)와 용접에 의해 접합되어 있다. PTC 서미스터(33)의 다른 쪽의 리드 단자(35)는 프린트 기판(28)과 접속되어 있다. 전지팩의 취출용 양극 단자(31)와 외주 금속 케이스를 겸한 양극 단자(26)는 접속 리드(36)에 의해 전기적으로 접속되어 있다.
이상과 같이 구성된 종래의 보호 회로 부착 전지팩에 대해서, 이하에 그 제조 방법을 설명한다. 우선, 프린트 기판(28)의 제2 실장면에 스크린 인쇄법을 이용해 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 취출용 양극 단자(31)와 취출용 음극 단자(32)를 부착, 납땜한다. 다음으로, 프린트 기판(28)의 제1 실장면에 스크린 인쇄법을 이용해 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 보호용 IC(29)와 FET 유닛(30)을 부착한다. 다음으로, 리플로우 납땜로를 이용해 프린트 기판(28)과, 보호용 IC(29)나 FET 유닛(30)을 납땜한다. 한편, 각형 소전지(25)의 음극 단자(27)에 리드 부착 PTC 서미스터(33)의 리드 단자(34)를 전기 용접에 의해 접속하고, 양극 단자(26)에 접속 리드(36)를 전기 용접에 의해 접속한다. 다음으로, 납땜 후의 프린트 기판(28)과 각형 소전지(25)에 부착된 리드 부착 PTC 서미스터(33)의 리드 단자(35)를 땜납 접속한다. 마지막으로, 프린트 기판(28)과 접속 리드(36)를 땜납 접속하여, 종래의 보호회로 부착 전지팩을 제조하고 있다.
이상과 같이 구성된 종래의 보호 회로 부착 전지팩에 대해서 도 12와 대응한 도 13의 회로 블록도를 참조하면서, 이하에 그 동작을 설명한다.
보호 회로 부착 전지팩은, 보호용 IC(29)와, 제1 FET(37)와 제2 FET(38)로 이루어지는 FET 유닛(30)과, 리드 부착 PTC 서미스터(33)에 의해 각형 소전지(25)의 과충전이나 과방전을 보호하는 제어 동작과, 부하의 단락이나 보호 회로 자신의 단락 등에 의해 일어나는 과전류로부터의 보호 동작을 행하는 기능을 가지며, 그 대표적인 동작 원리는 이하와 같이 이루어진다. (a) 과충전 보호 동작으로서, 각형 소전지(25)의 전압이 기정값에 도달한 상태에서 제2 FET(38)의 게이트를 OFF(제1 FET(37)는 ON 상태)로 하여 충전 전류의 흐름을 멈춘다. (b) 과방전 보호 동작으로서, 각형 소전지(25)의 전압이 낮아진 때에 제1 FET(37)의 게이트를 OFF(제2 FET(38)는 ON 상태)로 하여 방전 전류의 흐름을 멈춘다. (c) 부하측의 단락에 대해서는 FET 유닛(30)의 ON 저항의 변동을 검지하여 단락 전류의 흐름을 멈춘다. 또는 리드 부착 PTC 서미스터(33)의 과전류 보호 동작에 의해 전류를 안전 레벨로 제한한다. (d) 보호 회로 자신의 단락에 대해서는 리드 부착 PTC 서미스터(33)의 과전류 보호 동작에 의해 단락 전류를 안전 레벨로 제한한다.
특히, 오사용으로 인해 일어나게 되는 전극간의 단락에 대해서는, 2중 3중의 안전 대책이 필요하며 보호 회로가 기능하지 않는 경우에도, 리드 부착 PTC 서미스터(33)가 보호 부품으로서 큰 역할을 담당하고 있다. 또한, 이 PTC 서미스터는 각형 소전지(25)에 근접하여 배치함으로써 각형 소전지(25) 자신의 발열에 의한 온도상승에 대해서도 직접적인 열전달에 의해 저항값이 상승하여, 보호 동작 상태로 이행할 수 있다.
그러나, 상기 종래의 구성에서는, 리드 부착 PTC 서미스터(33)를 소전지와 프린트 기판에 부착하는 조립 가공이 필요하다. 또, 도 11a, b에 도시하는 리드 단자(18)의 구부림 가공을 폴리머 PTC층(16)에 가까운 위치에서 행하는 경우, 구부림 가공 스트레스에 의해 리드 부착 PTC 서미스터(15) 내부의 폴리머 PTC층(16)과 전극층(17) 사이의 일부에 균열이 생기는 경우가 있다. 리드 단자(18)를 폴리머 PTC층(16)에 가까운 위치에서 소전지의 전극 단자에 전기 용접하는 경우, 열영향에 의해 폴리머 PTC층(16)이 열화하여, 리드 부착 PTC서미스터(15)의 저항값이 증하는 요인이 된다. 그 결과, 전지팩 사용 시간의 저하나 동작 감도로의 영향이 염려되는 과제를 가지고 있었다.
이들 저항값 변동 요인은, 폴리머 PTC 서미스터의 온도에 대한 저항값의 가역적 성질에 영향을 주는 것이며, 성능 열화로 판단해야 할 것이다. 또, 도 12에 도시하는 리드 부착 PTC 서미스터(33)의 리드 단자(35)를 프린트 기판(28)에 납땜에 의해 부착할 때, 폴리머의 융점 이상의 열 처리를 행한 경우에, 저항값이 플러스 측으로 1.5배 정도로 증가한다. 또, 열처리 온도가 240℃를 넘는 경우는, 저항값이 2배 내지 3배 정도로 증가하기 때문에, PTC 서미스터의 내부 저항(상온시의 저항)을 보다 낮은 상태로 유지할 수가 없다. 이런 점들 때문에, 전지팩의 사용 시간의 저하로 이어지는 문제가 있다.
본 발명은 과전류 또는 가열로부터 전지팩을 보호하기 위한 보호 기능을 가진 전지팩 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 실시 형태 1에서의 전지팩의 사시도,
도 2는 본 발명의 실시 형태 2에서의 전지팩의 사시도,
도 3은 본 발명의 실시 형태 3에서의 전지팩의 사시도,
도 4는 본 발명의 실시 형태 4에서의 전지팩의 사시도,
도 5는 동 전개도,
도 6은 본 발명의 실시 형태 5에서의 전지팩의 사시도,
도 7은 본 발명의 실시 형태 6에서의 전지팩의 사시도,
도 8은 동 회로 블록도,
도 9는 본 발명의 다른 실시 형태에서의 회로 블록도,
도 10a는 종래의 전지팩의 요부인 케이스의 일부를 절결한 상면도,
도 10b는 종래의 전지팩의 요부인 케이스의 일부를 절결한 정면도,
도 11a는 리드 부착 PTC 서미스터의 상면도,
도 11b는 도 11a의 A-A선 단면도,
도 12는 종래의 보호 회로 부착 전지팩의 사시도,
도 13은 동 회로 블록도이다.
본 발명은, 상기 종래 기술을 감안한 것으로, 사용 시간을 향상시킬 수 있는 전지팩 및 그 제조 방법을 제공하는 것을 목적으로 하는 것이다.
상기 목적을 달성하기 위해서 본 발명의 전지팩은, 소전지와, 과전류 또는 가열로부터 상기 소전지를 보호하는 보호 회로 유닛으로 이루어지는 전지 팩으로, 상기 보호 회로 유닛은 보호용 IC와 면실장형(plane-mount type) PTC 서미스터를 포함하는 복합체로 이루어지는 것을 특징으로 한다. 이 구성에 의하면, 보호 회로 유닛에 면실장형 PTC 서미스터를 이용함으로써 고성능화가 가능하다.
또, 본 발명의 전지팩의 제조 방법은, 프린트 기판에 보호용 IC와 면실장형 PTC 서미스터를 납땜하는 공정과, 상기 납땜 후의 프린트 기판을 열처리하는 공정과, 소전지의 양극과 음극에 각각 접속용 리드를 접속하는 공정과, 상기 접속용 리드와 상기 프린트 기판을 전기적으로 접속하는 공정으로 이루어지는 것을 특징으로 하는 것으로, 이 방법에 의하면, 프린트 기판에 납땜한 면실장형 PTC 서미스터를 열처리함으로써, 사용 시간의 향상이 가능하다.
이하, 본 발명의 실시 형태에서의 전지팩 및 그 제조 방법에 대해서, 도면을 참조하면서 설명한다.
(실시 형태 1)
도 1은 본 발명의 실시 형태 1에서의 전지팩의 사시도이다. 이 전지팩은 각형 소전지(배터리 셀)(41)과 보호 회로 유닛(52)으로 구성되어 있다. 보호 회로 유닛(52)은, 프린트 기판(44), 프린트 기판(44)의 제1 실장면 상에 SnAg계 또는 SnCu계의 Pb 프리 땜납에 의해 실장된 보호용 IC(45), 면실장형 PTC 서미스터(49) 및 기본적으로는 2개의 FET로 구성된 FET 유닛(46)으로 이루어진다. 각형 소전지(41)는 외주 금속 케이스를 겸한 양극 단자(42) 및 각형 소전지(41)의 한 면에만 형성된 음극 단자(43)을 구비하고 있다. 프린트 기판(44)에서, 보호용IC(45)의 실장면과 반대측의 제2 실장 면에는 전지팩의 취출용 양극 단자(47)와 음극 단자(48)가 형성되어 있다. 면실장형 PTC 서미스터(49)는, 외형이 약 4.5mm ×3.2mm, 두께가 약 1mm로, 실장전의 저항값이 15 mΩ 내지 20 mΩ로, 보호 동작 온도가 110℃ 내지 120℃의 범위에 있다. 면실장형 서미스터(49)는 각형 소전지(41)에 근접하도록 프린트 기판(44)의 가장자리부 근방에 배치되어 있다. 음극 단자(43)와 프린트 기판(44)은 음극측의 접속 리드(50)에 의해 접속되어 있다. 프린트 기판(44)을 통해 전지팩의 취출용 양극 단자(47)와 외주 금속 케이스를 겸한 양극 단자(42)는 양극측의 접속 리드(51)에 의해, 전기적으로 접속되어 있다.
이상과 같이 구성된 전지팩에 대해서, 이하에 그 제조 방법을 설명한다. 우선, 프린트 기판(44)의 제2 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 취출용 양극 단자(47)와 취출용 음극 단자(48)를 부착하여, 납땜한다. 다음으로, 프린트 기판(44)의 제1 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 보호용 IC(45)와 FET 유닛(46)과 면실장형 PTC 서미스터(49)를 부착한다. 다음으로, 리플로우 납땜로를 이용하여 프린트 기판(44)과, 보호용 IC(45)나 면실장형 PTC 서미스터(49) 등의 부착 부품을, 피크 온도 250℃의 프로파일로 납땜한다. 다음으로, 납땜에 의해 저항값이 40 mΩ정도로 증가한 면실장형 PTC 서미스터(49)를 실장한 프린트 기판(44)을, 80℃의 주변 온도 환경에 약 30분간 방치하고, 그 후 수 분 이내에 25℃의 주변 온도 환경으로 전환하여 약 30분간 방치하는 온도 사이클을 3회 반복하고, 저항값을 20 mΩ이하로 복귀시킨다(이후, 어닐 처리라고 칭함). 이 온도 사이클을 5회 반복하는 것이 보다 바람직하다.
한편, 각형 소전지(41)의 음극 단자(43)에 음극측의 접속 리드(50)를 전기 용접에 의해 접속하고, 양극 단자(42)에 약극측의 접속 리드(51)를 전기 용접에 의해 접속한다. 다음으로, 어닐 처리 후의 프린트 기판(44)과 각형 소전지(41)에 부착된 음극측의 접속 리드(50)를 땜납 접속한다. 마지막으로, 프린트 기판(44)과 양극측의 접속 리드(51)를 땜납 접속한다.
이상과 같이 구성, 제조된 전지팩의 보호 회로 유닛(52)은, 각형 소전지(41)의 과충전이나 과방전을 보호하는 제어 동작과, 부하의 단락이나 보호 회로 자체의 단락 등에 의해 일어나는 과전류로부터의 보호 동작을 행한다.
이상과 같이 본 실시 형태 1에서는, 면실장형 PTC 서미스터(49)는 프린트 기판(44) 상에 보호용 IC(45)나 FET 유닛(46)과 마찬가지로 리플로우 납땜법 등의 납땜에 의해 실장된다. 면실장형 PTC 서미스터(49)는, 리드 부착 PTC 서미스터에 비해 리드 단자의 구부림 가공이나 전기 용접에 의해 각형 소전지(41)의 음극 단자(43)나 프린트 기판(44)과 접속하여 회로를 구성할 필요가 없다. 따라서, 구부림 가공 스트레스 및 전기 용접에 의한 고온의 열 스트레스 등에 기인하는 저항값 변동을 없애는 것이 가능하다.
또, 본 실시 형태 1에서는, 프린트 기판(44)에 면실장형 PTC 서미스터(49)를 납땜하는 공정과, 면실장형 PTC 서미스터(49)를 남땜한 후의 프린트 기판(44)을 어닐 처리하는 공정과, 각형 소전지(41)의 양극 단자(42)와 음극 단자(43)에 각각 양극측의 접속 리드(51)와 음극측의 접속 리드(50)를 전기 용접하는 공정과, 양극측의 접속 리드(51)과 음극측의 접속 리드(50)를 프린트 기판(44)에 땜납 접속하는 공정으로 이루어진다. SnAg계나 SnCu계 등의 융점이 200℃ 이상인 Pb 프리 땜납을 이용하여, 프린트 기판(44)에 납땜한 면실장형 서미스터(48)의 저항값은, 납땜 전의 약 2배 정도인 40 mΩ까지 증가한다. 그러나, 납땜된 서미스터(49)의 저항값을 어닐 효과에 의해, 20 mΩ이하로 단시간에 작게 하는 것이 가능하다.
또한, 본 실시 형태 1에서, 면실장형 PTC 서미스터(49)는, 리드 부착 PTC 서미스터와 같은 리드 단자의 구부림 가공이나 전기 용접 등의 작업이 불필요하고, 프린트 기판(44)에 보호용 IC(45)나 FET 유닛(46)과 동시에 실장용 마운터에 장착하여, 남땜할 수 있다. 따라서 팩 전지의 조립 가공에 필요한 비용을 절감할 수 있다.
또, 본 실시 형태 1에서는, 프린트 기판(44)의 두께 방향의 면을, 각형 소전지(41)의 음극 단자(43)의 면에 근접하고, 면실장형 PTC 서미스터(49)가 각형 소전지(41)에 근접하도록 프린트 기판(44)의 가장자리부 근방에 실장한다. 이것에 의해, 면실장형 PTC 서미스터(49)와 각형 소전지(41)가 열결합 상태로 된다. 따라서, 각형 소전지(41)로부터의 직접적인 열전달에 의해, 보호 동작 상태로 이행할 수 있다.
또, 본 실시 형태 1에서는, 면실장형 PTC 서미스터(49)가 각형 소전지(41)의 열용량이 다른 양음의 전극 단자에 대해 열용량이 작은 음극 단자(43)와 전기적으로 접속하여, 음극 단자(43)의 근방에 배치한다.
이것에 의해, 각형 소전지(41)의 발열에 대해 열용량이 작은 음극 단자(43)가 빠르게 온도 상승하기 때문에, 면실장형 PTC 서미스터(49)에 보다 빠르게 열을 전달할 수 있다.
또한, 본 실시 형태 1에서, 어닐 처리 공정은, 면실장형 PTC 서미스터를 프린트 기판에 실장한 직후의 공정으로 했지만, 각형 소전지와 실장을 끝낸 프린트 기판을 접속 리드로 땜납 접속한 후의 공정에서 행해도 된다. 이 경우에도, 마찬가지로 저항값을 작게 할 수 있다.
또한, 실시 형태 1에서, 양극측의 접속 리드와 음극측의 접속 리드는, 먼저 각형 소전지에 전기 용접하고, 그 후에 프린트 기판에 납땜했지만, 먼저 프린트 기판에 납땜한 후에 각형 소전지에 전기 용접하는 공정의 순서이어도 된다.
또한, 본 실시 형태 1에서, 어닐 처리로, 높은 온도를 80℃, 낮은 온도를 25℃로 하고, 방치 시간을 약 30분간으로 하였다. 이들 온도는, 면실장형 PTC 서미스터의 동작 온도 110℃ 이하에서 -40℃ 이상이면 임의의 온도를 선택하여도 된다. 또, 제조 공정에서의 지장이 없다면, 방치 시간도 12시간 정도까지 연장하여도 된다. 또, 60℃ 내지 110℃의 온도 범위에서 일정 온도로, 수 시간 이상의 장시간 동안 방치해 두어도 납땜에 의해 증가한 저항값의 저감이 가능하다.
또한, 본 실시 형태 1에서, 프린트 기판으로의 실장용 납땜을 SnAg계 또는 SnCu계의 Pb 프리계 땜납으로 했지만, 그 외의 Pb 프리계 땜납이나 종래의 SnPb계 땜납을 이용하여도 된다.
(실시 형태 2)
이하, 본 발명의 실시 형태 2에서의 전지팩 및 그 제조 방법에 대해서 도면을 참조하면서 설명한다.
도 2는 본 발명의 실시 형태 2에서 전지팩의 사시도이며, 각형 소전지(61)와 보호 회로 유닛(73)으로 구성되어 있다. 보호 회로 유닛(73)은, 프린트 기판(64), 프린트 기판(64)의 제1 실장면 상에 SnAg계 또는 SnCu계의 Pb 프리 땜납에 의해 실장된 보호용 IC, 면실장형 PTC 서미스터(69) 및 기본적으로는 2개의 FET에 의한 FET 유닛(66)에 의해 구성되어 있다. 각형 소전지(61)는 외주 금속 케이스를 겸한 양극 단자(62) 및 각형 소전지(61)의 한 면에만 형성한 음극 단자(63)를 구비하고 있다. 프린트 기판에서, 64의 보호용 IC(65)의 실장면과 반대측의 제2 실장면에는 전지팩의 취출용 양극 단자(67)와 음극 단자(68)가 부착되어 있다. 면실장형 PTC 서미스터(69)는, 외형이 약 4.5mm ×3.2mm, 두께가 약 1mm이고, 실장전의 저항값이 15 mΩ내지 20 mΩ이고, 보호 동작 온도가 110℃ 내지 120℃의 범위에 있다. 면실장형 PTC 서미스터(69)는, 각형 소전지(61)에 근접하도록, 프린트 기판(64)의 가장자리부 근방에 배치되어 있다. 면실장형 PTC 서미스터(69)와 각형 소전지(61)의 음극 단자(63)와 접합면은 경화 온도 100℃의 에폭시 수지(70)로 접착되어 있다. 실시 형태 1의 구성과 다른 것은, 에폭시 수지(70)를 마련한 점이다. 음극 단자(63)와 프린트 기판(64)은 음극측의 접속 리드(71)로 접속되어 있다. 전지팩의 취출용 양극 단자(67)와 외주 금속 케이스를 겸한 양극 단자(62)는 프린트 기판(64)을 통해 양극측의 접속 리드(72)에 의해 접속되어 있다.
이상과 같이 구성된 전지팩에 대해서, 이하에 그 제조 방법을 설명한다. 우선, 프린트 기판(64)의 제2 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 취출용 양극 단자(67)와 취출용 음극 단자(68)를 부착하여, 납땜한다. 다음으로, 프린트 기판(64)의 제1 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 보호용 IC(65)와 FET 유닛(66)과 면실장형 PTC 서미스터(69)를 부착한다. 다음으로, 리플로우 납땜로를 이용하여 프린트 기판(64)과, 보호용 IC(65)나 면실장형 PTC 서미스터(69) 등의 부착 부품을 피크 온도 250℃의 프로파일로 납땜한다.
한편, 각형 소전지(61)의 음극 단자(63)에 음극측의 접속 리드(71)를 전기 용접에 의해 접속하고, 양극 단자(62)에 양극측의 접속 리드(72)를 전기 용접에 의해 접속한다. 다음으로, 어닐 처리 후의 프린트 기판(64)과, 각형 소전지(61)에 부착된 음극측의 접속 리드(71)와 양극측의 접속 리드(72)를 땜납 접속한다. 마지막으로, 에폭시 수지(70)를 면실장형 PTC 서미스터(69)와 각형 소전지(61)의 음극 단자(63)와 접합면에 도포하고, 약 100℃의 주위 온도 환경에서 5시간 방치하는 열처리에 의해 경화 접착시킨다. 납땜에 의해 40 mΩ정도로 증가한 면실장형 PTC 서미스터(69)의 저항을, 에폭시 수지의 경화 온도를 이용하여, 상기 열처리 공정을 행함으로써, 20 mΩ이하로 복귀시킨다.
이상과 같이 구성, 제조된 전지팩의 보호 회로 유닛(73)은, 각형 소전지(61)의 과충전이나 과방전을 보호하는 제어 동작과, 부하의 단락이나 보호 회로 자체의 단락 등에 의해 일어나는 과전류로부터의 보호 동작을 행한다.
이상과 같이 본 실시 형태 2에서는, 실시 형태 1의 효과에 더해, 면실장형PTC 서미스터(69)와 각형 소전지(61)를 열전도 부재인 에폭시 수지(70)에 의해 접합한다. 이것에 의해, 면실장형 PTC 서미스터(69)에 효율적으로 열전달을 할 수 있다. 또한, 에폭시 수지를 경화시키는 공정과 면실장형 PTC 서미스터(69)의 저항값을 복귀시키는 열처리 공정을 동시에 행할 수 있다.
또한, 본 실시 형태 2에서, 에폭시 수지를 열전도 부재로서 이용했지만, 페놀 수지, 실리콘 수지 등의 접착성이 있는 고분자 화합물을 이용하여도 마찬가지 효과를 얻을 수 있다.
또한, 본 실시 형태 2에서, 에폭시 수지를 열전도 부재로서 이용했지만, 알루미늄판, SUS판 등의 금속을 중간재로서 에폭시 수지에 의해 각형 소전지와 면실장형 PTC 서미스터를 접착함으로써, 보다 효율적으로 열전달 할 수 있다.
또한, 본 실시 형태 2에서, 열처리 공정은, 에폭시 수지의 경화 공정과 겸용했지만, 면실장형 PTC 서미스터를 프린트 기판에 납땜한 이후의 공정에서 단독으로 어닐 처리 공정을 행해도 된다.
또한, 본 실시 형태 2에서, 프린트 기판에의 실장용 땜납을 SnAg계 또는 SnCu계의 Pb 프리계 땜납으로 했지만, 그 외의 Pb 프리계 땜납이나 종래의 SnPb계 땜납을 이용해도 된다.
(실시 형태 3)
이하, 본 발명의 실시 형태 3에서의 전지팩 및 그 제조 방법에 대해서 도면을 참조하면서 설명한다.
도 3은 본 발명의 실시 형태 3에서의 전지팩의 사시도로, 각형 소전지(81)와보호 회로 유닛(94)으로 구성되어 있다. 보호 회로 유닛(94)은, 프린트 기판(84), 프린트 기판(84)의 제1 실장면 상에 SnAg계 또는 SnCu계의 Pb 프리 땜납에 의해 실장된 보호용 IC, 면실장형 PTC 서미스터 및 기본적으로는 2개의 FET로 이루어지는 FET 유닛(86)으로 이루어진다. 각형 소전지(81)에는 외주 금속 케이스를 겸한 양극 단자(82) 및 상기 전지의 한 면에만 형성된 음극 단자(83)가 부착되어 있다. 프린트 기판(84)에서, 보호용 IC(85)의 실장면과 반대면의 제2 실장면 상에는 전지팩의 취출용 양극 단자(87)와 음극 단자(88)가 부착되어 있다. 면실장형 PTC 서미스터(89)는 외형이 약 4.5mm ×3.2mm, 두께가 약 1mm이고, 실장전의 저항값이 15 mΩ내지 20 m 이고, 보호 동작 온도가 110℃ 내지 120℃의 범위에 있다. 면실장형 PTC 서미스터(89)는, 각형 소전지(81)에 근접하도록, 프린트 기판(84)의 가장자리부 근방에 배치되어 있다. 음극 단자(83)와 프린트 기판(84)은 음극측의 접속 리드(90)에 의해 접속되어 있다. 전지팩의 취출용 양극 단자(87)와 외주 금속 케이스를 겸하는 양극 단자(82)는 프린트 기판(84)을 통해 양극측의 접속 리드에 의해 전기적으로 접속되어 있다. 면실장형 PTC 서미스터(89)의 측면 전극 단자(93)와 음극측의 접속 리드(90)는, SnAg계 또는 SnCu계의 Pb 프리 땜납 부재(92)에 의해 전기적으로 접속되어 있다. 그 Pb 프리 땜납의 융점은 300℃ 이하이다. 바람직하게는 260℃ 이하, 보다 바람직하게는 240℃ 이하이다. 실시 형태 1의 구성과 다른 것은, 땜납 부재(92)를 마련한 점이다.
이상과 같이 구성된 전지팩에 대해서, 이하에 그 제조 방법을 설명한다. 우선, 프린트 기판(84)의 제2 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 취출용 양극 단자(87)와 취출용 음극 단자(88)를 부착하여, 납땜한다. 다음으로, 프린트 기판(84)의 제1 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 보호용 IC(85)와 FET 유닛(86)과 면실장형 PTC 서미스터(89)를 부착한다. 다음으로, 리플로우 납땜로를 이용하여 프린트 기판(84)과, 보호용 IC(85)나 면실장형 PTC 서미스터(89) 등의 부착 부품을 피크 온도 250℃의 프로파일로 납땜한다. 다음으로, 프린트 기판(84)에 양극측의 접속 리드(19)를 땜납 접속한다. 다음으로, 프린트 기판(84)과 면실장형 PTC 서미스터(89)의 측면 전극 단자(93)에 음극측의 접속 리드(90)를 땜납 부재(92)에 의해 접속한다. 다음으로, 각형 소전지(81)의 음극 단자(82)에 음극측의 접속 리드(90)를 전기 용접에 의해 접속하고, 양극 단자(82)에 양극측의 접속 리드(91)를 전기 용접에 의해 접속한다. 마지막으로, 프린트 기판(84)에의 납땜이나 땜납 부재(92)의 접속에 의해 저항값이 40 mΩ내지 50 mΩ정도로 증가한 면실장형 PTC 서미스터(89)를, 80℃의 주위 온도 환경에 약 30분간 방치한다. 그 후 수 분 이내에 25℃의 주위 온도 환경으로 전환하여 약 30분간 방치하는 온도 사이클을 5회(바람직하게는 10회) 반복하여, 저항값을 20 mΩ 이하로 복귀시키는 어닐 처리를 행한다.
이상과 같이 구성, 제조된 전지팩의 보호 회로 유닛(94)이, 각형 소전지(81)의 과충전이나 과방전을 보호하는 제어 동작과, 부하의 단락이나 보호 회로 자체의 단락 등에 의해 일어나는 과전류로부터의 보호 동작을 행한다.
이상과 같이 본 실시 형태 3에서는, 실시 형태 1의 효과에 더해, 융점이 300℃ 이하인 땜납 부재(92)를 이용하여 면실장형 PTC 서미스터(89)의 측면 전극 단자(93)와 음극측의 접속 리드(90)를 전기적인 접속을 한다. 이것에 의해, 각형 소전지(81)의 발열을 땜납 부재(92)를 통해 면실장형 PTC 서미스터(89)에 전달할 수 있다. 또, 땜납 부재(92)의 접속에 의해 저항값이 증가한 면실장형 PTC 서미스터(89)를 어닐 처리함으로써, 그 저항값을 복귀시킬 수 있다.
또한, 본 실시 형태 3에서, 땜납 부재는 SnAg계 또는 SnCu계의 Pb 프리 땜납으로 했지만, Sn, Bi, Ag, Cu, Zn, In, Au 등으로부터 선택된 Pb 프리계의 땜납 부재나, SnPb계 땜납을 이용해도 마찬가지의 효과를 얻을 수 있다.
(실시 형태 4)
이하, 본 발명의 실시 형태 4에서의 전지팩 및 그 제조 방법에 대해서, 도면을 참조하면서 설명한다. 도 4는 본 발명의 실시 형태 4에서의 전지팩의 사시도이다. 도 5는 도 4의 전지팩의 전개도로, 각형 소전지(101)와 보호 회로 유닛(113)으로 이루어진다. 보호 회로 유닛(113)은 프린트 기판(104), 프린트 기판(104)의 제1 실장면 상에 SnAg계 또는 SnCu계의 Pb 프리 땜납에 의해 실장된 보호용 IC, 면실장형 PTC 서미스터(110) 및 기본적으로는 2개의 FET로 구성된 FET 유닛(106)으로 이루어진다. 각형 소전지(101)는 외주 금속 케이스를 겸한 양극 단자(102) 및 각형 소전지(110)의 한 면에만 형성된 음극 단자(103)를 구비하고 있다. 보호용 IC(105)의 실장면과 반대측의 제2 실장면에 부착된 전지팩의 취출용 양극 단자(107)와 음극 단자(108)가, 프린트 기판(104)에, 부착되어 있다. 프린트 기판(104)은, 그 제1 실장면이 음극 단자(103)가 있는 면에 대향하도록 배치된다.프린트 기판(104)로부터 비어져 나와 구부려진 단자(107 및 108)의 선단부가, 각형 소전지(101)의 양극 단자(102)의 상면에 절연 시트(109)를 통해 접속되어 있다. 면실장형 PTC 서미스터(110)는 외형이 4.5mm ×3.2mm, 두께가 1mm이고, 실장전의 저항값이 15 mΩ내지 20 mΩ이며, 보호 동작 온도가 110℃ 내지 120℃의 범위에 있다. 면실장형 PTC 서미스터(110)의 실장면이, 각형 소전지(101)의 음극 단자(103)측의 면에 근접하여 대향한다. 음극 단자(103)와 프린트 기판(104)은 음극측의 접속 리드(111)에 의해 접속되어 있다. 전지팩의 취출용 양극 단자(107)와 외주 금속 케이스를 겸한 양극 단자(102)는 프린트 기판(104)을 통해 양극측의 접속 리드(112)에 의해 전기적으로 접속되어 있다.
이상과 같이 구성된 전지팩에 대해서, 이하에 그 제조 방법을 설명한다. 우선, 프린트 기판(104)의 제1 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 보호용 IC(105)와 FET 유닛(106)과 면실장형 PTC 서미스터(110)를 부착한다. 다음으로, 리플로우 납땜로를 이용하여 프린트 기판(104)과, 보호용 IC(105)나 면실장형 PTC 서미스터(110) 등의 부착 부품을 피크 온도 250℃의 프로파일로 납땜한다. 한편, 각형 소전지(101)의 음극 단자(103)에 음극측의 접속 리드(111)를 전기 용접에 의해 접속한다. 양극 단자(102)에 양극측의 접속 리드(112)를 전기 용접에 의해 접속한다. 다음으로, 프린트 기판(104)과, 각형 소전지(101)에 부착된 음극측의 접속 리드(111)와 양극측의 접속 리드(112)를 땜납 접속한다. 다음으로, 음극측의 접속 리드(111)와 양극측의 접속 리드(112)를 구부려 프린트 기판(104)의 제1 실장면을 각형소전지(101)의 음극 단자(103)가 있는 면에 대향시킨다. 다음으로, 약 90도로 구부려진 취출용 양극 단자(107)와 취출용 음극 단자(108)를 각각이 각형 소전지(101)에 부착된 절연 시트(109)와 프린트 기판(104)의 제2 실장면에 접하도록 프린트 기판(104)의 제2 실장면에 땜납 접속한다. 마지막으로, 프린트 기판(104)과의 납땜에 의해 저항값이 40 mΩ정도로 증가한 면실장형 PTC 서미스터(110)를 실장한 프린트 기판(104)을, 각형 소전지(101)와 함께, 80℃의 주위 온도 환경에 약 30분간 방치하고, 그 후 수 분 이내에 25℃의 주위 온도 환경으로 전환하여 약 30분간 방치하는 온도 사이클을 3회(바람직하게는 5회) 반복한다. 이와 같이 어닐 처리를 행함으로써 저항값을 20 mΩ이하로 복귀시킨다.
이상과 같이 구성, 제조된 전지팩의 보호 회로 유닛(113)은, 각형 소전지(101)의 과충전이나 과방전을 보호하는 제어 동작과, 부하의 단락이나 보호 회로 자신의 단락 등에 의해 일어나는 과전류로부터의 보호 동작을 행한다.
이상과 같이 본 실시 형태 4에서는, 면실장형 PTC 서미스터(110)를 프린트 기판(104) 상에 보호용 IC(105)나 FET 유닛(106)과 마찬가지로 리플로우 납땜법 등의 납땜에 의해 실장한다. 면실장형 PTC 서미스터(110)는, 리드 부착 PTC 서미스터(110)와 같이 리드 단자의 구부림 가공이나 전기 용접에 의해 각형 소전지(101)의 음극 단자(103)나 프린트 기판(104)과 접속하여 회로를 구성할 필요가 없다. 따라서, 구부림 가공 스트레스 및 전기 용접에 의한 고온의 열 스트레스 등에 기인하는 저항값 변동을 없애는 것이 가능하다.
또, 본 실시 형태 4에서는, 프린트 기판(104)에 면실장형 PTC 서미스터(101)를 납땜하는 공정과, 각형 소전지(101)의 양극 단자(102)와 음극 단자(103)에 각각 양극측의 접속 리드(112)와 음극측의 접속 리드(11)를 전기 용접하는 공정과, 양극측의 접속 리드(112)와 음극측의 접속 리드(111)를 프린트 기판(104)에 땜납 접속하는 공정과, 면실장형 PTC 서미스터(110)를 납땜한 후의 프린트 기판(104)과 각형 소전지(101)를 동시 어닐 처리하는 공정으로 이루어진다. SnAg계나 SnCu계 등의 융점이 200℃ 이상의 Pb 프리 땜납을 이용하여 납땜함으로써, 실장전의 약 2배 정도인 40 mΩ까지 증가한 면실장형 PTC 서미스터(110)의 저항값을, 어닐 효과에 의해, 20 mΩ이하로 하는 것이 가능하다.
또, 본 실시 형태 4에서는, 프린트 기판(104)의 실장면을, 각형 소전지(101)의 음극 단자(103)의 면에 대향시킨다. 면실장형 PTC 서미스터(110)의 실장면이, 음극 단자(103)의 어느 각형 소전지(101)의 면에 접속해서 대향시킨다. 즉, 면실장형 PTC 서미스터(110)의 주요면이 각형 소전지(101)와 근접하여, 서로 열결합 상태로 된다. 따라서, 각형 소전지(101)로부터의 직접적인 열전달에 의해, 보다 빠르게 보호 동작 상태로 이행할 수 있다.
또, 본 실시 형태 4에서는, 프린트 기판(104)의 실장면을, 각형 소전지(101)의 음극 단자(103)의 면에 대향시킨다. 면실장형 PTC 서미스터(110)가 실장된 프린트 기판(104)의 실장면과 반대측의 실장면에 전지팩의 취출용 양극 단자(107)와 취출용 음극 단자(108)를 부착함으로써, 프린트 기판(104)은 대향하는 각형 소전지(101)에 지지된다. 즉, 취출용 양극 단자(107)와 취출용 음극 단자(108)가 안정되어 고정할 수 있고, 외부 전자 기기의 전극 단자와 확실하게 접속할 수 있다.
또, 본 실시 형태 4에서는, 취출용 양극 단자(107)와 취출용 음극 단자(108)의 프린트 기판(104)으로부터 비어져 나와 구부러진 부분의 선단부가 각형 소전지(101)의 양극 단자(102)의 상면에 절연 시트(109)를 통해 접근된다. 이것에 의해, 취출용 양극 단자(107)와 취출용 음극 단자(108)는, 프린트 기판(104)을 중개하지 않고 각형 소전지(101)의 상면에 지지되며, 강고히 고정할 수 있다. 이 상면에서 외부 전자 기기의 전극 단자와 접속하면, 기계적 스트레스로부터 프린트 기판(104)을 지킬 수 있다.
또한, 본 실시 형태 4에서, 보호형 IC와 FET 유닛은, 면실장형 PTC 서미스터와 같은 프린트 기판의 실장면에 배치하였지만, 취출용 양극 단자나 취출용 음극 단자를 부착한 면실장형 PTC 서미스터와 반대측의 프린트 기판의 실장면에 배치해도 된다.
또한, 본 실시 형태 4에서, 어닐 처리 온도는, 높은 온도를 80℃, 낮은 온도를 25℃로 하고, 방치 시간을 약 30분으로 했다. 이들 온도는, 면실장형 PTC 서미스터의 동작 온도 110℃ 이하이고 -40℃ 이상이면 된다. 제조 공정에서의 지장이 없으면, 방치 시간도 12시간 정도까지 연장하여도 된다. 또, 60℃ 내지 110℃의 온도 범위에서 일정 온도로 수 시간 이상의 장시간 방치해 두어도 납땜에 의해 증가한 저항값의 저감이 가능하다.
또한, 본 실시 형태 4에서, 프린트 기판에의 실장용 땜납을 SnAg계나 SnCu계의 PB 프리계 땜납으로 했지만, 그 외의 Pb 프리계 땜납이나 종래의 SnPb계 땜납을이용해도 된다. 또한, 도 4와 같이, 면실장형 PTC 서미스터(110)와 각형 소전지(101)를 대향시킴으로써, 면실장형 PTC 서미스터(110)는, 각형 소전지(101)의 방사열을 받기 때문에, 보다 각형 소전지(101)와 열결합을 시킬 수 있다.
(실시 형태 5)
이하, 본 발명의 실시 형태 5에서의 전지팩 및 그 제조 방법에 대해서, 도면을 참조하면서 설명한다. 도 6은 본 발명의 실시 형태 5에서의 전지팩의 사시도 로, 각형 소전지(121)와 보호 회로 유닛(132)으로 구성되어 있다. 보호 회로 유닛(132)는, 프린트 기판(124), 프린트 기판(124)의 제1 실장면 상에 SnAg계 또는 SnCu계의 Pb 프리 땜납에 의해 실장된 보호용 IC(125), 면실장형 PTC 서미스터(129) 및 기본적으로는 2개의 FET로 이루어지는 FET 유닛(126)으로 이루어진다. 프린트 기판(124)에, 보호용 IC(125)의 실장면과 반대측의 제2 실장면에 전지팩의 취출용 양극 단자(127)와 음극 단자(128)가 부착되어 있다. 면실장형 PTC 서미스터(129)는 프린트 기판(124)의 제1 실장면 상에 SnAg계 또는 SnCu계 Pb 프리 땜납에 의해 실장되어 있다. 면실장형 PTC 서미스터(129)는 보호형 IC(125)를 끼워서 FET 유닛(126)과 간격을 만들고, 프린트 기판(124)의 각형 소전지(121)와 근접하는 가장자리부 근방에 배치되어 있다. 또한, 면실장형 PTC 서미스터(129)는 프린트 기판(124)을 통해 취출용 양극 단자(127)와 전기적으로 접속되어 있다. 음극 단자(123)와 프린트 기판(124)은 음극측의 접속 리드(130)에 의해 접속되어 있다. 면실장형 PTC 서미스터(129)와 외주 금속 케이스를 겸한 양극 단자(122)는, 양극측의 접속 리드(131)에 의해 프린트 기판(124)을 통해 전기적으로 접속되어 있다.
이상과 같이 구성된 전지팩에 대해서, 이하에 그 제조 방법을 설명한다. 우선, 프린트 기판(124)의 제2 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 취출용 양극 단자(127)와 취출용 음극 단자(128)을 부착하여, 납땜한다. 다음으로, 프린트 기판(124)의 제1 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 보호용 IC(125)와 FET 유닛(126)과 면실장형 PTC 서미스터(129)를 부착한다. 다음으로, 리플로우 납땜로를 이용하여 프린트 기판(124)과, 보호용 IC(125)나 면실장형 PTC 서미스터(129) 등의 부착 부품을 피크 온도 250℃의 프로파일로 납땜한다. 다음으로, 납땜에 의해 저항값이 40 mΩ정도로 증가한 면실장형 PTC 서미스터(129)를 실장한 프린트 기판(124)을 80℃의 주위 온도 환경에 약 30분간 방치한다. 그 후 수 분 이내에 25℃의 주변 온도 환경으로 전환하여 약 30분간 방치하는 온도 사이클을 3회(바람직하게는 5회) 반복한다. 이와 같이 어닐 처리를 행함으로써, 저항값은 20 mΩ이하로 복귀한다.
한편, 각형 소전지(121)의 음극 단자(123)에 음극측 접속 리드(130)를 전기 용접에 의해 접속한다. 각형 소전지(121)의 양극 단자(122)에 양극측의 접속 리드(131)를 전기 용접에 의해 접속한다. 다음으로, 어닐 처리 후의 프린트 기판(124)과 각형 소전지(121)에 부착된 음극측의 접속 리드(130)를 땜납 접속한다. 마지막으로, 프린트 기판(124)과 양극측의 접속 리드(131)를 땜납 접속한다.
이상과 같이 구성, 제조된 전지팩의 보호 회로 유닛(132)은, 각형소전지(121)의 과충전이나 과방전을 보호하는 제어 동작과, 부하의 단락이나 보호 회로 자신의 단락 등에 의해 일어나는 과전류로부터의 보호 작용을 행한다.
이상과 같이, 본 실시 형태 5에서는, 면실장형 PTC 서미스터(129)를 프린트 기판(124) 상에 보호용 IC(124)나 FET 유닛(126)과 마찬가지로 리플로우 납땜법 등의 납땜에 의해 실장한다. 이것에 의해, 면실장형 PTC 서미스터(129)는, 리드 부착 PTC 서미스터와 같이 리드 단자의 구부림 가공이나 전기 용접에 의해 회로 구성할 필요가 없다. 따라서, 구부림 가공 스트레스 및 전기 용접에 의한 고온의 열 스트레스 등에 기인하는 저항값 변동을 없애는 것이 가능한다.
또, 본 실시 형태 5에서는, 프린트 기판(124)에 면실장형 PTC 서미스터(129)를 납땜하는 공정과, 면실장형 PTC 서미스터(129)를 납땜한 후의 프린트 기판(124)을 어닐 처리하는 공정과, 각형 소전지(121)의 양극 단자(122)와 음극 단자(123)에 각각 양극측의 접속 리드(131)와 음극측의 접속 리드(130)를 전기 용접하는 공정과, 양극측의 접속 리드(131)와 음극측의 접속 리드(130)를 프린트 기판(44)에 땜납 접속하는 공정으로 이루어진다. SnAg계나 SnCu계 등의 융점에 200℃ 이상의 Pb 프리 땜납을 이용하여 납땜한 결과, 상온시의 약 2배인 40 mΩ까지 증가한 면실장형 PTC 서미스터(49)의 저항값을, 어닐 효과에 의해, 20 mΩ이하로 하는 것이 가능하다.
또, 본 실시 형태 5에서는, 면실장형 PTC 서미스터(129)가 각형 소전지(121)의 열용량이 큰 외주 금속 케이스를 겸한 양극 단자(122)와 전기적으로 접속하고, 각형 소전지(121)와 근접하는 프린트 기판(104)의 가장자리 근방에 배치한다. 각형 소전지(121)의 발열에 대해 양극 단자(122)는 온도 상승이 늦다. 면실장형 PTC 서미스터(129)는 각형 소전지(121)와의 간격에 의해 각형 소전지(121)로부터의 열영향을 받기 어렵다. 따라서, 면실장형 PTC 서미스터(121)는, 과전류에 의한 자기 발열을 주체로서 보호 동작할 수 있다. 즉, 본 실시예는, 과전류에 의한 보호 동작을 우선하는 용도에 적합하다. 또한, 면실장형 PTC 서미스터(129)를 각형 소전지(121)와 대향하지 않는 측의 프린트 기판(104)의 면에 실장함으로써, 각형 소전지(121)로부터의 방사열, 또는 공기의 대류에 의한 열의 전도를 저감할 수 있어, 동일한 효과를 얻을 수 있다. 또, 면실장형 PTC 서미스터(129)와 각형 소전지(121)의 사이에, 양자를 차폐하는 수단을 설치함으로써, 양자간의 열 전달을 감소시킬 수 있다. 특히, 전지팩 전체의 구성상, 도 4와 같은 구성을 해야만 하는 경우, PTC 서미스터(129)와 각형 소전지(121) 사이에 차폐 수단을 설치하는 것은 유용하다.
또한 본 실시 형태 5에서, 면실장형 PTC 서미스터는, FET 유닛과 프린트 기판의 동일 실장면에 배치하였지만, 열적 영향이 보다 작아지도록 서로 반대측의 실장면에 배치하여도 된다.
또한, 본 실시 형태 5에서, 프린트 기판에의 실장용 땜납을 SnAg계나 SnCu계의 Pb 프리 땜납으로 하였지만, 그 밖의 Pb 프리계 땜납이나 종래의 SnPb계 땜납을 이용하여도 된다.
(실시 형태 6)
이하, 본 발명의 실시 형태 6에서의 전지팩에 대해서, 도면을 참조하면서 설명한다. 도 7은 본 발명의 실시 형태 6에서의 전지팩의 사시도이다. 도 8은 도 7의 전지팩의 회로 블록도로, 각형 소전지(141), 보호 회로 유닛(154)으로 구성되어 있다. 보호 회로 유닛(154)은 프린트 기판(144)과 보호용 IC(145)와 FET 유닛(146)과 면실장형 PTC 서미스터(151)에 의해 구성되어 있다. 각형 소전지(141)의 양극 단자(142)는 외주 금속 케이스를 겸하고 있고 각형 소전지(141)의 음극 단자(143)는 각형 소전지(141)의 한 면에만 형성되어 있다. 프린트 기판(144)의 두께 방향의 면이 음극 단자(143)의 어느 각형 소전지(141)의 면에 근접해 있다. 보호용 IC, 기본적으로는 2개의 FET(147)와 FET(148)로 이루어지는 FET 유닛(146), 면실장형 PTC 서미스터(151)는 프린트 기판(144)의 제1 실장면 상에 납땜에 의해 실장되어 있다. 프린트 기판(144)에서, 보호용 IC(145)의 실장면과 반대측의 제2 실장면 전지팩의 취출용 양극 단자(149)와 음극 단자(150)가 부착되어 있다. 면실장형 PTC 서미스터(151)는 FET(147)와 전기적으로 접속되어 있다. 면실장형 PTC 서미스터(151)는 FET 유닛(146)과 0.1mm 이상 0.5mm 이하의 간격을 남기고 근접하여 배치되어 있다. 음극 단자(143)와 프린트 기판(144)은 음극측의 접속 리드(152)에 의해 접속되어 있다. 전지팩(141)의 취출용 양극 단자(149)와 외주 금속 케이스를 겸한 양극 단자(142)는 프린트 기판(144)을 통해 양극측의 접속 리드(153)에 의해 접속되어 있다. 보호 회로 유닛(154)은 프린트 기판(144)과 보호용 IC(145)와 FET 유닛(146)과 면실장형 PTC 서미스터(151)에 의해 구성된다.
이상과 같이 구성된 전지팩에 대해서, 이하에 그 제조 방법을 설명한다. 우선, 프린트 기판(144)의 제2 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성한 크림 땜납 상에 취출용 양극 단자(149)와 취출용 음극 단자(150)를 부착하여, 납땜한다. 다음으로, 프린트 기판(144)의 제1 실장면에 스크린 인쇄법을 이용하여 크림 땜납을 도포한다. 다음으로, 인쇄 형성된 크림 땜납 상에 보호용 IC(145)와 FET 유닛(146)과 면실장형 PTC 서미스터(151)를 부착한다. 다음으로, 리플로우 납땜로를 이용하여 프린트 기판(144)과, 보호용 IC(145)나 면실장형 PTC 서미스터(151) 등의 부품을 피크 온도 250℃의 프로파일로 납땜한다. 다음으로, 납땜에 의해 저항값이 40 mΩ정도로 증가한 면실장형 PTC 서미스터(151)를 실장한 프린트 기판(144)을, 80℃의 주위 온도 환경에 약 30분간 방치하고, 그 후 수 분 이내에 25℃의 주위 온도 환경으로 전환하여 약 30분간 방치하는 온도 사이클을 3회(바람직하게는 5회) 반복한다. 이와 같이 어닐 처리를 행함으로써, 저항값을 20 mΩ이하로 복귀시킨다.
한편, 각형 소전지(141)의 음극 단자(143)에 음극측의 접속 리드(152)를 전기 용접에 의해 접속한다. 양극 단자(142)에 양극측의 접속 리드(153)를 전기 용접에 의해 접속한다. 다음으로, 어닐 처리 후의 프린트 기판(144)과 각형 소전지(141)에 부착된 음극측의 접속 리드(152)를 땜납 접속한다. 마지막으로, 프린트 기판(144)과 양극측의 접속 리드(153)를 땜납 접속하여, 전지팩을 제조하는 것이다.
이상과 같이 구성, 제조된 전지팩의 보호 회로 유닛(154)은, 각형 소전지(141)의 과충전이나 과방전을 보호하는 제어 동작과, 부하의 단락이나 보호회로 자신의 단락 등에 의해 일어나는 과전류로부터의 보호 동작을 행한다.
이상과 같이 본 실시 형태 6에서는, 면실장형 PTC 서미스터(151)를 프린트 기판(144) 상에 보호용 IC(145)나 FET 유닛(146)과 마찬가지로 리플로우 납땜법 등의 납땜에 의해 실장한다. 이것에 의해, 면실장형 PTC 서미스터(151)는, 리드 부착 PTC 서미스터와 같이 리드 단자의 구부림 가공이나 전기 용접에 의해 회로 구성할 필요가 없다. 따라서, 구부림 가공 스트레스 및 전기 용접에 의해 고온의 열 스트레스 등에 기인하는 저항값 변동을 없애는 것이 가능하다.
또, 본 실시 형태 6에서는, 프린트 기판(144)에 면실장형 PTC 서미스터(151)를 납땜하는 공정과, 면실장형 PTC 서미스터(151)를 납땜한 후의 프린트 기판(144)을 어닐 처리하는 공정과, 각형 소전지(141)의 양극 단자(142)와 음극 단자(143)에 각각 양극측의 접속 리드(153)와 음극측의 접속 리드(152)를 전기 용접하는 공정과, 양극측의 접속 리드(153)와 음극측의 접속 리드(152)를 프린트 기판(144)에 땜납 접속하는 공정으로 이루어진다. 융점이 20℃ 이상인 Pb 프리 땜납을 이용하여 납땜한 결과, 40 mΩ까지 증가한 면실장형 PTC 서미스터(151)의 저항을, 어닐 효과에 의해, 저항값을 20 mΩ이하로 할 수 있다.
또, 본 실시 형태 6에서는, 면실장형 PTC 서미스터(151)와 FET 유닛(146)과 0.1mm 이상 0.5mm 이하의 간격을 남기고 근접하여 배치한다. 이와 같이 배치함으로써, 면실장형 PTC 서미스터(151)는, FET 유닛(146)과 열적 결합 상태로 되고, FET 유닛(146)의 발열에 의해서도 보호 동작을 할 수 있는 것이다. 또, 면실장형 PTC 서미스터(151)와 FET(147)와 전기적으로 접속함으로써, 상기 양 부품은 프린트기판 상의 배선을 통해 열결합된다.
또한, 본 실시 형태 6에서, 도 8의 회로 블록도에 도시하는 바와 같이 면실장형 PTC 서미스터는, 각형 소전지의 음극측과 FET 사이에서 회로 접속하고, FET 유닛과 열결합 상태가 되도록 구성하고 있다. 다른 구성으로서, 도 9에 도시하는 바와 같이 면실장형 PTC 서미스터(161)가 각형 소전지(162)와 전지팩의 취출용 양극 단자(163) 사이에서 회로 접속한 경우, FET 유닛(164)과 열결합 상태로 된다. 각형 소전지(162)의 열용량이 큰 양극 단자(163)는 발열에 의한 온도 상승이 늦다. 따라서 면실장형 PTC 서미스터(161)는, 각형 소전지(162)로부터의 열영향을 받기 어렵고, FET 유닛(164)로부터의 발열에 대해 주로 보호 동작한다.
또한, 본 실시 형태 6에서, 프린트 기판에의 실장용 땜납을 SnAg계나 SnCu계의 Pb 프리계 땜납으로 하였지만, 그 외의 Pb 프리계 땜납이나 종래의 SnPb계 땜납을 이용하여도 된다.
이상과 같이 본 발명에 의하면, 보호 회로 유닛은 보호용 IC와 면실장형 PTC 서미스터를 포함하는 복합체로 구성됨으로써, 리드 단자의 구부림 가공이나 용접에 의한 접속을 필요로 하지 않는 면실장형 PTC 서미스터를 보호 회로 유닛 내에 직접 부착하는 것이 가능하게 된다. 그 결과, 부착시의 스트레스에 의한 영향을 경감하고, 저항값의 불가역적인 저항값 변동을 작게 하고, 또한, 면실장형 PTC 서미스터를 프린트 기판에 납땜하는 공정의 이후에 열처리 하는 공정을 마련하는 방법에 의해, 폴리머의 융점 이상의 열처리를 행한 경우에도, PTC 서미스터의 저항값의 플러스측 변동을 작게 할 수 있어, 보다 고성능으로 사용 시간이 긴 전지팩 및 그 제조 방법을 제공할 수 있다.

Claims (34)

  1. 전지팩에 있어서,
    소전지(배터리 셀)와, 상기 소전지를 과전류 또는 가열로부터 보호하는 보호 회로 유닛을 구비하고,
    상기 보호 회로 유닛은, 보호용 IC와 면실장형 PTC 서미스터를 포함하는 복합체를 포함하는 복합체인 전지팩.
  2. 제1항에 있어서,
    상기 소전지와 상기 PTC 서미스터는 열적으로 결합되어 있는 전지팩.
  3. 제2항에 있어서,
    상기 소전지와 상기 PTC 서미스터는, 열전도 부재에 의해, 열적으로 접합되어 있는 전지팩.
  4. 제3항에 있어서,
    상기 열전도 부재는, 고분자 화합물 혹은 금속판으로 이루어지는 전지팩.
  5. 제3항에 있어서,
    상기 열전도 부재는, 융점이 300℃ 이하인 납땜용 금속 또는 금속 화합물로이루어지는 전지팩.
  6. 제1항에 있어서,
    상기 보호 회로 유닛은, 상기 보호용 IC와 상기 PTC 서미스터가 실장된 프린트 기판으로 이루어지는 전지팩.
  7. 제6항에 있어서,
    상기 프린트 기판의 두께 방향의 면이, 상기 소전지의 적어도 1면에 근접하고,
    상기 PTC 서미스터가, 상기 프린트 기판 상의 소전지측의 가장자리부 근방에 실장되는 전지팩.
  8. 제6항에 있어서,
    상기 프린트 기판의 제1 실장면이 상기 소전지에 대향하도록 배치되고,
    상기 PTC 서미스터가 상기 제1 실장면에 실장되는 전지팩.
  9. 제8항에 있어서,
    상기 프린트 기판의 제1 실장면과 반대측의 제2 실장면에, 적어도 2개의 금속단자가 접속되는 전지팩.
  10. 제9항에 있어서,
    상기 적어도 2개의 금속 단자의 상기 프린트 기판으로부터 비어져 나온 부분이, 상기 프린트 기판의 제1 실장면측으로 구부러지고,
    상기 구부러진 부분의 적어도 일부가, 상기 소전지의 표면 상에 설치된 절연시트 상에 결합되는 전지팩.
  11. 제1항에서 있어서,
    상기 PTC 서미스터는, 상기 소전지의 열용량이 다른 양음의 전극 내의 열용량이 작은 쪽의 전극과 전기적으로 접속되는 전지팩.
  12. 제1항에 있어서,
    상기 PTC 서미스터는, 상기 소전지의 열용량이 다른 양음의 전극에 대해서 열용량이 큰 쪽의 전극과 전기적으로 접속되는 전지팩.
  13. 제1항에 있어서,
    상기 PTC 서미스터는, 상기 소전지로부터 열영향을 받지 않는 위치에 배치되는 전지팩.
  14. 제13항에 있어서,
    상기 보호 회로 유닛은, 상기 보호용 IC와 상기 PTC 서미스터가 실장된 프린트 기판으로 이루어지는 전지팩.
  15. 제14항에 있어서,
    상기 프린트 기판의 두께 방향의 면이, 상기 소전지의 적어도 1면에 근접하고,
    상기 PTC 서미스터가, 상기 프린트 기판 상의 상기 소전지와 반대측의 가장자리부 근방에, 실장되어 있는 전지팩.
  16. 제1항에 있어서,
    상기 보호 회로 유닛은 FET를 더 포함하는 전지팩.
  17. 제16항에 있어서,
    상기 보호 회로 유닛은, 상기 보호용 IC, 상기 FET 및 상기 PTC 서미스터가 실장된 프린트 기판으로 이루어지는 전지팩.
  18. 제17항에 있어서,
    상기 PTC 서미스터와 상기 FET는, 상기 프린트 기판의 실장면에 근접하도록 실장되어 있는 전지팩.
  19. 제18항에 있어서,
    상기 PTC 서미스터가 상기 FET와 전기적으로 접속되는 전지팩.
  20. 제18항에 있어서,
    상기 PTC 서미스터가 상기 소전지의 열용량이 다른 양부의 전극 내의 열용량이 큰 쪽의 전극과 전기적으로 접속되는 전지팩.
  21. 제16항에 있어서,
    상기 PTC 서미스터는, 상기 FET로부터 열영향을 받지 않는 위치에 배치되는 전지팩.
  22. 제16항에 있어서,
    상기 PTC 서미스터는, 상기 소전지와 상기 FET로부터 열영향을 받지 않는 위치에 배치되는 전지팩.
  23. 전지팩의 제조 방법에 있어서,
    (a) 프린트 기판에 보호용 IC와 면실장형 PTC 서미스터를 납땜하는 공정,
    (b) 공정 (a) 후, 상기 프린트 기판을 열처리하는 공정,
    (c) 소전지의 양극과 음극에 각각 접속용 리드를 접속하는 공정,
    (d) 공정 (c) 후, 상기 접속용 리드와 상기 프린트 기판을 전기적으로 접속하는 공정을 구비하는 전지팩의 제조 방법.
  24. 제23항에 있어서,
    상기 열처리의 온도가 상기 PTC 서미스터의 보호 동작 온도 이하인 전지팩의 제조 방법.
  25. 제24항에 있어서,
    공정 (b)는, 높은 온도의 열처리와 낮은 온도의 열처리를 반복하는 전지팩의 제조 방법.
  26. 전지팩의 제조 방법에 있어서,
    (a) 프린트 기판에 보호용 IC와 면실장형 PTC 서미스터를 납땜하는 공정,
    (b) 공정 (a) 후, 상기 프린트 기판을 열처리하는 공정,
    (c) 상기 프린트 기판에 양극과 음극의 접속용 리드를 전기적으로 접속하는 공정,
    (d) 공정 (c) 후, 소전지의 양극과 음극에, 각각 상기 양극과 음극의 접속용 리드를 접속하는 공정을 구비하는 전지팩의 제조 방법.
  27. 제26항에 있어서,
    상기 열처리 온도가 면실장형 PTC 서미스터의 보호 동작 온도 이하인 전지팩의 제조 방법.
  28. 제27항에 있어서,
    공정 (b)는, 높은 온도의 열처리와 낮은 온도의 열처리가 반복되는 전지팩의 제조 방법.
  29. 전지팩의 제조 방법에 있어서,
    (a) 프린트 기판에 보호용 IC와 면실장형 PTC 서미스터를 납땜하는 공정,
    (b) 공정 (a) 후, 소전지의 양극과 음극에 각각 접속용 리드를 접속하는 공정,
    (c) 상기 접속용 리드와 상기 프린트 기판을 전기적으로 접속하는 공정,
    (d) 공정 (c) 후, 상기 소전지와 상기 프린트 기판을 열처리하는 공정을 구비하는 전지팩의 제조 방법.
  30. 제29항에 있어서,
    상기 열처리의 온도가 면실장형 PTC 서미스터의 보호 동작 온도 이하인 전지팩의 제조 방법.
  31. 제30항에 있어서,
    공정 (d)는, 높은 온도의 열처리와 낮은 온도의 열처리를 반복하는 전지팩의 제조 방법.
  32. 전지팩의 제조 방법에 있어서,
    (a) 프린트 기판에 보호용 IC와 면실장형 PTC 서미스터를 납땜하는 공정,
    (b) 공정 (a) 후, 상기 프린트 기판에 양극과 음극의 접속용 리드를 전기적으로 접속하는 공정,
    (c) 소전지의 양극과 음극에 각각 상기 양극과 음극의 접속용 리드를 접속하는 공정,
    (d) 공정 (c) 후, 상기 소전지와 상기 프린트 기판을 열처리하는 공정을 구비하는 전지팩의 제조 방법.
  33. 제32항에 있어서,
    상기 열처리의 온도가 면실장형 PTC 서미스터의 보호 동작 온도 이하인 전지팩의 제조 방법.
  34. 제33항에 있어서,
    공정(d)는, 상대적으로 높은 온도의 열처리와 낮은 온도의 열처리를 반복하는 전지팩의 제조 방법.
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