KR20030037898A - 반도체 장치의 게이트 라인 형성 방법 - Google Patents

반도체 장치의 게이트 라인 형성 방법 Download PDF

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Abstract

금속층을 포함하는 게이트 라인 형성 방법이 개시된다. 이 방법은, 기판에 게이트 전극층으로서 폴리실리콘층, 금속층을 차례로 적층하는 단계, 패터닝을 통해 금속층으로 게이트 라인 패턴을 형성하는 단계, 상기 금속층 게이트 라인 패턴이 형성된 기판을 비산화성 물질로 세정을 실시하는 단계, 상기 금속층 게이트 라인 패턴이 형성된 기판에 보호막을 적층하는 단계, 폴리실리콘층을 식각하여 게이트 라인을 형성하는 단계, 게이트 라인이 형성된 기판을 폴리실리콘층에 대한 식각특성이 없는 물질로 세정하는 단계를 구비하여 이루어진다. 통상, 금속층 위에는 캡핑막이 형성되며, 금속층으로는 텅스텐층을 주로 사용한다. 폴리실리콘층에 대해 식각특성이 없는 물질 가운데 일반적인 세정력이 우수한 과산화수소 및 황산을 포함하는 세정액을 사용하는 것이 바람직하다.

Description

반도체 장치의 게이트 라인 형성 방법{Method of forming gate line of semconductor device}
본 발명은 반도체 장치의 게이트 라인 형성 방법에 관한 것이다.
MOS 트랜지스터를 사용하는 반도체 장치에서 게이트 전극은 데이타가 입출력되는 통로가 되는 부분이다. 디램 같은 메모리형 반도체 장치에서 메모리를 형성하는 셀 트랜지스터는 행열의 형태를 가지고, 행열에서 일련의 트랜지스터들의 게이트 전극은 공통의 도전 라인에 접속된다. 통상, 게이트 라인은 그 일부가 게이트 전극을 이루면서 일련의 트랜지스터들의 게이트 전극에 게이트 신호를 인가하는 역할을 한다.
따라서, 연결된 트랜지스터의 모든 게이트 전극에 왜곡과 지연 없는 게이트신호를 인가하기 위해 게이트 라인은 높은 도전성을 가져야 한다. 게이트 라인은 폴리실리콘막, 폴리실리콘과 금속 실리사이드의 이중막 등으로 흔히 이루어진다. 그러나, 소자 고집적화에 따라 설계 선폭이 전반적으로 줄어들고, 신호 라인들과 배선 라인의 폭도 줄어든다. 배선 라인에서는 선폭 감소에 따른 저항 증각를 줄이기 위해 구리 등의 도전성이 높은 금속을 사용하는 방법을 모색하고 있다. 게이트 라인의 폭도 줄어듦에 따라 게이트 라인 진행에 따른 저항이 높아져 신호 지연과 감쇄가 문제가 된다. 이런 문제 극복을 위해 게이트 전극 물질로 텅스텐 실리사이드 등을 대신하여 저항이 상대적으로 낮은 순수한 텅스텐을 사용하는 방법이 연구되고 있다.
도1 내지 도5를 참조하면서 순수한 텅스텐을 사용하여 게이트 라인을 형성하는 방법을 간단히 살펴보면, 먼저 도1과 같이 소자분리막(11)이 형성된 기판(10)에 게이트 절연막(13), 게이트용 폴리실리콘층(15), 텅스텐층(17), 캡핑막(19)으로써 실리콘 질화막을 차례로 적층하고, 캡핑막(19) 위에 포토레지스트층을 형성한다. 도2와 같이 포토레지스트층에 대한 마스크 노광과 현상을 통해 게이트 식각 마스크(21)를 형성한다. 식각 마스크(21)를 이용하여 캡핑막(19)에 게이트 라인 패턴을 형성하고, 이어서, 텅스텐층(17), 폴리실리콘층(15)을 식각하여 도3과 같이 폴리실리콘층 패턴(15'), 텅스텐층 패턴(17'), 캡핑막 패턴(19')의 적층구조를 가진 게이트 라인을 형성한다. 캡핑막(19)을 식각하여 게이트 라인 캡핑막 패턴(19')을 형성한 후에는 히드록시 아민 성분을 포함하는 알카리성 EKC 세정액을 이용한 세정과 IPA(iso prophyl alchohol) 건조가 이루어진다. 잔여 포토레지스트 식각 마스크는 대개 게이트 라인 형성을 위한 텅스텐층 식각 전에 제거된다. 도4를 참조하면, 열 큐어링을 실시하면서 폴리실리콘층 패턴(15')측벽에 산화막(27)이 형성된다. 도5를 참조하면 게이트 라인 측벽에 실리콘 질화막 스페이서(29)가 형성된다.
이때, 게이트 라인을 형성하는 전극층 패터닝이 실시된 뒤에는 세정 공정을 실시하여 공정 중에 발생할 수 있는 파티클, 특히, 금속 식각 과정에서 발생되는 게이트 라인 측벽에 부착된 금속성 폴리머(25) 등을 제거한다. 그런데, 이런 세정 공정에는 통상 파티클 제거 및 금속성 폴리머(25) 제거에 우수한 과산화수소와 황산이 첨가된 혼합용액을 사용할 경우, 세정 공정에서 혼합용액의 작용으로 게이트 라인의 금속층, 즉, 텅스텐층 패턴(17')이 산화, 부식되어 저항이 높아지는 문제가 발생한다.
이런 산화 및 부식 문제를 방지하기 위해 과산화수소 및 황산이 포함된 세정용 혼합용액을 비산화성 물질로 바꾸는 것도 고려할 수 있다. 그러나, 이런 혼합용액을 산화성이 상대적으로 적은, 가령, 상품명 SMF라는 초산, 불산, 수산화암모늄 등의 약산성 혼합용액 바꿀 경우, 패터닝 과정에서 발생하여 기판에 부착되는 폴리머가 게이트 라인 측벽의 스페이서(29) 형성을 위해 스페이서용 실리콘 질화막을 적층할 때에도 계면에 잔류하는 문제가 있다. 그리고, 바뀐 혼합용액을 사용하면서 금속성 폴리머(25)를 충분히 제거하기 위해 세정 시간을 증가시키면 금속층 패턴(17') 하부의 폴리실리콘층 패턴(25') 측면에서 많이 침식되어 게이트 라인의 신호전달 특성을 열화시킬 수 있다.
본 발명은 상술한 바와 같은 종래의 게이트 라인 형성 과정에서의 문제를 해결하기 위한 것으로, 도전성 높은 금속층을 사용하는 게이트 라인을 형성하는 방법을 제공함을 목적으로 한다.
또한, 본 발명은 금속층을 사용하는 게이트 라인을 형성함에 있어서, 금속층 부식과 폴리실리콘층 침식의 문제를 동시에 해결할 수 있는 게이트 라인을 형성하는 방법을 제공하는 것을 목적으로 한다.
도1 내지 도5는 종래의 금속층 사용 게이트 라인을 형성하는 방법을 나타내는 공정 단면도들,
도6 내지 도11은 본 발명의 게이트 라인 형성 방법의 각 단계를 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 게이트 라인 형성 방법은, 기판에 게이트 전극층으로서 폴리실리콘층, 금속층을 차례로 적층하는 단계, 패터닝을 통해 금속층으로 게이트 라인 패턴을 형성하는 단계, 상기 금속층 게이트 라인 패턴이 형성된 기판을 비산화성 물질로 세정을 실시하는 단계, 상기 금속층 게이트 라인 패턴이 형성된 기판에 보호막을 적층하는 단계, 폴리실리콘층을 식각하여 게이트 라인을 형성하는 단계, 게이트 라인이 형성된 기판을 폴리실리콘층에 대한 식각특성이 없는 물질로 세정하는 단계를 구비하여 이루어진다.
본 발명에서 통상적으로 금속층 위에는 캡핑막이 형성되며, 캡핑막 식각 마스크가 형성되면 포토레지스트층 식각 마스크는 제거되는 것이 일반적이다. 또한, 금속층으로는 텅스텐층을 주로 사용한다.
본 발명에서 산화성이 없는 세정 물질을 형성하기 위해 산화성이 높은 과산화수소는 성분에서 제외한다. 반면, 폴리실리콘층에 대해 식각특성이 없는 물질 가운데 일반적인 세정력이 우수한 과산화수소 및 황산을 포함하는 세정액을 사용하는 것이 바람직하다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 상세히 설명하기로 한다.
도6 및 도7을 참조하면, 종래의 게이트 라인 형성 방법과 같이, 기판(10)에 게이트 절연막(13)을 형성하고, 게이트 전극층으로서 폴리실리콘층(15)과 텅스텐층(17)을 차례로 적층한다. 캡핑막(19)으로 실리콘 질화막을 텅스텐층(17) 위에 더 적층한다. 캡핑막(19) 위에 노광 공정을 통해 게이트 라인에 해당하는 포토레지스트 패턴(21)을 형성한다.
도7 및 도8을 참조하면, 포토레지스트 패턴(21)을 식각 마스크로 캡핑막(19) 식각을 실시한다. 이어서 포토레지스트 패턴(21)을 제거한다. 포토레지스트 패턴(19) 제거 후 황산과 과산화수소 및 순수의 혼합용액을 이용한 세정 공정과 수산화 암모늄, 과산화수소 및 순수의 혼합용액을 이용한 세정 공정을 실시한다. 캡핑막(19)으로 이루어진 게이트 라인 캡핑막 패턴(19')을 식각 마스크로 텅스텐층(17)을 식각하여 텅스텐층 패턴(17')를 형성한다. 텅스텐층(17) 식각은 텅스텐 잔여물이 남는 경우에 후속 식각 공정에서 제거될 수 있고, 식각 종점 감지법(EPD:end point detection)에 의해 과식각될 염려가 거의 없으므로 공정 마아진을 충분히 할 수 있다. 텅스텐층(17) 식각 과정에서 발생하는 금속성 폴리머가 형성되는 게이트 패턴을 포함한 기판에 부착되므로 이를 제거하기 위한 세정을 실시한다. 세정액은 텅스텐을 부식, 산화시키는 특성이 작은 비산화성 물질, 가령, 초산, 불산, 수산화암모늄을 포함한 SMF 혼합 용액을 사용한다. 폴리실리콘층(15)은 패터닝이 이루어지지 않은 상태이므로 폴리실리콘층(15)으로 이루어진 패턴 측벽이 식각될 염려는 없다.
도9를 참조하면, 텅스텐층 패턴(17')을 보호하기 위한 보호막(31)을 기판 전면에 걸쳐 콘포말(conformal)하게 적층한다. 보호막(31)의 적층 두께는 수십 내지 수백 옹스트롬으로 하며, 실리콘 산화막 및 실리콘 질화막으로 형성하는 것이 바람직하다.
도10을 참조하면, 보호막(31)이 텅스텐층 패턴(17') 측벽을 보호하는 상태에서 캡핑막 패턴(19')을 식각 마스크로 하는 이방성 식각을 속행하여 폴리실리콘층 패턴(15')을 형성한다. 따라서, 폴리실리콘층 패턴(19'), 텅스텐층 패턴(17'), 캡핑막 패턴(19')의 적층구조를 가지는 게이트 라인이 형성된다. 그리고, 보호막(31)은 이방성 식각을 받으므로 캡핑막과 텅스텐층으로 형성된 패턴 측벽에 보호막 스페이서(31')로 남게 된다. 보호막(31)의 적층 두께가 10 옹스트롬 미만으로 얇다면 이 과정에서 제거될 수 있으며, 200 옹스트롬보다 크면 게이트 라인 사이에 층간 절연막을 채우는 과정에서 보이드를 유발하기 쉬우므로 30 내지 100 옹스트롬 정도의 두께로 적층되는 것이 바람직하다.
게이트 라인 형성에 이어 기판 세정을 실시한다. 이 과정에서 폴리머와 파티클 일반에 대한 제거력이 우수한 황산 및 과산화수소 혼합용액, 기타 폴리실리콘층 및 보호막에 대한 부식이 없는 물질을 세정액으로 사용한다. 이 과정에서 텅스텐층 패턴(17')은 이미 보호막 스페이서(31')로 커버되므로 산화성 있는 물질을 세정액으로 사용하는 경우에도 텅스텐층 패턴(17')이 산화되어 저항이 높아질 염려는 적다. 또한, 보호막 스페이서(31')로 인하여, 폴리실리콘층(15) 식각 중에 금속성 폴리머가 발생하여 기판에 부착되는 문제는 줄어들기 때문에 세정액 선정이나 세정 조건에 있어서 금속 폴리머 제거에 대한 부담은 줄어든다.
도11을 참조하면, 열처리 공정을 진행하여 게이트 라인의 폴리실리콘층 패턴(15') 측벽에 큐어링이 이루어지며 산화막(27)이 형성된다. 이때 텅스텐층 패턴(17')은 보호막 스페이서(31')로 커버되므로 산화될 염려가 줄어들고 따라서 종래와 같은 선택 산화 공정을 실시하는 장비 부담이 없다. 이어서, 실리콘 질화막을 추가 적층하고, 이방성 식각으로 게이트 라인 측벽에 스페이서(39)를 형성한다.
이상 실시예에서 텅스텐층을 위주로 설명하나 다른 금속층도 게이트 라인을 구성할 수 있다.
본 발명에 따르면, 금속층을 사용하는 저저항 게이트 라인을 형성하면서, 세정액의 제한과 그로 인한 금속층 부식과 폴리실리콘층 침식의 상충적 문제를 동시에 해결할 수 있다.

Claims (7)

  1. 기판에 게이트 전극층으로서 폴리실리콘층, 금속층을 차례로 적층하는 단계,
    패터닝을 통해 상기 금속층으로 이루어지는 게이트 라인 패턴을 형성하는 단계,
    상기 금속층의 게이트 라인 패턴이 형성된 기판을 비산화성 물질로 세정하는 단계,
    상기 금속층의 게이트 라인 패턴이 형성된 기판에 보호막을 적층하는 단계,
    상기 보호막이 적층된 기판에 상기 폴리실리콘층을 식각하여 게이트 라인을 형성하는 단계,
    상기 게이트 라인이 형성된 기판을 상기 폴리실리콘층에 대한 식각특성이 없는 물질로 세정하는 단계를 구비하여 이루어지는 반도체 장치 게이트 라인 형성 방법.
  2. 제 1 항에 있어서,
    상기 금속층에 이어 절연성 캡핑층이 적층되는 단계가 더 이루어지며,
    상기 금속층으로 이루어지는 게이트 라인 패턴을 형성하는 단계에서 상기 캡핑층이 식각 마스크의 적어도 일부를 형성함을 특징으로 하는 반도체 장치 게이트 라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 금속층은 텅스텐층으로 이루어짐을 특징으로 하는 반도체 장치 게이트 라인 형성 방법.
  4. 제 1 항에 있어서,
    상기 보호막은 실리콘 질화막 혹은 실리콘 산화막으로 이루어짐을 특징으로 하는 반도체 장치 게이트 라인 형성 방법.
  5. 제 1 항에 있어서,
    상기 폴리실리콘에 대한 식각특성이 없는 물질로 과산화수소 및 황산 혼합용액을 사용하는 것을 특징으로 하는 반도체 장치 게이트 라인 형성 방법.
  6. 제 1 항에 있어서,
    상기 비산화성 물질로는 수산화암모늄, 불산, 초산의 약산성 수용액을 사용함을 특징으로 하는 반도체 장치 게이트 라인 형성 방법.
  7. 제 1 항에 있어서,
    상기 보호막은 30 내지 200 옹스트롬 두께로 형성함을 특징으로 하는 반도체 장치 게이트 라인 형성 방법.
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