KR20030029114A - 마이크로 전자공학 압전 구조체 - Google Patents

마이크로 전자공학 압전 구조체 Download PDF

Info

Publication number
KR20030029114A
KR20030029114A KR10-2003-7001102A KR20037001102A KR20030029114A KR 20030029114 A KR20030029114 A KR 20030029114A KR 20037001102 A KR20037001102 A KR 20037001102A KR 20030029114 A KR20030029114 A KR 20030029114A
Authority
KR
South Korea
Prior art keywords
single crystal
crystal layer
layer
overlying
coo
Prior art date
Application number
KR10-2003-7001102A
Other languages
English (en)
Other versions
KR100827216B1 (ko
Inventor
라메시라마무르시
왕유
핀더제프레이엠.
에센베서크루트
유지이
드루패드라빈드라나스
Original Assignee
모토로라 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모토로라 인코포레이티드 filed Critical 모토로라 인코포레이티드
Publication of KR20030029114A publication Critical patent/KR20030029114A/ko
Application granted granted Critical
Publication of KR100827216B1 publication Critical patent/KR100827216B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B9/00—Layered products comprising a layer of a particular substance not covered by groups B32B11/00 - B32B29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/01—Manufacture or treatment
    • H10N30/07—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base
    • H10N30/074—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing
    • H10N30/079—Forming of piezoelectric or electrostrictive parts or bodies on an electrical element or another base by depositing piezoelectric or electrostrictive layers, e.g. aerosol or screen printing using intermediate layers, e.g. for growth control
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/1051—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings
    • H10N30/10513—Piezoelectric or electrostrictive devices based on piezoelectric or electrostrictive films or coatings characterised by the underlying bases, e.g. substrates
    • H10N30/10516—Intermediate layers, e.g. barrier, adhesion or growth control buffer layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/87—Electrodes or interconnections, e.g. leads or terminals
    • H10N30/877—Conductive materials
    • H10N30/878—Conductive materials the principal material being non-metallic, e.g. oxide or carbon based
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/85—Piezoelectric or electrostrictive active materials
    • H10N30/853—Ceramic compositions
    • H10N30/8548—Lead based oxides
    • H10N30/8554—Lead zirconium titanate based

Abstract

실리콘 웨이퍼 위에 스트론튬 티탄산염 층(104)을 먼저 성장시킴으로써 단결정 Pb(Zr,Ti)O3의 고품질 애피택셜 층(110)이 큰 실리콘 웨이퍼들 위에 성장될 수 있다. 스트론튬 티탄산염 층(104)은 실리콘 산화물의 비정질 계면 층(116)에 의해 실리콘 웨이퍼로부터 이격된 단결정 층이다.

Description

마이크로 전자공학 압전 구조체{Microelectronic piezoelectric structure}
압전 물질들은 다양한 응용들에 유용하다. 예를 들어, 압전 물질은 종종 압력계, 변환기, 촉각 센서, 로봇형 조작 기구, 고주파수 사운드 발생기, 주파수 제어 회로 및 발진기를 형성하는데 사용된다.
일반적으로, 압전 물질의 바람직한 특징, 즉, 압전 효과는 압전 물질의 결정성(crystallinity)이 증가함에 따라 증가한다. 따라서, 결정 특성(crystalline quality)이 높은 압전 물질이 바람직하다.
압전 물질은 벌크 형태(bulk form)로 마이크로 전자공학 압력 센서, 발진기 등과 같은 마이크로 전자공학 장치들을 형성하는데 사용되는 다른 물질들에 비해 비교적 고가이다. 압전 물질은 현재 일반적으로 벌크 형태로 고가이고 유효성(availability)이 낮기 때문에, 외부 기판 상에 압전 물질의 박막을 성장시키기 위한 시도가 여러 해 동안 행해졌다. 그러나, 압전 물질의 최적의 특성들을 얻기 위해서, 결정 특성이 높은 단결정 막(monocrystalline film)이 바람직하다.예를 들어, 실리콘과 같은 기판들 상에 단결정 압전 물질의 층들을 성장시키기 위한 시도들이 행해졌다. 이러한 시도들은 일반적으로 성공하지 못했는데, 이는 주 결정(host crystal)과 성장된 결정간의 격자 부정합들(lattice mismatches)이 압전 물질의 결과 박막에 낮은 결정 특성을 유발하였기 때문이다.
본 발명은 일반적으로 마이크로 전자공학 구조체들과 장치들 및 이들의 제조 방법에 관한 것으로, 더 상세하게는, 압전 박막들을 포함하는 구조체들과 장치들 및 상기 구조체들과 장치들의 제조와 사용에 관한 것이다.
도 1은 본 발명의 실시예에 따른 마이크로 전자공학 구조체(100)의 일부분을 도시하는 개략 단면도.
고품질(high quality) 단결정 압전 물질의 넓은 영역의 박막을 저비용으로 이용할 수 있다면, 다양한 반도체 전자공학 장치들은, 압전 물질의 벌크 웨이퍼 상에 이러한 장치들을 제조하는 비용에 비해 저비용으로 상기 박막을 사용하여 유익하게 제조될 수 있다. 또한, 고품질 단결정 압전 물질의 박막이 실리콘 웨이퍼와 같은 벌크 웨이퍼 상에 실현될 수 있다면, 실리콘 및 압전 물질 모두의 최상의 속성들의 이점을 취하는 집적 장치 구조체를 달성할 수 있다.
따라서, 다른 단결정 물질 위에 고품질 단결정 압전 막을 제공하는 전자공학 구조체 및 이러한 구조체를 만들기 위한 공정의 필요성이 존재한다.
본 발명은 예시적인 방법으로 설명되며, 본 발명에 따른 장치 구조체를 단면으로 개략적으로 도시하는 첨부 도면으로 제한되는 것은 아니다.
구조체(100)는, 예를 들어, 압전 작동기, 압전 변환기 및 강유전성 메모리셀들을 형성하는데 사용될 수도 있다.
마이크로 전자공학 구조체(100)는 단결정 실리콘 기판(102), 단결정 (Ba,Sr) TiO3층(104), 도전성의 단결정 (La,Sr)CoO3, 단결정 Pb(Zr,Ti)O3층(106, 108), 또는 PZT 층(110), 제 1 전극(112), 및 제 2 전극(114)을 포함한다. 본 명세서 전반에 걸쳐 사용되는 바와 같이, 용어 "단결정"은 반도체 산업에서 통상적으로 사용되는 의미를 갖는다. 이 용어는 단일 결정(single crystal) 또는 실질적으로 단일 결정인 물질들을 나타내고, 반도체 산업에서 통상 알려진 실리콘 또는 게르마늄의 기판들 또는 실리콘과 게르마늄의 혼합물들의 기판들 및 상기 물질들의 애피택셜층들에서 공통적으로 발견되는 전위들(dislocations)과 같은 비교적 적은 수의 결점들을 갖는 물질들을 포함할 것이다. 본 발명에 따라, 구조체(100)는 또한 기판(102)과 조정 버퍼 층(accommodating buffer layer)(104) 사이에 위치되는 비정질 중간층(116)을 포함한다.
본 발명의 실시예에 따라서, 기판(102)은 바람직하게 반도체 산업에서 사용되는 것과 같은 고품질 단결정 실리콘 웨이퍼이다. 단결정 (Ba,Sr)TiO3층(104)은 바람직하게 하부 기판 상에 애피택셜 성장된 단결정 스트론튬 티탄산염 물질(strontium titanate)이다. 본 발명의 일 실시예에 따라, 층(104)의 성장 동안 기판(102)의 산화에 의해 기판(102)과 성장 (Ba,Sr)TiO3층 사이의 계면에서 기판(102) 위에 비정질 중간층(116)이 성장된다.
비정질 중간층(116)은 바람직하게 기판(102) 표면의 산화에 의해 형성된 산화물이고, 더 바람직하게는 실리콘 산화물로 이루어진다. 일반적으로, 비정질 중간층(116)은 약 0.5 내지 5㎚ 범위의 두께를 갖는다.
(La,Sr)CoO3층들(106, 108)이 일반적으로 PZT 층(110)을 가로질러 전계를 발생시키도록 구성된다. 또한, 단결정 층(106)은 단결정 층(106) 위에 PZT 층(110)의 단결정 형성을 허용한다. 본 발명의 바람직한 실시예에 따라, 층들(106, 108)의 조성은 La0.5Sr0.5CoO3이고, 이 층들은 바람직하게 30㎚ 이상이고, 더 바람직하게는 약 30 내지 100㎚의 두께이다.
단결정 압전 PZT 층(110)은 동일하거나 유사한 물질의 다결정 막들에 비해 더 큰 압전 효과를 나타낸다. 따라서, 이러한 단결정 막을 포함하는 구조체들은 막의 변형량(amount of deformation)에 대해 더 강한 전자 신호를 생성할 수 있고, 반대로, 막에 인가된 전계량에 대해 더 큰 변형을 나타낸다. 바람직한 압전 효과를 제공하기 위해서, PZT 층(110)은 바람직하게 약 30 내지 500㎚의 두께를 갖고, 조성은 Pb0.4Zr0.6TiO3이다.
전극들(112, 114)은 각각 층들(108, 106)에 대한 전기적 결합을 용이하게 하고, 상대적으로 불활성의 전극을 제공한다. 본 발명에 따라, 전극들(112, 114)은 약 100 내지 200㎚의 두께를 갖는다.
단결정 기판(102)의 결정 구조체는 격자 상수 및 격자 방위에 의해 특징지어 진다. 유사한 방법으로, PZT 층(110)은 또한 단결정 물질이고, 이 단결정 물질의 격자는 격자 상수 및 결정 방위에 의해 특징지어 진다. PZT 층과 단결정 실리콘기판의 격자 상수들은 밀접하게 일치되어야 하거나, 또는 대안적으로 다른 결정 방위에 대해 한 결정 방위의 회전시 격자 상수들의 실질적인 일치가 이루어지도록 되어야 한다. 이러한 상황에서, 용어 "실질적으로 같다" 및 "실질적으로 일치된다"는 하부 층 위에 고품질 결정층을 성장시킬 수 있도록 하기 위해 격자 상수들간에 충분한 유사성이 존재한다는 것을 의미한다.
본 발명의 일 실시예에 따르면, 기판(102)은 (100) 또는 (111) 배향된 단결정 실리콘 웨이퍼이고, 실리콘 기판과 티탄산염 층(104)간의 격자 상수들의 실질적인 일치가 티탄산염 물질의 결정 방위를 실리콘 기판 웨이퍼의 결정 방위에 대해 45°만큼 회전시킴으로써 달성된다.
층들(106 내지 110)은 애피택셜 성장된 단결정 물질이고, 이 단결정 물질들은 또한 각각의 결정 격자 상수들과 결정 방위들에 의해 특징지어 진다. 이 애피택셜 성장된 단결정 층들에서 높은 결정 특성을 얻기 위해, 조정 버퍼층이 높은 결정 특성을 가져야 한다. 또한, 연속적으로 증착된 막들(106 내지 110)에서 높은 결정 특성을 달성하기 위해, 주 결정(이 경우에는 단결정 (Ba,Sr)TiO3)과 성장된 결정의 결정 격자 상수간의 실질적인 일치가 바람직하다.
본 발명에 따라, 이하 예는 도면에 도시된 구조체와 같은 마이크로 전자공학 구조체를 제조하는 공정을 설명한다. 이 공정은 실리콘으로 이루어지는 단결정 반도체 기판을 준비하는 것으로 시작된다. 본 발명의 바람직한 실시예에 따라, 반도체 기판은 (100) 방위를 갖는 실리콘 웨이퍼이다. 기판은 바람직하게 축 위에, 또는 기껏해야 축에서 약 0.5° 떨어져 배향된다. 반도체 기판의 적어도 한 부분은, 이하 설명되는 바와 같이 기판의 다른 부분들이 다른 구조체들을 둘러쌀 수 있더라도, 노출 표면(bare surface)을 갖는다. 이러한 상황에서 용어 "노출"은 기판의 상기 적어도 한 부분의 표면이 어떠한 산화물들, 오염 물질들 또는 다른 외부 물질을 제거하기 위해 세정되었다는 것을 의미한다. 공지된 바와 같이, 노출 실리콘은 반응성이 매우 높고 쉽게 자연 산화물(native oxide)을 형성한다. 용어 "노출"은 이러한 자연 산화물을 포함한다. 비록 성장 산화물이 본 발명에 따른 공정에 있어 필수적인 것은 아닐지라도, 얇은 실리콘 산화물은 또한 반도체 기판 상에 고의적으로 성장될 수도 있다. 단결정 실리콘 기판 위에 단결정 (Ba,Sr)TiO3층을 애피택셜 성장시키기 위해서, 하부 기판의 결정 구조체를 노출시키기 위해 자연 산화물 층이 먼저 제거되어야 한다. 다른 애피택셜 처리들이 본 발명에 따라 사용될 수도 있지만, 다음 공정은 바람직하게 분자 빔 애피택시(MBE, molecular beam epitaxy)에 의해 수행된다. 자연 산화물은 MBE 장치 내에서 스트론튬, 바륨, 또는 스트론튬과 바륨 조합의 박막을 먼저 열 증착함으로써 제거될 수 있다. 스트론튬이 사용되는 경우에, 기판이 약 750℃의 온도로 가열되어 스트론튬이 자연 실리콘 산화물 층과 반응하도록 한다. 스트론튬은 실리콘 산화물이 유리된 표면(silicon oxide-free surface)을 남기기 위해 실리콘 산화물을 감소시키는 작용을 한다. 정돈된(ordered) 2x1 구조체를 나타내는 결과 표면은 스트론튬, 산소 및 실리콘을 포함한다. 정돈된 2x1 구조체는 상부 티탄산염 층의 정돈된 성장을 위한템플릿(template)을 형성한다. 템플릿은 상부층의 결정 성장을 응집(nucleate)하기 위해 필요한 화학적 특성 및 물리적 특성을 제공한다.
본 발명의 대안적인 실시예에 따라, 자연 실리콘 산화물은 변화될 수 있고, 스트론튬 산화물, 스트론튬 바륨 산화물 또는 바륨 산화물을 저온으로 MBE에 의해 기판 표면 위에 증착하고, 이어서 약 750℃의 온도로 구조체를 가열함으로써 단결정 산화물 층의 성장을 위한 기판 표면이 준비될 수 있다. 이 온도에서, 스트론튬 산화물과 자연 실리콘 산화물간에 고체 상태 반응이 발생하여, 자연 실리콘 산화물의 환원을 유발하고, 기판 표면 위에 남아있는 스트론튬, 산소 및 실리콘을 갖는 정돈된 2x1 구조체를 남긴다. 게다가, 상기 온도는 정돈된 단결정 티탄산염 층의 후속 성장을 위한 템플릿을 형성한다.
본 발명의 일 실시예에 따라, 기판의 표면으로부터 실리콘 산화물이 제거된 후에, 기판은 약 200 내지 800℃ 범위의 온도로 냉각되고, 스트론튬 티탄산염의 층(예를 들어, 약 9 내지 11㎚)이 분자 빔 애피택시에 의해 템플릿 층 위에 성장된다. MBE 공정은 스트론튬, 티타늄 및 산소 소스들을 노출시키기 위해 MBE 장치의 셔터들을 개방함으로써 개시된다. 스트론튬과 티타늄의 비율은 약 1:1이다. 산소의 부분 압력은 초기에 최소값으로 설정되어 분당 약 0.3 내지 0.5㎚의 성장 속도로 스토키오메트릭(stochiometric) 스트론튬 티탄산염을 성장시킨다. 스트론튬 티탄산염의 성장을 개시한 후에, 산소의 부분 압력이 초기의 최소값 이상으로 증가된다. 산소의 과도한 압력은 하부 기판과 성장 스트론튬 티탄산염 층간의 계면에서 비정질 실리콘 산화물 층의 성장을 유발한다. 실리콘 산화물 층의 성장은, 하부기판의 표면에서 산소가 실리콘과 반응하는 계면으로 성장 스트론튬 티탄산염 층을 통한 산소의 확산을 발생한다. 스트론튬 티탄산염은 하부 기판의 정돈된 2x1 결정 구조체에 대해 45°만큼 회전된 결정 방위를 갖는 정돈된 단결정으로 성장한다.
스트론튬 티탄산염 층이 원하는 두께로 성장된 후에, 단결정 스트론튬 티탄산염은 원하는 압전 물질의 애피택셜 층의 후속 성장에 도움이 되는 템플릿 층으로 덮여질 수도 있다. 예를 들어, 스트론튬 티탄산염 단결정 층의 MBE 성장은 성장을 중단함으로써 티타늄의 1-2 단층들(monolayers), 티타늄-산소의 1-2 단층들, 또는 스트론튬-산소의 1-2 단층들로 덮여질 수 있다.
템플릿이 형성된 후에(또는 템플릿이 형성되지 않은 경우에는 티탄산염 층이 형성된 후에), (La,Sr)CoO3물질이 스퍼터 증착을 사용하여 성장된다. 더 상세하게는, (La,Sr)CoO3층은 압축된 (La,Sr)CoO3타겟으로부터 RF 마그네트론 스퍼터링함으로써 성장된다(면 대 면 구성). 증착은 스퍼터 가스인 산소에 의해 수행되고, 기판 온도는 약 400 내지 600℃이다.
다음에, PZT 층(110)이 스핀-온, 졸-겔 코팅 기술(spin-on, sol-gel coating technique)을 사용하여 (La,Sr)CoO3층(106) 위에 형성된 다음, 450℃ 내지 800℃에서 소성되고 결정화되어 단결정 층을 형성한다. PZT 층(110)은 또한 PVD 또는 CVD 기술들을 사용하여 형성될 수도 있다.
다음에, 전극 물질(예를 들어, 백금 또는 이리듐)을 증착하기 위해 스퍼터 증착 기술들을 사용하고, 이어서 단결정 층들(106, 108)의 일부분으로부터 상기 물질을 제거하기 위해 상기 물질을 패터닝하고 에칭하여 전극들(112, 114)이 단결정 층들(106, 108) 위에 형성된다. 예를 들어, 불활성 환경에서 RF 마그네트론 스퍼터링을 사용하여 (La,Sr)CoO3층 위의 백금 타겟으로부터 물질을 스퍼터링함으로써 백금이 (La,Sr)CoO3층들(106, 108) 상에 증착될 수 있다. 백금이 증착된 후에, 백금은 전극(112, 114)을 형성하기 위해 포토리소그래피 패터닝되고 적절한 습식 또는 건식 에칭 환경을 사용하여 에칭될 수도 있다.
상기 설명에서, 본 발명은 특정 실시예들을 참조하여 설명되었다. 그러나, 이 기술분야에 숙련된 사람들은 이하 청구범위에 기술되는 본 발명의 범위를 벗어나지 않고 다양한 수정예들과 변형예들이 행해질 수 있다는 것을 알 것이다. 따라서, 명세서 및 도면은 제한적이기 보다는 예시적인 것으로 간주되어야 하고, 이러한 모든 수정예들은 본 발명의 범위 내에 포함되는 것으로 의도된다.
이점들, 다른 유익한 점들 및 문제점들에 대한 해결책들이 특정 실시예들과 관련하여 상술되었다. 그러나, 이점들, 유익한 점들, 문제점들에 대한 해결책들, 및 임의의 이점, 유익한 점 또는 해결책이 발생되고 더 표명되도록 할 수도 있는 임의의 요소(들)는 임의의 또는 모든 청구항들의 중대하고 필수적이거나 또는 본질적인 특징들 또는 요소들로서 해석되지 않는다. 본 명세서에 사용되는 바와 같이, 용어 "포함하다" 또는 그 활용들은 제한적이지 않은 포함을 커버하도록 의도되며, 요소들의 목록을 포함하는 처리, 방법, 물건 또는 장치는 단지 그 요소들만 포함하는 것이 아니라, 명백히 표시되지 않거나 상기 처리, 방법, 물건 또는 장치 고유가아닌 다른 요소들을 포함할 수도 있다.

Claims (25)

  1. 페로브스카이트 헤테로 구조체(perovskite heterostructure)에 있어서:
    단결정(monocrystalline) 실리콘 기판;
    상기 실리콘 기판 위에 놓이는, (Sr,Ba)TiO3을 포함하는 제 1 단결정 산화물 층;
    상기 제 1 단결정 산화물 층 위에 놓이는, (La,Sr)CoO3을 포함하는 제 2 단결정 층;
    상기 제 2 단결정 층 위에 놓이는, Pb(Zr,Ti)O3을 포함하는 제 3 단결정 층; 및
    상기 제 3 단결정 층 위에 놓이는, (La,Sr)CoO3을 포함하는 제 4 단결정 층을 포함하는, 페로브스카이트 헤테로 구조체.
  2. 제 1 항에 있어서,
    상기 제 1 단결정 산화물 층 아래에 놓이는 비정질 층을 더 포함하는, 페로브스카이트 헤테로 구조체.
  3. 제 1 항에 있어서,
    상기 제 2 단결정 층에 연결된 제 1 금속 전극 및 상기 제 4 단결정 층에 연결된 제 2 금속 전극을 더 포함하는, 페로브스카이트 헤테로 구조체.
  4. 제 3 항에 있어서,
    상기 제 1 금속 전극 및 상기 제 2 금속 전극 각각은 백금과 이리듐으로 이루어지는 그룹으로부터 선택된 금속을 포함하는, 페로브스카이트 헤테로 구조체.
  5. 제 3 항에 있어서,
    상기 제 2 단결정 층, 제 3 단결정 층, 제 4 단결정 층, 및 상기 제 1 및 제 2 금속 전극들은 압전 작동기들, 압전 변환기들, 및 강유전성 메모리 셀들로 이루어지는 그룹으로부터 선택된 장치를 포함하는, 페로브스카이트 헤테로 구조체.
  6. 제 1 항에 있어서,
    상기 제 1 단결정 산화물 층은 약 9 내지 11㎚의 두께를 갖는, 페로브스카이트 헤테로 구조체.
  7. 제 1 항에 있어서,
    상기 제 2 단결정 층 및 상기 제 4 단결정 층 각각은 약 100㎚ 이상의 두께를 갖는, 페로브스카이트 헤테로 구조체.
  8. 제 7 항에 있어서,
    상기 제 3 단결정 층은 약 200㎚ 이상의 두께를 갖는, 페로브스카이트 헤테로 구조체.
  9. 제 1 항에 있어서,
    상기 제 3 단결정 층은 약 200㎚ 이상의 두께를 갖는, 페로브스카이트 헤테로 구조체.
  10. 제 9 항에 있어서,
    상기 제 2 단결정 층은 약 100㎚ 이상의 두께를 갖는, 페로브스카이트 헤테로 구조체.
  11. 제 10 항에 있어서,
    상기 제 1 단결정 산화물 층 아래에 놓이는 비정질 층을 더 포함하는, 페로브스카이트 헤테로 구조체.
  12. 제 1 항에 있어서,
    상기 제 2 단결정 층은 La0.5Sr0.5CoO3을 포함하는, 페로브스카이트 헤테로 구조체.
  13. 페로브스카이트 헤테로 구조체에 있어서:
    단결정 실리콘 기판;
    상기 실리콘 기판 위에 놓이는, (Ba,Sr)TiO3을 포함하는 제 1 단결정 층;
    상기 제 1 단결정 층 아래에 형성되는 실리콘 산화물 층;
    상기 제 1 단결정 층 위에 놓이는, (La,Sr)CoO3을 포함하는 제 2 단결정 층;
    상기 제 2 단결정 층과 전기적으로 접촉하는 제 1 전극;
    상기 제 2 단결정 층 위에 놓이는, Pb(Zr,Ti)O3을 포함하는 제 3 단결정 층;
    상기 제 3 단결정 층 위에 놓이는, (La,Sr)CoO3을 포함하는 제 4 단결정 층; 및
    상기 제 4 단결정 층과 전기적으로 접촉하는 제 2 전극을 포함하는, 페로브스카이트 헤테로 구조체.
  14. 제 13 항에 있어서,
    상기 제 2 및 제 4 단결정 층들 각각은 La0.5Sr0.5CoO3을 포함하는, 페로브스카이트 헤테로 구조체.
  15. 페로브스카이트 헤테로 구조체 제조 공정에 있어서:
    실리콘 기판을 준비하는 단계;
    상기 실리콘 기판 위에 놓이는, (Ba,Sr)TiO3을 포함하는 제 1 단결정 층을 애피택셜 성장시키는 단계;
    상기 제 1 단결정 산화물 층을 애피택셜 성장시키는 단계 동안 상기 제 1 단결정 산화물 층 아래에 놓이는 실리콘 산화물 비정질 층을 형성하는 단계;
    상기 제 1 단결정 산화물 층 위에 놓이는, (La,Sr)CoO3을 포함하는 제 2 단결정 층을 애피택셜 성장시키는 단계;
    상기 제 2 단결정 층 위에 놓이는, Pb(Zr,Ti)O3을 포함하는 제 3 단결정 층을 애피택셜 성장시키는 단계; 및
    상기 제 3 단결정 층 위에 놓이는, (La,Sr)CoO3을 포함하는 제 4 단결정 층을 애피택셜 성장시키는 단계를 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  16. 제 15 항에 있어서,
    상기 제 1 단결정 층을 애피택셜 성장시키는 단계는 분자 빔 애피택시(molecular beam epitaxy)의 처리에 의해 상기 제 1 단결정 층을 성장시키는 단계를 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  17. 제 15 항에 있어서,
    상기 제 3 단결정 층을 애피택셜 성장시키는 단계는 졸-겔 처리, 물리 기상증착, 및 화학 기상 증착으로 이루어지는 그룹으로부터 선택된 처리에 의해 상기 제 3 단결정 층을 성장시키는 단계를 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  18. 제 15 항에 있어서,
    상기 제 2 단결정 층의 일부분을 노출시키기 위해 상기 제 4 단결정 층 및 상기 제 3 단결정 층을 패터닝하는 단계를 더 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  19. 제 18 항에 있어서,
    상기 패터닝된 제 4 단결정 층 및 상기 제 2 단결정 층의 일부분 위에 놓이는 금속층을 증착하는 단계; 및
    상기 제 4 단결정 층 및 상기 제 2 단결정 층의 일부분에 전기적 콘택트들을 형성하기 위해 상기 금속층을 패터닝하는 단계를 더 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  20. 제 15 항에 있어서,
    상기 제 2 단결정 층을 애패틱셜 성장시키는 단계는 La0.5Sr0.5CoO3을 포함하는 층을 성장시키는 단계를 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  21. 페로브스카이트 헤테로 구조체 제조 공정에 있어서:
    실리콘 기판을 준비하는 단계;
    상기 실리콘 기판 위에 놓이는, (Sr,Ba)TiO3을 포함하는 제 1 단결정 층을 애피택셜 성장시키는 단계;
    상기 제 1 단결정 산화물 층 위에 놓이는, (La,Sr)CoO3을 포함하는 제 2 단결정 층을 애피택셜 성장시키는 단계;
    상기 제 2 단결정 층 위에 놓이는, Pb(Zr,Ti)O3을 포함하는 제 3 단결정 층을 애피택셜 성장시키는 단계; 및
    상기 제 3 단결정 층 위에 놓이는 도전층을 형성하는 단계를 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  22. 제 21 항에 있어서,
    상기 제 3 단결정 층을 애피택셜 성장시키는 단계는 졸-겔 처리, 물리 기상 증착, 및 화학 기상 증착으로 이루어지는 그룹으로부터 선택된 처리에 의해 층을 성장시키는 단계를 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  23. 제 21 항에 있어서,
    상기 도전층을 형성하는 단계는 백금 및 이리듐으로 이루어지는 그룹으로부터 선택된 금속을 포함하는 층을 증착시키는 단계를 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  24. 제 21 항에 있어서,
    상기 제 2 단결정 층을 애피틱셜 성장시키는 단계는 약 30㎚ 이상의 두께를 갖는 층을 성장시키는 단계를 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
  25. 제 24 항에 있어서,
    상기 제 2 단결정 층을 애피택셜 성장시키는 단계는 La0.5Sr0.5CoO3을 포함하는 층을 성장시키는 단계를 포함하는, 페로브스카이트 헤테로 구조체 제조 공정.
KR1020037001102A 2000-07-24 2001-07-19 마이크로 전자공학 압전 구조체 KR100827216B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/624,527 US6432546B1 (en) 2000-07-24 2000-07-24 Microelectronic piezoelectric structure and method of forming the same
US09/624,527 2000-07-24
PCT/US2001/022676 WO2002009203A2 (en) 2000-07-24 2001-07-19 Microelectronic piezoelectric structure

Publications (2)

Publication Number Publication Date
KR20030029114A true KR20030029114A (ko) 2003-04-11
KR100827216B1 KR100827216B1 (ko) 2008-05-07

Family

ID=24502333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037001102A KR100827216B1 (ko) 2000-07-24 2001-07-19 마이크로 전자공학 압전 구조체

Country Status (8)

Country Link
US (2) US6432546B1 (ko)
EP (1) EP1307930A2 (ko)
JP (1) JP2004517462A (ko)
KR (1) KR100827216B1 (ko)
CN (1) CN1511350A (ko)
AU (1) AU2001276987A1 (ko)
TW (1) TW508849B (ko)
WO (1) WO2002009203A2 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6693033B2 (en) * 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
US6482538B2 (en) * 2000-07-24 2002-11-19 Motorola, Inc. Microelectronic piezoelectric structure and method of forming the same
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6667196B2 (en) 2001-07-25 2003-12-23 Motorola, Inc. Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method
US6639249B2 (en) 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US6589856B2 (en) 2001-08-06 2003-07-08 Motorola, Inc. Method and apparatus for controlling anti-phase domains in semiconductor structures and devices
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
US6916717B2 (en) * 2002-05-03 2005-07-12 Motorola, Inc. Method for growing a monocrystalline oxide layer and for fabricating a semiconductor device on a monocrystalline substrate
JP4120589B2 (ja) * 2004-01-13 2008-07-16 セイコーエプソン株式会社 磁気抵抗効果素子及び磁気メモリ装置
US20060288928A1 (en) * 2005-06-10 2006-12-28 Chang-Beom Eom Perovskite-based thin film structures on miscut semiconductor substrates
US7364989B2 (en) * 2005-07-01 2008-04-29 Sharp Laboratories Of America, Inc. Strain control of epitaxial oxide films using virtual substrates
US20070029592A1 (en) * 2005-08-04 2007-02-08 Ramamoorthy Ramesh Oriented bismuth ferrite films grown on silicon and devices formed thereby
US7696549B2 (en) * 2005-08-04 2010-04-13 University Of Maryland Bismuth ferrite films and devices grown on silicon
US7541105B2 (en) 2006-09-25 2009-06-02 Seagate Technology Llc Epitaxial ferroelectric and magnetic recording structures including graded lattice matching layers
US20090015142A1 (en) * 2007-07-13 2009-01-15 3M Innovative Properties Company Light extraction film for organic light emitting diode display devices
US8179034B2 (en) * 2007-07-13 2012-05-15 3M Innovative Properties Company Light extraction film for organic light emitting diode display and lighting devices
US20100110551A1 (en) * 2008-10-31 2010-05-06 3M Innovative Properties Company Light extraction film with high index backfill layer and passivation layer
US7957621B2 (en) * 2008-12-17 2011-06-07 3M Innovative Properties Company Light extraction film with nanoparticle coatings

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450575A (en) * 1987-08-21 1989-02-27 Nec Corp Substrate for electronic device
JPH0695554B2 (ja) 1987-10-12 1994-11-24 工業技術院長 単結晶マグネシアスピネル膜の形成方法
US4999842A (en) 1989-03-01 1991-03-12 At&T Bell Laboratories Quantum well vertical cavity laser
US5310707A (en) 1990-03-28 1994-05-10 Superconductivity Research Laboratory International Substrate material for the preparation of oxide superconductors
US5270298A (en) 1992-03-05 1993-12-14 Bell Communications Research, Inc. Cubic metal oxide thin film epitaxially grown on silicon
US5155658A (en) 1992-03-05 1992-10-13 Bell Communications Research, Inc. Crystallographically aligned ferroelectric films usable in memories and method of crystallographically aligning perovskite films
US5326721A (en) 1992-05-01 1994-07-05 Texas Instruments Incorporated Method of fabricating high-dielectric constant oxides on semiconductors using a GE buffer layer
JPH06151872A (ja) 1992-11-09 1994-05-31 Mitsubishi Kasei Corp Ｆｅｔ素子
DE69331538T2 (de) 1992-12-01 2002-08-29 Matsushita Electric Ind Co Ltd Verfahren zur Herstellung einer elektrischen Dünnschicht
US5248564A (en) 1992-12-09 1993-09-28 Bell Communications Research, Inc. C-axis perovskite thin films grown on silicon dioxide
US5828080A (en) 1994-08-17 1998-10-27 Tdk Corporation Oxide thin film, electronic device substrate and electronic device
US5635741A (en) 1994-09-30 1997-06-03 Texas Instruments Incorporated Barium strontium titanate (BST) thin films by erbium donor doping
US5635453A (en) * 1994-12-23 1997-06-03 Neocera, Inc. Superconducting thin film system using a garnet substrate
JP3373525B2 (ja) * 1995-06-28 2003-02-04 テルコーディア テクノロジーズ インコーポレイテッド シリコン上に集積された多層強誘電体セルおよびペロブスカイト電子へテロ構造
US5753934A (en) 1995-08-04 1998-05-19 Tok Corporation Multilayer thin film, substrate for electronic device, electronic device, and preparation of multilayer oxide thin film
FR2744578B1 (fr) 1996-02-06 1998-04-30 Motorola Semiconducteurs Amlificateur hautes frequences
US6002375A (en) 1997-09-02 1999-12-14 Motorola, Inc. Multi-substrate radio-frequency circuit
US6055179A (en) 1998-05-19 2000-04-25 Canon Kk Memory device utilizing giant magnetoresistance effect

Also Published As

Publication number Publication date
US6750067B2 (en) 2004-06-15
JP2004517462A (ja) 2004-06-10
CN1511350A (zh) 2004-07-07
EP1307930A2 (en) 2003-05-07
TW508849B (en) 2002-11-01
WO2002009203A2 (en) 2002-01-31
US6432546B1 (en) 2002-08-13
KR100827216B1 (ko) 2008-05-07
WO2002009203A3 (en) 2002-05-23
AU2001276987A1 (en) 2002-02-05
US20020164827A1 (en) 2002-11-07

Similar Documents

Publication Publication Date Title
KR100827216B1 (ko) 마이크로 전자공학 압전 구조체
US7020374B2 (en) Optical waveguide structure and method for fabricating the same
US6555946B1 (en) Acoustic wave device and process for forming the same
US6709776B2 (en) Multilayer thin film and its fabrication process as well as electron device
US6563118B2 (en) Pyroelectric device on a monocrystalline semiconductor substrate and process for fabricating same
JP2000067650A (ja) 強誘電体薄膜素子およびその製造方法
JP2001068467A (ja) シリコンとの金属酸化物インタフェースを備える半導体構造の作成方法
WO2006135662A2 (en) Perovskite-based thin film structures on miscut semiconductor substrates
JP2001068469A (ja) 漏洩電流密度を軽減した半導体構造の作成方法
US20020006733A1 (en) Multilayer thin film and its fabrication process as well as electron device
US6482538B2 (en) Microelectronic piezoelectric structure and method of forming the same
US6693298B2 (en) Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
WO2002009159A2 (en) Thin-film metallic oxide structure and process for fabricating same
JP3095944B2 (ja) 酸化物結晶薄膜の製造方法及び薄膜素子
WO2002009158A2 (en) Semiconductor structure including a magnetic tunnel junction
WO2002009191A2 (en) Non-volatile memory element
JP2889492B2 (ja) 酸化物薄膜の作製方法
JPH04133369A (ja) 誘電体薄膜と薄膜デバイスとそれらの製造方法
JP2889463B2 (ja) 配向性強誘電体薄膜素子
JPH06112504A (ja) 結晶性薄膜製造方法
JP2004514288A (ja) 高誘電率材料を含む半導体構造体
JPH04333559A (ja) 誘電体薄膜の製造方法
WO2002075437A1 (en) Epitaxially grown acousto-optic structure and device
JPS626597A (ja) 圧電素子の製造方法
WO2002091434A2 (en) Wide bandgap semiconductor structure

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120409

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130410

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee