KR20030028362A - 바이어스 전환 신호를 내부에서 생성할 수 있는 반도체 장치 - Google Patents

바이어스 전환 신호를 내부에서 생성할 수 있는 반도체 장치 Download PDF

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Abstract

반도체 장치에서, 적어도 하나의 연산 증폭기(2A-1, 2B-1, 2-1)는 제어 신호(STB)에 따라 용량성 부하(D1)를 구동한다. 바이어스 전환 회로(6)는 제어 신호를 수신하여 제어 신호의 폭에 의해 제어 신호와 동기하여 바이어스 전환 신호(BIC)를 생성한다. 바이어스 회로(5)는 바이어스 전환 신호에 따라 연산 증폭기를 통해 흐르는 전류를 제어한다.

Description

바이어스 전환 신호를 내부에서 생성할 수 있는 반도체 장치{SEMICONDUCTOR DEVICE CAPABLE OF INTERNALLY GENERATING BIAS CHANGING SIGNAL}
발명의 배경
발명의 분야
본 발명은 액정 디스플레이 장치(LCD)의 데이터선 드라이버와 같은 반도체 장치에 관한 것으로, 특히, 용량성 부하를 구동하기 위해 연산 증폭기(전압 폴로어)를 통해 흐르는 바이어스 전류를 전환하기 위한 바이어스 전환 신호의 생성을 향상시키기 위한 것이다.
종래의 기술
LCD 장치의 종래의 데이터선 드라이버와 같은 종래의 반도체 장치에서, 다수의 전압 폴로어가 스트로브 신호(strobe signal)와 같은 제어 신호에 따라 데이터선과 같은 다수의 용량성 부하를 구동하기 위해 제공된다. 또한, 바이어스 회로는 외부에서 생성된 바이어스 전환 신호에 따라 전압 폴로어를 통해 흐르는 바이어스 전류를 제어한다. 즉, 하이 액세스 모드 상태에서는, 전력 소모가 증가하는 동안 연산 속도를 증가시키기 위해 바이어스 전류가 증가된다. 한편, 로우 액세스 모드에서, 전력 소모가 감소되는 동안 연산 속도를 감소시키기 위해 바이어스 전류가 감소된다. 상기는 이하에 상세히 기술된다.
그러나, 상술한 종래의 반도체 장치에서, 제어신호와 동기하는 바이어스 전환 신호는 바이어스 회로에 외부 신호로서 입력되어야 하고, 이는 유저에게 부담이 된다. 또한, 제조 공정으로 인해 용량성 부하의 수가 증가하거나 LCD 패널의 저항 및 용량이 변동되면, 바이어스 전환 신호는 사용자에 의해 조정되어야만 하고, 이는 사용자에게 또 다른 부담이 된다.
본 발명의 목적은 사용자의 부담을 줄일 수 있는 반도체 장치를 제공하는 것이다.
본 발명에 따르면, 반도체 장치에서, 적어도 하나의 연산 증폭기가 제어 신호에 의해 용량성 부하를 구동한다. 바이어스 전환 회로는 제어 신호의 폭(width)에 의해 제어신호에 동기하여 바이어스 전환 신호를 생성한다. 바이어스 회로는 바이어스 전환 신호에 따라 연산 증폭기를 통해 흐르는 바이어스 전류를 제어한다.
도 1은 LCD 장치의 제 1의 종래의 데이터선 드라이버를 도시하는 회로도.
도 2의 A는 도 1의 정극 구동 연산을 위한 전압 폴로어의 상세 회로도.
도 2의 B는 도 1의 부극 구동 연산을 위한 전압 폴로어의 상세 회로도.
도 3은 도 1의 바이어스 회로의 상세 회로도.
도 4는 LCD 장치의 제 2의 종래의 데이터선 드라이버를 도시하는 회로도.
도 5는 도 4의 전압 폴로어의 상세 회로도.
도 6은 본 발명에 따른 LCD 장치의 데이터선 드라이버의 제 1의 실시예를 도시하는 회로도.
도 7은 도 6의 바이어스 전환 회로의 블록 회로도.
도 8의 A는 도 7의 바이어스 전환 회로의 제 1의 연산을 설명하기 위한 타이밍도.
도 8의 B는 도 8의 A의 제 1의 연산을 도시하는 테이블.
도 9의 A는 도 7의 바이어스 전환 회로의 제 2의 연산을 설명하기 위한 타이밍도.
도 9의 B는 도 9의 A의 제 2의 연산을 도시하는 테이블.
도 10은 도 7의 바이어스 전환 회로의 변형예를 도시하는 회로도.
도 11은 본 발명에 따른 LCD 장치의 데이터선 드라이버의 제 2의 실시예를 도시하는 회로도.
도 12 및 도 13은 각각 도 7 및 도 10의 바이어스 전환 회로의 변형예를 도시하는 블록 회로도.
도 14의 A 및 B는 각각 도 12 및 도 13의 바이어스 전환 회로의 병형예를 더 도시하는 블록 회로도.
도 15는 도 10의 바이어스 전환 회로의 변형예를 도시하는 블록 회로도.
♠도면의 주요 부호에 대한 부호의 설명♠
1 : 데이터선 제어 회로2A-1 및 2B-1 : 연산 증폭기
5 : 바이어스 회로6 : 바이어스 전환 회로
DA : 데이터 신호CLK : 클록 신호
STB : 스트로브 신호SEL : 선택 신호
실시예를 설명하기 전에, LCD 장치의 종래의 데이터선 드라이버를 도 1 내지 5를 참조하여 설명한다.
LCD 장치의 제 1의 종래의 데이터선 드라이버를 도시하는 도 1에서, 참조 번호 1은 디지털 비디오 데이터 신호(DA), 클록 신호(CLK) 및 스트로브 신호(STB)를 수신하기 위한 데이터선 제어 회로를 나타내며, 다계조 아날로그 데이터 전압(V1, V2 내지 V383 및 V384) 또는 (V2, V1 내지 V384 및 V383)을 생성한다.
데이터선 제어 회로(1)는 시프트 레지스터, 데이터 레지스터, 래치 회로, 레벨 시프터, 다계조 전압 생성 래더 회로 및 디지털/아날로그(D/A) 컨버터(도시되지 않음)로 구성된다. 스트로브 신호(STB)는 도트 반전 구동 동작을 수행하기 위해 사용된다는 것을 주의해야 한다.
데이터선 제어 회로(1)에서, 디지털 비디오 데이터 신호(DA)는 클록 신호(CLK)에 동기하여 연속적으로 입력된다. 그리고, 디지털 비디오 신호의 입력으로 인해 직렬-병렬 변환이 수행된다. 각 병렬 비디오 디지털 신호가 스트로브 신호(STB)와 동기하여 다계조 아날로그 데이터 전압으로 변환된다.
다계조 데이터 전압(V1, V2 내지 V383, V384 또는 V2, V1 내지 V384, V383)은 스위치(4-1 내지 4-192)를 통해 데이터선(D1, D2 내지 D383, D384)을 구동하기위해 전압 폴로어(연산 증폭기; 2A-1, 2B-1 내지 2A-192 및 2B-192)에 공급된다.
전압 폴로어(2A-1 내지 2A-192)는 정극 구동 연산을 수행하기 위해 사용되고, 전압 폴로어(2B-1 내지 2B-192)는 부극 구동 연산을 수행하기 위해 사용된다. 이러한 경우에, 도트 반전 구동 연산을 수행하기 위해, 전압 폴로어(2A-1 내지 2A-192)가 전압 폴로어(2B-1 내지 2B-192)와 교체된다.
스위치(4-1 내지 4-192)는 데이터선 제어 회로(1)에 의해 제어된다. 즉, 데이터선 제어 회로(1)가 다계조 데이터 전압(V1, V2 내지 V383, V384)을 생성할 때, 전압 폴로어(2A-1 및 2B-1)는 데이터선(D1 및 D2)에 각각 접속되고; ...; 전압 폴로어(2A-192 및 2B-192)는 데이터선(D383 및 D384)에 각각 접속된다. 한편, 데이터선 제어 회로(1)가 다계조 데이터 전압(V2, V1 내지 V384, V383)을 생성할 때, 전압 폴로어(2A-1 및 2B-1)는 데이터선(D2 및 D1)에 접속되고; ..;전압 폴로어(2A-192 및 2B-192)는 데이터선(D384 및 D383)에 각각 접속된다. 또한, 바이어스 회로(5)는 전압 폴로어(2A-1 내지 2A-192 및 2B-1 내지 2B-192)의 바이어스 전압(VbiasA및 VbiasB)을 제어하기 위해 바이어스 전환 신호(BIC)를 수신한다. 즉, 바이어스 전환 신호(BIC)는 외부에서 생성된다.
도 1의 전압 폴로어(2A-1(2A-192))의 상세 회로도인 도 2의 A에서, 고전력선(VDD) 및 저전력선(VSS)에 의해 전원이 공급된 차동 증폭기는 부하 P-채널 MOS 트랜지스터(Q1 및 Q2), N-채널 MOS 트랜지스터(Q3 및 Q4), 및 N-채널 MOS 트랜지스터(Q5)에 의해 형성되고, 고전력선(VDD) 및 저전력선(VSS)에 의해 전원이 공급된출력 회로는 P-채널 MOS 트랜지스터(Q6) 및 N-채널 MOS 트랜지스터(Q7)에 의해 형성된다. 이러한 경우에, 부하 P-채널 MOS 트랜지스터(Q1 및 Q2)는 전류 미러 회로를 형성한다. 또한, 바이어스 전압(VbiasA)이 N-채널 MOS 트랜지스터(Q5 및 Q7)의 게이트에 인가되므로, 각각의 N-채널 MOS 트랜지스터(Q5 및 Q7)는 정전류원으로서 기능한다. 따라서, 하이 바이어스 모드, 즉, 고속 모드에서, 바이어스 전압(VbiasA)이 하이일 때, 출력 전압(Vout)이 급속히 상승하고 전력소모가 증가된다. 한편, 로우 바이어스 모드, 즉 저속 모드에서, 바이어스 전압(VbiasA)이 로우일 때, 출력 전압(Vout)은 느리게 상승하고 전력소모가 감소된다.
도 1의 전압 폴로어(2B-192)의 상세 회로도인 도 2의 B에서, 고전력선(VDD)과 저전력선(VSS)에 의해 전원이 공급된 차동 증폭기는 부하 N-채널 MOS 트랜지스터(Q11 및 Q12), P-채널 MOS 트랜지스터(Q13 및 Q14), 및 P-채널 MOS 트랜지스터(Q15)에 의해 형성되고, 고전력선(VDD) 및 저전력선(VSS)에 의해 전원이 공급되는 출력 회로는 N-채널 MOS 트랜지스터(Q16) 및 P-채널 MOS 트랜지스터(Q17)에 의해 형성된다. 이러한 경우에, 부하 N-채널 MOS 트랜지스터(Q11 및 Q12)는 전류 미러 회로를 형성한다. 또한, 바이어스 전압(VbiasB)이 P-채널 MOS 트랜지스터(Q15 및 Q17)의 게이트에 인가되므로, 각각의 P-채널 MOS 트랜지스터(Q15 및 Q17)는 정전류원으로서 기능한다. 따라서, 하이 바이어스 모드, 즉, 고속 모드에서, 바이어스 전압(VbiasB)이 로우일 때, 출력 전압(Vout)은 급격히 떨어지고 전력 소모는 증가된다. 한편, 로우 바이어스 모드, 즉, 저속 모드에서, 바이어스 전압(VbiasB)이 하이일 때, 출력 전압(Vout)은 느리게 떨어지고 전력 소모는 감소된다.
도 1의 바이어스 회로(5)의 상세 회로도인 도 3에서, 바이어스 회로(5)는 바이어스 전류(IB)를 생성하기 위한 바이어스 전류 회로(51)와 바이어스 전류(IB)에 따라 바이어스 전압(VbiasA및 VbiasB)을 생성하기 위한 바이어스 전압 생성 회로(52)로 구성된다.
바이어스 전류 회로(51)는 고전력선(VDD)에 병렬로 접속된 온 저항(R1 및 R2(R1<R2))을 갖는 P-채널 MOS 트랜지스터(Q21 및 Q22) 및 바이어스 제어 신호(BIC)에 따라 P-채널 MOS 트랜지스터(Q21 및 Q22)중 하나를 선택하기 위한 인버터(INV)에 의해 형성된다. P-채널 MOS 트랜지스터(Q21 및 Q22)의 드레인은 바이어스 전압 생성 회로(51)에 접속된다.
바이어스 전압 생성 회로(52)는 바이어스 전류 회로(51)와 저전력선(VSS) 사이에 접속된 N-채널 MOS 트랜지스터(Q23 및 Q24)의 전류 미러 회로와, 고전력선(VDD)과의 사이에 접속된 P-채널 MOS 트랜지스터(Q25 및 Q26)의 전류 미러 회로와, N-채널 MOS 트랜지스터(Q27)에 의해 형성된다. 이러한 경우에, N-채널 MOS 트랜지스터(Q23)를 통해 흐르는 전류, 즉, N-채널 MOS 트랜지스터(Q24)를 통해 흐르는 전류는 바이어스 전류 회로(51)의 바이어스 전류(IB)에 의해 결정된다. 또한, P-채널 MOS 트랜지스터(Q25)를 통해 흐르는 전류 즉, P-채널 MOS 트랜지스터(Q26)를 통해 흐르는 전류는 N-채널 MOS 트랜지스터(Q24)를 통해 흐르는 전류에 의해 결정된다. 또한, N-채널 MOS 트랜지스터(Q27)를 통해 흐르는 전류는 P-채널 MOS 트랜지스터(Q26)를 통해 흐르는 전류에 의해 결정된다.
따라서, N-채널 MOS 트랜지스터(Q27)를 통해 흐르는 전류가 바이어스 전류(IB)에 좌우되므로, 바이어스 전압(VbiasA)은 바이어스 전류(IB)에 좌우된다. 이와 유사하게, P-채널 MOS 트랜지스터(Q25)를 통해 흐르는 전류가 바이어스 전류(IB)에 좌우되므로, 바이어스 전압(VbiasB)은 바이어스 전류(IB)에 좌우된다.
보다 상세하게, 바이어스 전류 제어 신호(BIC)가 하이일 때, P-채널 MOS 트랜지스터(Q21 및 Q22) 각각은 바이어스 전류(IB)를 증가시키기 위해 온 및 오프된다. 그 결과, 트랜지스터(Q27 및 Q25)를 통해 흐르는 전류가 증가되고, 따라서, |VbiasA- VSS| 및 |VDD- VbiasB|가 증가된다. 한편, 바이어스 전류 제어 신호(BIC)가 로우일 때, P-채널 MOS 트랜지스터(Q21 및 Q22) 각각은 바이어스 전류(IB)를 감소시키기 위해 오프 및 온 된다. 그 결과, 트랜지스터(Q27 및 Q25)를 통해 흐르는 전류가 감소되고, 따라서, |VbiasA- VSS| 및 |VDD- VbiasB|가 감소된다.
도 1에서, 스트로브 신호(STB)가 출력된 직후 소정의 기간 동안 하이 액세스 모드(BIC = 하이)가 유지되고, 그 후, 로우 액세스 모드(BIC = 로우)가 성립되어전력 소모가 감소된다. 그러나, 이러한 경우에, 스트로브 신호(STB)에 동기하는 바이어스 전환 신호(BIC)가 바이어스 회로(5)에 외부 신호로서 입력되어야만 하므로 사용자에게 부담이 된다. 또한, 데이터선의 수가 증가되거나 제조 공정으로 인해 LCD 패널의 저항 및 용량이 변동될 때, 상기 소정의 기간은 사용자에 의해 조정되어야만 하므로 사용자에게 부담이 된다.
LCD 장치의 제 2의 종래의 데이터선 드라이버를 도시하는 도 4에서, 도 1의 데이터선 제어 회로(1) 대신 데이터선 제어 회로(1')가 제공되고, 도 1의 전압 폴로어(2A-1, 2B-1, ... 2A-192, 2B-192)과 스위치(4-1, 4-2, ..., 4-383 및 4-384) 대신 전압 폴로어(2-1, 2-2, ..., 2-383 및 2-384)가 제공된다. 이러한 경우에, 다계조 아날로그 전압(V1, V2, ..., V383, V384)이 전압 폴로어(2-1, 2-2, ..., 2-383 및 2-384)에 각각 공급된다. 스트로브 신호(STB)는 라인 반전 구동 연산을 수행하기 위해 사용된다.
도 5에 도시된 바와 같이, 전압 폴로어(2-1, 2-2, 2-383 및 2-384)는 도 2의 A의 전압 폴로어(2A-1(2A-192))와 도 2의 B의 전압 폴로어(2B-1(2B-192))의 조합에 의해 구성된다. 더욱 상세히, P-채널 MOS 트랜지스터(Q51)는 P-채널 MOS 트랜지스터(Q1)와 전류 미러 회로를 형성하고, 부하 N-채널 MOS 트랜지스터(Q12)에 접속된다. 또한, P-채널 MOS 트랜지스터(Q52)는 P-채널 MOS트랜지스터(Q2)와 전류 미러 회로를 형성하고, N-채널 MOS 트랜지스터(Q11)에 접속된다. 따라서, 차동 증폭기(Q1 내지 Q5)가 P-채널 MOS 트랜지스터(Q51 및 Q52)에 의해 차동 증폭기(Q11 내지 Q15)와 조합된다.
조합 차동 증폭기의 출력 전압(Vd)은 레벨 변환 회로(LC)를 통해 출력 P-채널 MOS 트랜지스터(Q6)에 공급된다. 한편, 조합 차동 증폭기의 출력 전압은 출력 N-채널 MOS 트랜지스터(Q16)에 직접 공급된다.
레벨 전환 회로(LC)는 부하 P-채널 MOS 트랜지스터(Q53 및 Q54)와 N-채널 MOS 트랜지스터(Q55 내지 Q57)에 의해 구성된다. 이러한 경우에, N-채널 MOS 트랜지스터(Q56)는 부하로서 기능한다.
따라서, 입력 전압(Vin)이 상승할 때, P-채널 MOS 트랜지스터(Q6)가 온되고 N-채널 MOS 트랜지스터(Q16)가 오프되도록 전압(Vd)이 떨어진다. 따라서, 출력 전압(Vout)이 급격히 상승한다. 한편, 입력 전압(Vin)이 떨어지면, N-채널 MOS 트랜지스터(Q16)가 온되고 P-채널 MOS 트랜지스터(Q6)가 오프되도록 전압(Vd)이 상승한다. 따라서, 출력 전압(Vout)이 급격히 떨어진다.
전압 폴로어(2-1, 2-2, ... 2-383, 2-384)의 다른 예가 JP-A-9-93055에 기재되어있다.
도 6에서도, 스트로브 신호(STB)가 입력된 직후 소정의 기간동안 하이 액세스 모드 상태(BIC = 하이)가 유지되고, 그 후, 로우 액세스 모드 상태(BIC = 로우)가 성립되므로, 전력 소모가 감소된다. 그러나 이러한 경우에, 스트로브 신호(STB)에 동기하는 바이어스 전환 신호(BIC)는 바이어스 회로(5)에 외부 신호로서 입력되어야 하므로 사용자에게 부담이 된다. 또한, 데이터선의 수가 증가하거나 제조 공정으로 인해 LCD 패널의 저항 및 용량이 변동되면, 상기 소정의 기간은 사용자에 의해 조정되어야 하므로 이또한 사용자에게 부담이 된다.
본 발명에 따른 LCD 장치의 데이터선 드라이버의 제 1의 실시예를 도시하는 도 6에서, 바이어스 전환 회로(6)가 도 1의 구성 소자들에 부가된다. 바이어스 전환 회로(6)는 클록 신호(CLK) 및 스트로브 신호(STB)를 수신하여 바이어스 전환 신호(BIC)를 생성한다. 즉, 바이어스 전환 신호(BIC)는 내부에서 생성된다. 또한, 바이어스 전환 회로(6)는 선택 신호(SEL)를 수신하여 데이터선의 수 및/또는 LCD 패널의 저항 및 용량의 변동에 따라 하이 액세스 모드(고전력 소모 모드)의 소정의 기간을 변경한다. 선택 신호(SEL)가 로우 또는 하이로 설정되므로, 선택 신호(SEL)가 사용자에 의해 쉽게 설정될 수 있다.
도 6의 바이어스 전환 회로(6)의 상세 회로도인 도 7에서, 바이어스 전환 회로(6)는 클록 신호(CLK)의 펄스를 카운팅하기 위한 8-비트 카운터(61), 클록 신호(CLK)의 펄스를 카운팅하기 위한 9-비트 카운터(62), 카운터(61)의 출력 신호의 최상위 3비트(25, 26, 27)와 카운터(62)의 출력 신호의 최상위 3비트(26, 27, 28)를 비교하기 위한 비교기, 선택 신호(SEL)에 따라 비교기(63 및 64) 중 하나를 선택하기 위한 선택기(65), 및 스트로브 신호(STB)의 상승단에 의해 설정되고 선택기(65)의 출력 신호의 상승단에 의해 재설정되는 플립-플롭(66)에 의해 구성된다.
더욱 상세하게는, 8-비트 카운터(61)가 재설정되고 스트로브 신호(STB)의 상승단(rising edge)에 의해 이네이블되며, 8-비트 카운터(61)의 동작이 스트로브 신호(STB)의 하강단(falling edge)에 의해 중단된다. 또한, 9-비트 카운터(62)가 재설정되고 스트로브 신호(STB)의 하강단에 의해 이네이블된다.
또한, 선택 신호(SEL)가 로우일 때, 선택기(65)는 비교기(63)를 선택한다. 한편, 선택 신호(SEL)이 하이일 때, 선택기(65)는 비교기(64)를 선택한다. 비교기(63 및 64)에서, 카운터(62)의 소정의 3비트의 값이 카운터(61)의 최상위 3비트를 초과하면, 출력 신호가 상승한다.
이하에 도 7의 바이어스 전환 회로(6)의 동작을 설명한다.
우선, 선택 신호(SEL)가 로우이고 스트로브 신호(STB)의 폭이 1 내지 31CLK 라고 가정한다. CLK는 클록 신호(CLK)의 한 주기를 나타낸다. 이러한 경우에, 선택기(65)는 비교기(63)를 선택하므로, 9-비트 카운터(62)는 비교기(63)에 최상위 3비트를 공급하는 8-비트 카운터로서 기능한다. 도 8의 A에 도시된 바와 같이, 시간(t1)에서, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립 플롭(66)이 설정된다. 그 후, 시간(t2)에서, 스트로브 신호(STB)가 하강하면, 도 8의 B에 도시된 바와 같이, 카운터(61)의 최상위 3비트(25, 26, 27)가 "000"으로 고정된다. 이와 동시에, 카운터(62)는 클록 신호(CLK)의 펄스를 계수하도록 초기화된다. 마지막으로, 시간(t3)에서, 카운터(62)의 최상위 3비트(25, 26, 27)가 "100"(= 25= 32)에 도달하여, 비교기(63)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T=32CLK)을 갖는다.
그리고, 선택 신호(SEL)가 로우이고 스트로브 신호(STB)의 폭이 32 내지 63CLK라고 가정한다. 이러한 경우에서도, 선택기(65)는 비교기(63)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(63)에 공급하는 8-비트 카운터로서 기능한다. 그 결과, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 스트로브 신호(STB)가 하강하면, 도 8의 B에 도시된 바와 같이 카운터(61)의 최상위 3비트(25, 26, 27)가 "100"에 고정된다. 이와 동시에, 카운터(62)는 클록 신호(CLK)의 펄스를 계수하도록 초기화된다. 마지막으로, 카운터(62)의 최상위 3비트(25, 26, 27)가 "010"(=26=64)에 도달하여, 비교기(63)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =64CLK)을 갖는다.
그리고, 선택 신호(SEL)가 로우이고, 스트로브 신호(STB)의 폭이 64 내지 95CLK라고 가정한다. 이러한 경우에도, 선택기(65)는 비교기(63)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(63)에 공급하는 8-비트 카운터로서 기능한다. 그 결과, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 스트로브 신호(STB)가 하강하면, 도 8의 B에 도시된 바와 같이 카운터(61)의 최상위 3비트(25, 26, 27)가 "010"에 고정된다. 이와동시에, 카운터(62)는 클록 신호(CLK)의 펄스를 계수하도록 초기화된다. 마지막으로, 카운터(62)의 최상위 3비트(25, 26, 27)가 "110"(=25+26=96)에 도달하여, 비교기(63)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =96CLK)을 갖는다.
그리고, 선택 신호(SEL)가 로우이고, 스트로브 신호(STB)의 폭이 96 내지 127CLK라고 가정한다. 이러한 경우에도, 선택기(65)는 비교기(63)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(63)에 공급하는 8-비트 카운터로서 기능한다. 그 결과, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 스트로브 신호(STB)가 하강하면, 도 8의 B에 도시된 바와 같이 카운터(61)의 최상위 3비트(25, 26, 27)가 "110"에 고정된다. 이와 동시에, 카운터(62)는 클록 신호(CLK)의 펄스를 계수하도록 초기화된다. 마지막으로, 카운터(62)의 최상위 3비트(25, 26, 27)가 "001"(=27=128)에 도달하여, 비교기(63)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =128CLK)을 갖는다.
그리고, 선택 신호(SEL)가 로우이고, 스트로브 신호(STB)의 폭이 128 내지 159CLK라고 가정한다. 이러한 경우에도, 선택기(65)는 비교기(63)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(63)에 공급하는 8-비트 카운터로서 기능한다. 그 결과, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 스트로브 신호(STB)가 하강하면, 도 8의 B에 도시된 바와 같이 카운터(61)의 최상위 3비트(25, 26, 27)가 "001"에 고정된다. 이와 동시에, 카운터(62)는 클록 신호(CLK)의 펄스를 계수하도록 초기화된다. 마지막으로, 카운터(62)의 최상위 3비트(25, 26, 27)가 "101"(=25+27=160)에 도달하여, 비교기(63)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =160CLK)을 갖는다.
그리고, 선택 신호(SEL)가 로우이고, 스트로브 신호(STB)의 폭이 160 내지 191CLK라고 가정한다. 이러한 경우에도, 선택기(65)는 비교기(63)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(63)에 공급하는 8-비트 카운터로서 기능한다. 그 결과, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 스트로브 신호(STB)가 하강하면, 도 8의 B에 도시된 바와 같이 카운터(61)의 최상위 3비트(25, 26, 27)가 "101"에 고정된다. 이와 동시에, 카운터(62)는 클록 신호(CLK)의 펄스를 계수하도록 초기화된다. 마지막으로, 카운터(62)의 최상위 3비트(25, 26, 27)가 "011"(=26+27=192)에 도달하여, 비교기(63)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =192CLK)을 갖는다.
그리고, 선택 신호(SEL)가 로우이고, 스트로브 신호(STB)의 폭이 192 내지 223CLK라고 가정한다. 이러한 경우에도, 선택기(65)는 비교기(63)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(63)에 공급하는 8-비트 카운터로서 기능한다. 그 결과, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 스트로브 신호(STB)가 하강하면, 도 8의 B에 도시된 바와 같이 카운터(61)의 최상위 3비트(25, 26, 27)가 "011"에 고정된다. 이와 동시에, 카운터(62)는 클록 신호(CLK)의 펄스를 계수하도록 초기화된다. 마지막으로, 카운터(62)의 최상위 3비트(25, 26, 27)가 "111"(=25+26+27=224)에 도달하여, 비교기(63)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =224CLK)을 갖는다.
그리고, 선택 신호(SEL)이 하이이고, 스트로브 신호(STB)가 1 내지 31의 CLK를 갖는다고 가정한다. 이러한 경우에, 선택기(65)는 비교기(64)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(64)에 공급하는 9-비트 카운터로서 기능한다. 도 9의 A에 도시된 바와 같이, 시간(t1)에서, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 그리고, 시간(t2)에서, 스트로브 신호(STB)가 하강하면, 카운터(61)의 최상위 3비트(25, 26,27)는 도 9의 B에 도시된 바와 같이 "000"으로 고정된다. 이와 동시에, 카운터(62)는 클로 신호(CLK)의 펄스를 계수하기 위해 초기화된다. 마지막으로, 시간(t3)에서, 카운터(62)의 최상위 3비트(25, 26, 27)가 "100"(=26=64)에 도달하여, 비교기(64)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =64CLK)을 갖는다.
그리고, 선택 신호(SEL)이 하이이고, 스트로브 신호(STB)가 32 내지 63의 CLK를 갖는다고 가정한다. 이러한 경우에, 선택기(65)는 비교기(64)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(64)에 공급하는 9-비트 카운터로서 기능한다. 도 9의 A에 도시된 바와 같이, 시간(t1)에서, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 그리고, 시간(t2)에서, 스트로브 신호(STB)가 하강하면, 카운터(61)의 최상위 3비트(25, 26, 27)는 도 9의 B에 도시된 바와 같이 "100"으로 고정된다. 이와 동시에, 카운터(62)는 클로 신호(CLK)의 펄스를 계수하기 위해 초기화된다. 마지막으로, 시간(t3)에서, 카운터(62)의 최상위 3비트(25, 26, 27)가 "010"(=27=128)에 도달하여, 비교기(64)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =128CLK)을 갖는다.
그리고, 선택 신호(SEL)이 하이이고, 스트로브 신호(STB)가 64 내지 95의 CLK를 갖는다고 가정한다. 이러한 경우에, 선택기(65)는 비교기(64)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(64)에 공급하는 9-비트 카운터로서 기능한다. 도 9의 A에 도시된 바와 같이, 시간(t1)에서, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 그리고, 시간(t2)에서, 스트로브 신호(STB)가 하강하면, 카운터(61)의 최상위 3비트(25, 26, 27)는 도 9의 B에 도시된 바와 같이 "010"으로 고정된다. 이와 동시에, 카운터(62)는 클로 신호(CLK)의 펄스를 계수하기 위해 초기화된다. 마지막으로, 시간(t3)에서, 카운터(62)의 최상위 3비트(25, 26, 27)가 "110"(=26+27=192)에 도달하여, 비교기(64)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =192CLK)을 갖는다.
그리고, 선택 신호(SEL)이 하이이고, 스트로브 신호(STB)가 96 내지 127의 CLK를 갖는다고 가정한다. 이러한 경우에, 선택기(65)는 비교기(64)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(64)에 공급하는 9-비트 카운터로서 기능한다. 도 9의 A에 도시된 바와 같이, 시간(t1)에서, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 그리고, 시간(t2)에서, 스트로브 신호(STB)가 하강하면, 카운터(61)의 최상위 3비트(25, 26,27)는 도 9의 B에 도시된 바와 같이 "110"으로 고정된다. 이와 동시에, 카운터(62)는 클로 신호(CLK)의 펄스를 계수하기 위해 초기화된다. 마지막으로, 시간(t3)에서, 카운터(62)의 최상위 3비트(25, 26, 27)가 "001"(=28=256)에 도달하여, 비교기(64)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =256CLK)을 갖는다.
그리고, 선택 신호(SEL)이 하이이고, 스트로브 신호(STB)가 128 내지 159의 CLK를 갖는다고 가정한다. 이러한 경우에, 선택기(65)는 비교기(64)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(64)에 공급하는 9-비트 카운터로서 기능한다. 도 9의 A에 도시된 바와 같이, 시간(t1)에서, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 그리고, 시간(t2)에서, 스트로브 신호(STB)가 하강하면, 카운터(61)의 최상위 3비트(25, 26, 27)는 도 9의 B에 도시된 바와 같이 "001"으로 고정된다. 이와 동시에, 카운터(62)는 클로 신호(CLK)의 펄스를 계수하기 위해 초기화된다. 마지막으로, 시간(t3)에서, 카운터(62)의 최상위 3비트(25, 26, 27)가 "101"(=26+28=320)에 도달하여, 비교기(64)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =320CLK)을 갖는다.
그리고, 선택 신호(SEL)이 하이이고, 스트로브 신호(STB)가 160 내지 191의 CLK를 갖는다고 가정한다. 이러한 경우에, 선택기(65)는 비교기(64)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(64)에 공급하는 9-비트 카운터로서 기능한다. 도 9의 A에 도시된 바와 같이, 시간(t1)에서, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 그리고, 시간(t2)에서, 스트로브 신호(STB)가 하강하면, 카운터(61)의 최상위 3비트(25, 26, 27)는 도 9의 B에 도시된 바와 같이 "101"로 고정된다. 이와 동시에, 카운터(62)는 클로 신호(CLK)의 펄스를 계수하기 위해 초기화된다. 마지막으로, 시간(t3)에서, 카운터(62)의 최상위 3비트(25, 26, 27)가 "011"(=27+28=384)에 도달하여, 비교기(64)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =384CLK)을 갖는다.
그리고, 선택 신호(SEL)이 하이이고, 스트로브 신호(STB)가 192 내지 223의 CLK를 갖는다고 가정한다. 이러한 경우에, 선택기(65)는 비교기(64)를 선택하므로, 9-비트 카운터(62)는 최상위 3비트를 비교기(64)에 공급하는 9-비트 카운터로서 기능한다. 도 9의 A에 도시된 바와 같이, 시간(t1)에서, 스트로브 신호(STB)가 상승하면, 바이어스 전환 신호(BIC)가 상승하도록 플립-플롭(66)이 설정된다. 그리고, 시간(t2)에서, 스트로브 신호(STB)가 하강하면, 카운터(61)의 최상위 3비트(25, 26,27)는 도 9의 B에 도시된 바와 같이 "011"로 고정된다. 이와 동시에, 카운터(62)는 클로 신호(CLK)의 펄스를 계수하기 위해 초기화된다. 마지막으로, 시간(t3)에서, 카운터(62)의 최상위 3비트(25, 26, 27)가 "111"(=26+27+28=448)에 도달하여, 비교기(64)의 출력 신호가 상승하고 플립-플롭(66)이 재설정된다. 따라서, 바이어스 전환 신호(BIC)는 스트로브 신호(STB)의 폭의 기간과 스트로브 신호(STB)의 폭에 의한 기간(T =448CLK)을 갖는다.
도 7에서, 스트로브 신호(STB)의 폭이 커질수록, 바이어스 전환 신호(BIC)의 소정의 기간도 길어진다. 또한, 바이어스 전환 신호(BIC)의 소정의 기간이 선택 신호(SEL)에 따라 변환된다.
도 7의 바이어스 전환 회로(6)의 변형예인 도 10에서, 선택기(67)가 도 7의 선택기(65) 및 비교기(64) 대신 제공된다. 즉, 선택 신호(SEL)이 로우이면, 선택기(67)는 카운터(62)의 최상위 비트(25, 26, 27)를 선택하며, 최상위 비트(25, 26, 27)는 비교기(63)에 공급된다. 따라서, 비교기(63)는 도 7의 비교기(63)로서 기능하고, 카운터(62)는 8-비트 카운터로서 기능한다. 한편, 선택 신호(SEL)이 하이이면, 선택기(67)는 카운터(62)의 최상위 비트(26, 27, 28)를 선택하며, 최상위 비트(26, 27, 28)는 비교기(63)에 공급된다. 따라서, 비교기(63)는 도 7의 비교기(64)로서 기능하고, 카운터(62)는 9-비트 카운터로서 기능한다.
본 발명에 따른 LCD 장치의 데이터선 드라이버의 제 2의 실시예를 도시하는 도 11에서, 도 6의 바이어스 전환 회로(6)가 도 4의 구성 소자에 부가된다. 도 11에서도, 바이어스 전환 회로(6)는 스트로브 신호(STB) 및 클록 신호(CLK)를 수신하여 바이어스 전환 신호(BIC)를 생성한다. 즉, 바이어스 전환 신호(BIC)는 내부에서 생성된다. 또한, 바이어스 전환 회로(6)는 선택 신호(SEL)를 수신하여 데이터선의 수 및/또는 LCD 패널의 저항 및 용량의 변동에 따라 하이 액세스 모드(고전력 소모 모드)의 소정의 기간을 변경한다. 선택 신호(SEL)가 로우 또는 하이로 설정되므로, 선택 신호(SEL)는 사용자에 의해 쉽게 설정될 수 있다.
상술한 실시예에서, 카운터(61)는 8-비트 카운터이고, 카운터(62)는 9-비트 카운터이다. 그러나, 카운터(61)는 m-비트(m은 2이상의 정수) 카운터가 될 수 있고, 카운터(62)는 (m+1)이상의 비트의 카운터가 될 수 있다. 이러한 경우에, 비교기(63(64))는 카운터(62)의 최상위 n비트와 카운터(62)의 n(n<m)비트를 비교한다. 또한, 카운터(62)는 도 12 및 도 13에 도시된 바와 같이 8-비트 카운터(62A) 및 9-비트 카운터(62B)에 의해 실제로 구성될 수 있다.
또한, 도 10에서, 선택기(67)는 카운터(62)로 채용될 수 있다. 즉,도 15에 도시된 바와 같이, 9-비트 카운터(62')는 9개의 플립-플롭에 의해 형성된 9-비트 카운터부에 접속된 도 10의 선택기(67)에 대응하는 선택기(67')를 포함한다. 이러한 경우에, 선택 신호(SEL)가 로우이면, 카운터(62')는 8-비트 카운터로서 기능하게 되고, 반면에, 선택 신호(SEL)가 하이이면, 카운터(62')는 9-비트 카운터로서 기능하게 된다. 또한, 도 15에서, 선택기(67')는 플립-플롭중 중간의 하나를 무시할 수 있다.
또한, 도 15에서, 카운터(62')는 10 이상 비트 카운터일 수 있다. 이러한 경우에, 선택 신호(SEL)가 로우이면, 카운터(62')는 8-비트 카운터로서 기능하게 되고, 반면에, 선택 신호(SEL)가 하이이면, 카운터(62')는 10 이상-비트 카운터로서 기능하게 된다.
또한, 본 발명은 LCD 장치용 데이터선 드라이버 이외의 용량성 부하를 구동하기 위한 드라이버에 적용될 수 있다.
또한, 본 발명은 선택 신호(SEL)를 수신하지 않는 바이어스 전환 회로(6)를 갖는 반도체 장치에 적용될 수 있다. 이러한 경우에, 도 14의 A 및 B에 도시된 바와 같이, 바이어스 전환 회로(6)는 카운터(61), 카운터(62A 또는 62B), 비교기(63) 및 플립-플롭(66)에 의해 구성된다. 카운터(62B)는 10이상-비트 카운터가 될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 바이어스 전환 신호는 제어 신호에 의해 내부에서 생성되므로, 사용자의 부담이 줄어들 수 있다.

Claims (16)

  1. 제어 신호(STB)에 따라 용량성 부하(D1)를 구동하기 위한 적어도 하나의 연산 증폭기(2A-1, 2B-1, 2-1);
    상기 제어 신호를 수신하여 상기 제어 신호의 폭에 의해 상기 제어 신호에 동기하는 바이어스 전환 신호(BIC)를 생성하기 위한 바이어스 전환 회로(6); 및
    상기 바이어스 전환 회로와 상기 연산 증폭기 사이에 접속되고, 상기 바이어스 전환 신호에 따라 상기 연산 증폭기를 통해 흐르는 바이어스 전류를 제어하기 위한 바이어스 회로(5)를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 바이어스 회로는 상기 바이어스 전환 신호가 제 1의 상태에 있을 때 상기 바이어스 전류를 하이 바이어스 모드가 되게 하고, 상기 바이어스 전환 신호가 제 2의 상태에 있을 때는 상기 바이어스 전류를 로우 바이어스 모드가 되게 하며,
    상기 바이어스 전환 회로는 상기 제어 신호의 폭에 따라 상기 바이어스 전환 신호의 상기 제 1의 상태의 기간을 변화시키는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제어 신호의 폭이 넓어질수록, 상기 제 1의 상태의 기간이 길어지는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 바이어스 전환 회로는.
    상기 제어 신호의 폭을 측정하기 위한 제 1의 카운터 회로(61);
    상기 제어 신호가 종료된 후의 기간을 측정하기 위한 제 2의 카운터 회로(62A);
    상기 제 1 및 제 2의 카운터 회로에 접속되고, 상기 제 2의 카운터 회로의 기간이 상기 제어 신호의 폭을 초과할 때 상기 제어 신호의 폭과 상기 제 2의 카운터 회로의 기간을 비교하여 출력 신호를 생성하기 위한 비교기 회로(63); 및
    상기 비교기 회로에 접속되고, 상기 제어 신호를 수신하여 상기 제어 신호의 시작 타이밍에 의해 개시되고 상기 비교기 회로의 출력 신호에 의해 종료되는 상기 바이어스 전환 신호를 생성하기 위한 바이어스 전환 신호 생성 회로(66)를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제 1의 카운터 회로는 제 1의 m(m은 2이상의 정수)-비트 카운터(61)를 포함하고,
    상기 제 2의 카운터 회로는 제 2의 m-비트 카운터(62A)를 포함하고,
    상기 비교기 회로는 상기 제 2의 m-비트 카운터의 최상위 n(n<m)비트와 상기 제 1의 m-비트 카운터의 최상위 n비트를 비교하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 바이어스 전환 회로는 상기 선택 신호에 따라 상기 바이어스 전환 신호를 변경하기 위해 선택 신호(SEL)를 더 수신하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 바이어스 전환 회로는,
    상기 제어 신호의 폭을 측정하기 위한 제 1의 카운터 회로(61);
    상기 제어 신호가 종료된 후의 기간을 측정하기 위한 제 2의 카운터 회로(62 및 67);
    상기 제 1 및 제 2의 카운터 회로에 접속되고, 상기 제 2의 카운터 회로의 기간이 상기 제어 신호의 폭을 초과할 때 상기 제어 신호의 폭과 상기 제 2의 카운터 회로의 기간을 비교하여 출력 신호를 생성하기 위한 비교기 회로(63 내지 65); 및
    상기 비교기 회로에 접속되고, 상기 제어 신호를 수신하여 상기 제어 신호의 시작 타이밍에 의해 개시되고 상기 비교기 회로의 출력 신호에 의해 종료되는 상기 바이어스 전환 신호를 생성하기 위한 바이어스 전환 신호 생성 회로(66)를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제 1의 카운터 회로는 m(m은 2이상의 정수)-비트 카운터(61)를 포함하고,
    상기 제 2의 카운터 회로는 (m+1)-비트 카운터(62)를 포함하고,
    상기 비교기 회로는,
    상기 m-비트 카운터의 최상위 n-비트와 최상위 비트를 제외한 상기 (m+1)-비트 카운터의 상위 n(n<m)-비트를 비교하기 위한 제 1의 비교기(63);
    상기 m-비트 카운터의 최상위 n-비트와 상기 (m+1)-비트 카운터의 최상위 n-비트를 비교하기 위한 제 2의 비교기(64); 및
    상기 제 1 및 제 2의 비교기와 상기 바이어스 전환 신호 생성 회로 사이에 접속되고, 상기 선택 신호에 따라 상기 제 1 및 제 2의 비교기중 하나를 선택하기 위한 선택기(65)를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 7항에 있어서,
    상기 제 1의 카운터 회로는 제 1의 m(m은 2이상의 정수)-비트 카운터(61)를 포함하고,
    상기 제 2의 카운터 회로는 제 2의 m-비트 카운터(62A)와 (m+1)-비트 카운터(62B)를 포함하고,
    상기 비교기 회로는,
    상기 제 1의 m-비트 카운터의 최상위 n-비트와 상기 제 2의 m-비트 카운터의 최상위 n(n<m)-비트를 비교하기 위한 제 1의 비교기(63);
    상기 제 1의 m-비트 카운터의 최상위 n-비트와 상기 (m+1)-비트 카운터의 최상위 n-비트를 비교하기 위한 제 2의 비교기(64); 및
    상기 제 1 및 제 2의 비교기와 상기 바이어스 전환 신호 생성 회로 사이에 접속되고, 상기 선택 신호에 따라 상기 제 1 및 제 2의 비교기 중 하나를 선택하기 위한 선택기(65)를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 7항에 있어서,
    상기 제 1의 카운터 회로는 m(m은 2이상의 정수)-비트 카운터(61)를 포함하고,
    상기 제 2의 카운터 회로는,
    (m+1)-비트 카운터(62); 및
    상기 (m+1)-비트 카운터에 접속되고, 상기 선택 신호에 따라 상기 (m+1)-비트 카운터의 최상위 n 비트 또는 최상위 비트를 제외한 상기 (m+1)-비트 카운터의 상위 n(n<m)-비트를 선택하기 위한 선택기(67)를 포함하고,
    상기 비교기 회로는 상기 m-비트 카운터의 최상위 n-비트와 상기 선택기의 출력 비트를 비교하기 위한 비교기(63)를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 7항에 있어서,
    상기 제 1의 카운터 회로는 제 1의 m(m은 2이상의 정수)-비트 카운터(61)를 포함하고,
    상기 제 2의 카운터 회로는,
    제 2의 m-비트 카운터(62A);
    (m+1)-비트 카운터(62B); 및
    상기 (m+1)-비트 카운터 및 상기 제 2의 m-비트 카운터에 접속되고, 상기 선택 신호에 따라 상기 (m+1)-비트 카운터의 최상위 n 비트 또는 상기 제 2의 m-비트 카운터의 최상위 n(n<m)-비트를 선택하기 위한 선택기(67)를 포함하고,
    상기 비교기 회로는 상기 m-비트 카운터의 최상위 n-비트와 상기 선택기의 출력 비트를 비교하기 위한 비교기(63)를 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 6항에 있어서,
    상기 바이어스 전환 회로는,
    상기 제어 신호의 폭을 측정하기 위한 m(m은 2이상의 정수)-비트 카운터 회로(61);
    상기 선택 신호의 제 1의 상태를 수신할 때는 m-비트 카운터로서 기능하고, 상기 선택 신호의 제 2의 상태를 수신할 때는 (m+1)이상-비트 카운터로서 기능하며, 상기 제어 신호가 종료된 후의 기간을 측정하기 위한 카운터 회로(62');
    상기 m-비트 카운터와 상기 카운터 회로에 접속되고, 상기 카운터 회로의 최상위 n-비트 와 상기 m-비트 카운터의 최상위 n(n<m)-비트를 비교하기 위한 비교기(63); 및
    상기 비교기에 접속되고, 상기 제어 신호를 수신하여 상기 제어 신호의 시작 타이밍에 의해 개시되고 상기 비교기의 출력 신호에 의해 종료되는 상기 바이어스 전환 신호를 생성하기 위한 바이어스 전환 신호 생성 회로(66)를 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 1항에 있어서,
    상기 반도체 장치는 액정 디스플레이 장치의 데이터선 드라이버이고,
    상기 제어 신호는 스트로브 신호이고,
    상기 용량성 부하는 데이터선인 것을 특징으로 하는 반도체 장치.
  14. 제어 신호(STB) 및 클록 신호(CLK)에 따라 용량성 부하(D1)를 구동하기 위한 적어도 하나의 연산 증폭기(2A-1, 2B-1, 2-1);
    상기 제어 신호와 클록 신호를 수신하여 바이어스 전환 신호(BIC)를 생성하기 위한 바이어스 전환 회로(6); 및
    상기 바이어스 전환 회로와 상기 연산 증폭기 사이에 접속되고, 상기 바이어스 전환 신호에 따라 상기 연산 증폭기를 통해 흐르는 바이어스 전류를 제어하기 위한 바이어스 회로(5)를 포함하고;
    상기 바이어스 전환 회로는,
    상기 제어 신호가 수신될 때 상기 클록 신호의 펄스를 계수하기 위한 m-비트 카운터(61);
    상기 제어 신호가 종료될 때 상기 클록 신호의 펄스를 계수하기 위한 m'(m'≥m)-비트 카운터(62A 및 62B);
    상기 m-비트 카운터와 상기 m'-비트 카운터에 접속되고, 상기 m'-비트 카운터의 출력 신호의 최상위 n-비트가 상기 m-비트 카운터의 출력 신호의 최상위 n-비트를 초과할 때 상기 m-비트 카운터의 출력 신호의 최상위 n-비트와 상기 m'-비트 카운터의 출력 신호의 최상위 n-비트를 비교하여 출력 신호를 생성하기 위한 n(n<m)-비트 비교기(63); 및
    상기 n-비트 비교기에 접속되고, 상기 제어 신호를 수신하여 상기 제어 신호의 시작 타이밍에 의해 개시되고 상기 비교기의 출력 신호에 의해 종료되는 상기 바이어스 전환 신호를 생성하기 위한 플립-플롭(66)을 포함하는 것을 특징으로 하는 반도체 장치.
  15. 액정 디스플레이 장치용 데이터 드라이버에 있어서,
    스트로브 신호(STB)에 따라 데이터선(D1)을 구동하기 위한 적어도 하나의 연산 증폭기(2A-1, 2B-1, 2-1);
    상기 스트로브 신호를 수신하여 상기 스트로브 신호의 폭에 의해 상기 스트로브 신호에 동기하는 바이어스 전환 신호(BIC)를 생성하기 위한 바이어스 전환 회로(6); 및
    상기 바이어스 전환 회로와 상기 연산 증폭기 사이에 접속되고, 상기 바이어스 전환 신호에 따라 상기 연산 증폭기를 통해 흐르는 바이어스 전류를 제어하기 위한 바이어스 회로(5)를 포함하는 것을 특징으로 하는 데이터 드라이버.
  16. 액정 디스플레이 장치용 데이터 드라이버에 있어서,
    스트로브 신호(STB)에 따라 데이터선(D1)을 구동하기 위한 적어도 하나의 연산 증폭기(2A-1, 2B-1, 2-1);
    상기 스트로브 신호 및 선택 신호(SEL)를 수신하여 상기 스트로브 신호와 상기 선택 신호의 폭에 의해 상기 스트로브 신호에 동기하는 바이어스 전환 신호(BIC)를 생성하기 위한 바이어스 전환 회로(6); 및
    상기 바이어스 전환 회로와 상기 연산 증폭기 사이에 접속되고, 상기 바이어스 전환 신호에 따라 상기 연산 증폭기를 통해 흐르는 바이어스 전류를 제어하기 위한 바이어스 회로(5)를 포함하는 것을 특징으로 하는 데이터 드라이버.
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