KR20030023585A - 표시장치 및 표시패널의 구동방법 - Google Patents

표시장치 및 표시패널의 구동방법 Download PDF

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Abstract

암 콘트라스트(dark contrast)를 향상시킬 수 있는 플라즈마 디스플레이패널을 제공한다. 단위발광영역은, 각 행전극쌍(X, Y)의 행전극 X, Y가 서로 대향하는 부분들 사이에서 방전이 행해지는 표시방전셀, 및 상기 표시방전셀에 병설되어, 행전극 Y와 또 다른 인접하는 행전극쌍(X, Y)의 행전극 X의 부분들 사이에서 방전이 행해지는 리세트 및 어드레스 방전셀로 구성된다. 상기 표시방전셀과 리세트 및 어드레스 방전셀은 서로 연통되어 있다. 리세트 및 어드레스 방전셀의 표시면측에 대향하는 부분에 광흡수층(18)이 형성되어 있다. 다른 양태에 의하면, 표시패널내의 단위발광영역은 제1 방전셀 및 광흡수층을 구비한 제2 방전셀을 포함한다. 표시화상을 담당하는 발광을 수반하는 유지방전을 상기 제1 방전셀에서 실시시키는 한편, 표시화상에는 관여하지 않은 발광을 수반하는 각종 제어방전을 상기 제2 방전셀에서 실시시킨다. 또 다른 양태에 의하면, 단위발광영역들은, 각 쌍의 제1 행전극 및 제2 행전극이 이전 쌍과 역순으로 배치되도록 전면 기판상에 교대로 형성된 복수의 제1 행전극 및 제2 행전극 각각과, 복수의 열전극 각각과의 교차점에 형성되어 있다.

Description

표시장치 및 표시패널의 구동방법{DISPLAY DEVICE AND METHOD OF DRIVING DISPLAY PANEL}
본 발명은, 표시패널을 사용한 표시장치, 상기 표시패널의 구조, 및 상기 표시패널의 구동방법에 관한 것이다.
최근, 대형 및 박형의 칼라표시패널로서 면방전방식 교류형 플라즈마 디스플레이 패널을 탑재한 플라즈마 디스플레이장치가 주목되고 있다.
도1∼도3은, 종래의 면방전방식 교류형 플라즈마 디스플레이 패널의 구성의 일부를 나타낸 도면이다.
플라즈마 디스플레이 패널(PDP)에는, 서로 평행하게 배치된 전면유리기판(1)과 배면유리기판(4) 사이의 각 화소에서 방전을 행하기 위한 구성이 형성되어 있다. 전면유리기판(1)의 표면이 표시면으로 된다. 전면유리기판(1)의 이면측에는, 길이 방향의 복수의 행전극쌍(X', Y'), 상기 행전극쌍(X', Y')을 피복하는 유전체층(2), 및 상기 유전체층(2)의 이면을 피복하는 MgO로 이루어지는 보호층(3)이 순차로 제공되고 있다. 각 행전극 X', Y'는, 각각, 폭이 넓은 ITO 등의 투명도전막으로 이루어지는 투명전극(Xa', Ya'); 및 투명 전극의 도전성을 보상하는 폭이 좁은 금속막으로 이루어지는 버스전극(Xb', Yb')으로 구성되어 있다. 행전극 X', Y'는 서로 방전갭(g')을 가로질러 대향하도록 표시화면의 수직방향으로 교대로 배치되어 있다. 각 행전극쌍 (X', Y')은, 매트릭스표시의 1표시라인(행)(L)을 포함한다. 배면유리기판(4)에는, 행전극쌍 (X', Y')와 직교하는 방향으로 배열된 복수의 열전극(D'); 및 이 열전극(D')들 사이에서 서로 평행하게 형성된 스트립(strip) 형상의 격벽(5); 및 이 격벽(5)의 측면과 열전극(D')을 피복하는 각각 적색(R), 녹색(G), 및 청색(B)의 형광재료에 의해 형성된 형광체층(6)이 제공되고 있다. 상기 보호층(3) 및 형광체층(6) 사이에는, 예컨대 5 vol %의 크세논을 포함하는 Ne-Xe 가스가 채워져 있는 방전공간(S')이 형성된다. 각 표시라인(L)에는, 열전극(D') 및 행전극쌍(X', Y')의 교차부에서 방전공간(S')을 격벽(5)에 의해 구획된, 단위발광영역으로서의 방전셀(C')이 형성되어 있다.
상기 면방전방식 교류형 PDP에 화상을 형성하기 위해서는, 중간조를 표시하기 위한 방법으로서, 1필드의 표시기간을, N 비트의 표시데이터의 각 비트자리수의무게에 대응하는 소정 횟수만큼 발광하는 N개의 서브필드로 분할하는, 소위, 서브필드법이 사용된다.
상기 서브필드법에 있어서, 1필드의 표시기간이 분할된 각 서브필드는, 도4에 나타낸 바와 같이, 동시리세트기간(Rc), 어드레스기간(Wc), 및 유지기간(Ic)에 의해 구성되어 있다. 동시리세트기간(Rc)에서는, 서로 쌍을 이루는 행전극(X1'∼Xn', Y1'∼Yn') 사이에 리세트펄스(RPx, RPy)가 동시에 인가되는 것에 의해, 모든 방전셀에 있어서 동시에 리세트방전이 행해지고, 이에 의해, 일단, 각 방전셀 내에 소정량의 벽전하가 형성된다. 다음 어드레스기간(Wc)에서는, 행전극쌍의 행전극(Y1'∼Yn')에, 순차, 주사펄스(SP)가 인가되면서, 열전극(D1'∼Dm')에, 각 표시라인마다 화상의 표시데이터에 대응한 표시데이터펄스(DP1∼DPn)가 인가되어, 어드레스방전(선택소거방전)이 행해진다. 이 때, 각 방전셀은, 화상의 표시데이터에 대응하여, 소거방전이 행해지지 않기 때문에 벽전하가 형성 및 유지되는 발광셀, 및 소거방전이 행해져서 벽전하가 소멸한 비발광셀로 분할된다. 다음 유지기간(Ic)에서는, 서로 쌍을 이루는 행전극(X1'∼Xn', Y1'∼Yn') 사이에 유지펄스(IPx,IPy)가 각 서브필드의 무게에 대응한 소정 횟수만큼 인가된다. 이에 의해, 벽전하가 잔류한 발광셀만이, 인가되는 유지펄스(IPx,IPy)의 수에 대응한 횟수만큼 유지방전을 반복한다. 상기 유지방전에 의해, 방전공간(S')에 봉입되어 있는 크세논 Xe에서 파장 147 nm의 진공자외선이 방사된다. 상기 진공자외선에 의해, 배면기판상에 형성되어 있는 적색(R), 녹색(G), 및 청색(B)의 형광체층이 여기하여가시광을 발생하는 것에 의해, 입력영상신호에 대응한 화상이 얻어진다.
PDP에서의 화상형성에 있어서는, 상기한 바와 같이, 어드레스방전이나 유지방전의 안정화를 위해 그 방전의 개시전에 리세트방전이 행해진다. 또한, 어드레스방전도 각 서브필드마다 행해진다. 종래의 PDP에서는, 이 리세트방전 및 어드레스방전이, 유지방전에 의해 화상형성을 위한 가시광을 발생시키는 방전셀(C') 내에서 행해진다.
따라서, 블랙 화상 등의 어두운 화상의 표시가 행해질 때에도, 리세트방전이나 어드레스방전에 의한 발광이 패널의 표시면에 나타나서 화면이 밝아지기 때문에, 일부 경우에 있어서 암 콘트라스트가 저하하게 된다.
본 발명은, 상기 문제점을 해결하기 위한 것으로, 암 콘트라스트를 향상시킬 수 있는 표시장치 및 표시패널의 구동방법을 제공하는 것을 목적으로 한다.
본 발명의 제1 양태에 의한 플라즈마 디스플레이패널은, 전면기판의 배면측에, 행방향으로 연장되고 열방향에 병설되어 각각 표시라인을 형성하는 복수의 행전극쌍; 상기 행전극쌍을 피복하는 유전체층; 및 배면기판의 전면기판과 방전공간을 통해 대향하는 측에, 열방향으로 연장되고 행방향에 병설되어, 상기 행전극쌍과 교차하는 위치에 있어서 상기 방전공간에 단위발광영역을 포함하는 복수의 열전극을 포함하고, 상기 단위발광영역이, 상기 각 행전극쌍을 구성하고 서로 대향하는 는 제1 행전극과 제2 행전극 사이에서 방전이 행해지는 제1 방전영역, 및 상기 제1 방전영역에 병설되어, 행전극쌍의 상기 제2 행전극 및 상기 제2 행전극과 인접하는다른 행전극쌍의 제1 열전극의 부분들 사이에서 방전이 행해지는 제2 방전영역을 포함하고, 상기 단위발광영역의 제1 방전영역과 제2 방전영역이 서로 연통되며, 상기 전면기판의 배면측의 제2 방전영역에 대향하는 부분에 광흡수층이 형성되어 있다.
본 발명의 제1 양태에 의한 플라즈마 디스플레이패널은, 단위발광영역이, 제1 방전영역과 제2 방전영역으로 구획되어 있기 때문에, 이 제2 방전영역 내에서, 화상형성을 위한 발광을 직접하지 않은 방전, 예컨대, 모든 단위발광영역에서 그 유전체층에 벽전하를 형성하거나, 유전체층의 벽전하를 소거하는 방전(리세트 방전), 및 단위발광영역의 유전체층에 형성된 벽전하를 선택적으로 소거하거나, 유전체층에 벽전하를 선택적으로 형성하는 방전(어드레스방전)을 행하게 할 수 있다.
특히, 제2 방전영역에 대향하는 부분에 있어서 대향하고 있는 각 행전극쌍의 일방의 제2 행전극 및 인접하는 행전극쌍의 타방의 제1 행전극 사이에 전압이 인가되는 것에 의해, 제2 방전영역내에서 리세트방전이 발생되고, 상기 리세트방전에 의해 생성된 하전(荷電)입자가, 제2 방전영역내에서 상기 제2 방전영역과 연통된 동일한 단위발광영역을 구성하고 있는 제1 방전영역내에 도입되어, 제1 방전영역에 대향하는 유전체층의 일부에 벽전하를 형성하거나, 또는, 유전체층에 형성된 벽전하를 소거한다.
또한, 제2 방전영역을 가로질러 대향하는 행전극쌍의 일방의 제2 행전극과 열전극 사이에 선택적으로 전압이 인가되는 것에 의해 제2 방전영역내에서 어드레스방전이 실시되고, 상기 어드레스 방전에 의해 생성된 하전(荷電)입자가, 제2 방전영역내에서 이 제2 방전영역과 연통된 동일한 단위발광영역을 구성하고 있는 제1 방전영역내에 도입되어, 제1 방전영역에 대향하는 유전체층의 일부에 형성된 벽전하의 선택적인 소거, 또는, 유전체층에 대한 벽전하의 선택적인 형성이 행해진다.
그리고, 제2 방전영역의 표시측의 면이 광흡수층에 의해 피복되기 때문에, 상기 제2 방전영역내에서 발생되는, 화상형성을 위한 발광을 직접 행하지 않은 방전에 의한 광이, 광흡수층에 의해 차단되어 전면기판의 표시면측에 누출되는 것이 방지된다.
이상과 같이, 본 발명의 제1 양태에 의하면, 단위발광영역에, 화상형성을 위한 발광을 행하는 방전(유지방전)이 실시되는 제1 방전영역, 및 상기 제1 방전영역과 분리되며, 제1 방전영역에 연통되면서 그 표시측의 면이 광흡수층에 의해 차광된 제2 방전영역이 형성되어, 제2 방전영역내에서 화상형성을 위한 발광을 직접 행하지 않은 방전을 행할 수 있기 때문에, 화상형성을 위한 발광을 직접 행하지 않은 방전에 의한 발광이 패널의 표시면측에서 차광되고, 이에 의해, 리세트방전이나 어드레스방전 등과 같은 화상형성을 위한 발광을 직접 행하지 않은 방전에 의해 화상면이 밝아지는 것이 방지되어, 플라즈마 디스플레이패널의 암 콘트라스트의 향상을 도모할 수 있게 된다.
본 발명의 다른 양태에 의한 표시장치는, 입력영상신호에 기초하여 각 화소마다의 화소데이터에 따라 상기 입력영상신호에 대응한 화상표시를 행하기 위해 제공된다. 상기 표시장치는, 방전공간을 가로질러 서로 대향배치된 전면기판 및 배면기판, 상기 전면기판의 내면에 제공되는 복수의 행전극쌍, 상기 배면기판의 내면에있어서 상기 행전극쌍에 교차하여 배열된 복수의 열전극, 및 상기 행전극쌍 및 상기 열전극의 각 교차부에 제1 방전셀 및 광흡수층이 제공되는 제2 방전셀을 포함하는 단위발광영역을 갖는 표시패널; 상기 행전극쌍 각각의 일방의 행전극에 순차, 주사펄스를 인가하면서 상기 주사펄스와 동일타이밍에서 상기 화소데이터에 대응한 화소데이터펄스를 1표시라인분씩 순차 상기 열전극 각각에 인가하여, 상기 제2 방전셀내에서 선택적으로 어드레스방전을 실시하는 것에 의해 상기 제1 방전셀을 점등셀상태 및 소등셀상태 중 어느 하나로 설정하는 어드레스수단; 및 상기 행전극쌍 각각에 유지펄스를 반복적으로 인가하여 상기 점등셀상태로 설정된 상기 제1 방전셀에서만 유지방전을 실시하는 유지수단을 포함한다.
본 발명에 의한 표시패널의 구동방법은, 방전공간을 가로질러 서로 대향배치된 전면기판 및 배면기판, 상기 전면기판의 내면에 제공되는 복수의 행전극쌍, 상기 배면기판의 내면에 있어서 상기 행전극쌍에 교차하여 배열된 복수의 열전극, 및 상기 행전극쌍 및 상기 열전극의 각 교차부에 제1 방전셀 및 광흡수층이 제공되는 제2 방전셀을 포함하는 단위발광영역을 갖는 표시패널을, 입력영상신호에 기초하여 각 화소마다의 화소데이터에 따라 구동하기 위해 제공된다. 상기 방법은, 상기 행전극쌍 각각의 일방의 행전극에 순차, 주사펄스를 인가하면서 상기 주사펄스와 동일타이밍에서 상기 화소데이터에 대응한 화소데이터펄스를 1표시라인분씩 순차 상기 열전극 각각에 인가하여, 상기 제2 방전셀내에서 선택적으로 어드레스방전을 실시하는 것에 의해 상기 제1 방전셀을 점등셀상태 및 소등셀상태 중 어느 하나로 설정하는 어드레스스테이지; 및 상기 행전극쌍 각각에 유지펄스를 반복적으로 인가하여 상기 점등셀상태로 설정된 상기 제1 방전셀에서만 유지방전을 실시하는 유지스테이지를 포함한다.
본 발명의 다른 양태에 의한 표시장치는, 입력영상신호에 기초하여 각 화소마다의 화소데이터에 따라 상기 입력영상신호에 대응한 화상표시를 행하기 위해 제공된다. 상기 표시장치는, 방전공간을 가로질러 대향배치된 전면기판 및 배면기판, 상기 전면기판상에 교대로 배열되고, 각 쌍이 이전 쌍과 역순으로 배치되어 있는 복수의 제1 행전극 및 제2 행전극, 상기 배면기판상에 배치되고 상기 제1 행전극 및 상기 제2 행전극에 교차하여 형성되는 복수의 열전극, 및 상기 제1 행전극 및 상기 제2 행전극과 상기 열전극과의 각 교차부에 제1 방전셀 및 광흡수층이 제공되고 있는 제2 방전셀을 갖는 단위발광영역이 형성되어 있는 표시패널; 상기 제2 행전극의 각각에 순차, 주사펄스를 인가하면서 상기 주사펄스와 동일타이밍에서 상기 화소데이터에 대응한 화소데이터펄스를 1표시라인분씩 순차 상기 열전극 각각에 인가하는 것에 의해, 상기 제2 방전셀내에서 선택적으로 어드레스방전을 실시하여 상기 제1 방전셀을 점등셀상태 및 소등셀상태 중 어느 하나로 설정하는 어드레스수단; 및 상기 제1 행전극 및 상기 제2 행전극 각각에 교대로 유지펄스를 반복적으로 인가하여 상기 점등셀상태로 설정된 상기 제1 방전셀에서만 유지방전을 실시시키는 유지수단을 포함한다.
본 발명에 의한 표시패널의 구동방법은, 입력영상신호에 기초하여 각 화소마다의 화소데이터에 따라 상기 입력영상신호에 대응한 화상표시를 행하는 표시장치에 있어서,
방전공간을 가로질러 대향배치된 전면기판 및 배면기판, 상기 전면기판상에 교대로 배열되고, 각 쌍이 이전 쌍과 역순으로 배치되어 있는 복수의 제1 행전극 및 제2 행전극, 상기 배면기판상에 배치되고 상기 제1 행전극 및 상기 제2 행전극에 교차하여 형성되는 복수의 열전극, 및 상기 제1 행전극 및 상기 제2 행전극과 상기 열전극과의 각 교차부에 제1 방전셀 및 광흡수층이 제공되고 있는 제2 방전셀을 갖는 단위발광영역이 형성되어 있는 표시패널을, 입력영상신호에 기초하여 각 화소마다의 화소데이터에 따라 구동하기 위해 제공된다. 상기 방법은, 상기 제2 행전극의 각각에 순차, 주사펄스를 인가하면서 상기 주사펄스와 동일타이밍에서 상기 화소데이터에 대응한 화소데이터펄스를 1표시라인분씩 순차 상기 열전극 각각에 인가하는 것에 의해, 상기 제2 방전셀내에서 선택적으로 어드레스방전을 실시하여 상기 제1 방전셀을 점등셀상태 및 소등셀상태 중 어느 하나로 설정하는 어드레스스테이지; 및 상기 제1 행전극 및 상기 제2 행전극 각각에 교대로 유지펄스를 반복적으로 인가하여 상기 점등셀상태로 설정된 상기 제1 방전셀에서만 유지방전을 실시시키는 유지스테이지를 포함한다.
도1은, 종래 면방전방식 교류형 플라즈마 표시패널의 구성의 일부를 도시한 도면이다.
도2는, 도1의 II-II선에 있어서의 단면도이다.
도3은 도1의 III-III선에 있어서의 단면도이다.
도4는 1서브필드의 플라즈마 표시패널에 인가된 각종 구동펄스, 및 상기 구동펄스가 인가되는 타이밍을 나타낸 도면이다.
도5는 본 발명에 의한 플라즈마 표시패널의 일 실시예를 개략적으로 나타낸 정면도이다.
도6은 도5의 VI-VI선에 있어서의 단면도이다.
도7은 도5의 VII-VII선에 있어서의 단면도이다.
도8은 도5의 VIII-VIII선에 있어서의 단면도이다.
도9는 도5의 IX-IX선에 있어서의 단면도이다.
도10은 상기 실시예에 있어서의 플라즈마 디스플레이패널의 구동장치의 개략구성을 나타낸 블록도이다.
도11은 본 발명에 의한 플라즈마 디스플레이패널의 구동방법의 일 실시예에있어서의 펄스출력 타이밍챠트의 일례를 나타낸 도면이다.
도12는 본 발명에 의한 플라즈마 디스플레이패널의 구동방법의 실시예에 있어서의 발광구동포맷의 일례를 나타낸 도면이다.
도13은 본 발명에 의한 플라즈마 디스플레이패널의 구동방법의 실시예에 있어서의 발광패턴을 나타낸 도면이다.
도14는 본 발명에 의한 표시장치로서의 플라즈마 디스플레이장치의 또 다른 구성을 나타낸 평면도이다.
도15는 도14에 도시된 플라즈마 디스플레이장치에 탑재되어 있는 PDP(50)를 그 표시면측에서 본 평면도이다.
도16은 도15에 도시된 XVI-XVI선에서의 단면을 나타낸 도면이다.
도17은 PDP(50)의 표시면의 대각선 위쪽 방향으로부터 PDP(50)를 바라본 도면이다.
도18은 선택기입 어드레스법을 채용하여 PDP(50)를 구동할 때의 발광구동시퀀스의 일례를 나타낸 도면이다.
도19는 도18에 나타낸 발광구동시퀀스에 따라 선두의 서브필드 SF1에 있어서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
도20은 도18에 나타낸 발광구동시퀀스에 따라 서브필드 SF2 이후의 각 서브필드에 있어서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
도21은 선택기입 어드레스법을 채용하여 PDP(50)를 구동할 때의 발광구동시퀀스의 또 다른 일례를 나타낸 도면이다.
도22는 선택기입 어드레스법을 채용하여 PDP(50)를 구동할 때의 발광구동시퀀스의 또 다른 일례를 나타낸 도면다.
도23은 선택소거어드레스법을 채용하여 PDP(50)를 구동할 때의 발광구동시퀀스의 일례를 나타낸 도이다.
도24는 도23에 나타낸 발광구동시퀀스에 따라 선두의 서브필드 SF1에 있어서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
도25는 도23에 나타낸 발광구동시퀀스에 따라 서브필드 SF2 이후의 각 서브필드에 있어서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
도26은 도18에 나타낸 발광구동시퀀스에 따라 선두의 서브필드 SF1에 있어서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍의 다른 일례를 나타낸 도면이다.
도27은 도18에 나타낸 발광구동시퀀스에 따라 서브필드 SF2 이후의 각 서브필드에 있어서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍의 다른 일례를 나타낸 도면이다.
도28은 도23에 나타낸 발광구동시퀀스에 따라 선두의 서브필드 SF1에 있어서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍의 또 다른 일례를 나타낸 도면이다.
도29는 도23에 나타낸 발광구동시퀀스에 따라 서브필드 SF2 이후의 각 서브필드에 있어서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍의 다른 일례를 나타낸 도면이다.
도30은 선택기입 어드레스법을 채용하여 PDP(50)를 (N+1) 계조구동할 때에 있어서의 각 필드내에서의 구동패턴의 일례를 나타낸 도면이다.
도31은 선택소거어드레스법을 채용하여 PDP(50)를 (N+1) 계조구동할 때에 있어서의 각 필드내에서의 구동패턴의 일례를 나타낸 도면이다.
도32는 PDP(50)을 2N계조구동할 때에 사용되는 발광구동시퀀스의 일례를 나타낸 도면이다.
도33은 본 발명에 의한 표시장치로서의 플라즈마 디스플레이장치의 또 다른 구성을 나타낸 도면이다.
도34는 도33에 도시된 플라즈마 디스플레이장치에 탑재되어 있는 PDP(50)를 전면유리기판측과 배면유리기판측으로 분리하여 그 내부를 나타낸 도면이다.
도35는 도34의 화살표방향에서의 PDP(50)의 단면을 나타낸 단면도이다.
도36은 PDP(50)의 표시면측에서 PDP(50)를 본 평면도이다.
도37은 선택기입 어드레스법을 채용하여 PDP(50)를 구동할 때의 발광구동시퀀스의 일례를 나타낸 도면이다.
도38은 도37에 나타낸 발광구동시퀀스에 따라 선두의 서브필드 SF1에 있어서 PDP(50)에 인가하는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
도39는 도37에 나타낸 발광구동시퀀스에 따라 서브필드 SF2 이후의 각 서브필드에 있어서 PDP(50)에 인가하는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
도40은 선택소거어드레스법을 채용하여 PDP(50)를 구동할 때의 발광구동시퀀스를 나타낸 도면이다.
도41은 도40에 나타낸 발광구동시퀀스에 따라 선두의 서브필드 SF1에 있어서 PDP(50)에 인가하는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
도42는 도40에 나타낸 발광구동시퀀스에 따라 서브필드 SF2 이후의 각 서브필드에 있어서 PDP(50)에 인가하는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
도43은 도37에 나타낸 발광구동시퀀스에 따라 선두의 서브필드 SF1에 있어서 PDP(50)에 인가하는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
도44는 도34의 화살표방향에서의 PDP(50)의 또 다른 단면도이다.
도5 내지 도9는, 본 발명에 의한 플라즈마 디스플레이 패널(이하, "PDP"라 함)의 실시예의 일례를 개략적으로 나타낸 도면이다. 도5는 상기 실시예에 있어서의 PDP의 셀구조의 일부를 나타낸 정면도이고, 도6은 도5의 VI-VI선에 있어서의 단면도이고, 도7은 도5의 VII-VII선에 있어서의 단면도이고, 도8은 도5의 VIII-VIII선에 있어서의 단면도이며, 도9는 도5의 IX-IX선에 있어서의 단면도면이다.
도5 내지 도9에 도시된 PDP에는, 표시면인 전면유리기판(10)의 배면에, 복수의 행전극쌍(X,Y)이, 전면유리기판(10)의 행방향(도5의 수평방향)으로 연장되도록 평행하게 배열되어 있다.
행전극 X는, T자 형상으로 형성된 ITO 등의 투명도전막으로 이루어지는 투명전극(Xa); 및 전면유리기판(10)의 행방향으로 연장되고 투명전극(Xa)의 폭이 작은 기단부에 접속된 금속막으로 이루어지는 흑색의 버스전극(Xb)에 의해 구성되어 있다.
유사하게, 행전극 Y는, T자 형상으로 형성된 ITO 등의 투명도전막으로 이루어지는 투명전극 Ya; 및 전면유리기판(10)의 행방향으로 연장되어 투명전극 Ya의 폭이 작은 기단부에 접속된 금속막으로 이루어지는 흑색의 버스전극(Yb)에 의해 구성되어 있다.
이 행전극 X, Y는, 전면유리기판(10)의 열방향(도5의 상하방향, 및 도6의 좌우방향)에 교대로 배열된다. 버스전극(Xb,Yb)을 따라 등간격으로 평행하게 배치된 각각의 투명전극(Xa,Ya)가, 서로 쌍으로 형성되는 상대의 행전극측으로 연장되어, 투명전극(Xa,Ya)의 폭이 넓은 첨단부(Xaf,Yaf)가, 각각 소정 폭의 제1 방전갭(g1)을 통해 서로 대향되어 있다.
상기 각 행전극쌍(X, Y)마다, 행방향으로 연장되는 표시라인(L)이 각각 구성된다.
전면유리기판(10)의 배면에는, 행전극쌍 (X,Y)을 피복하기 위해 유전체층(11)이 형성되어 있다. 상기 유전체층(11)의 배면측에는, 행전극 X의 버스전극 Xb와 대향하는 위치에, 유전체층(11)으로부터 배면측(도6 내지 도9에 있어서 아래쪽)을 향해서 돌출하는 제1 돌출 유전체층(11A)이, 버스전극(Xb,Yb)에 대하여 평행방향(행방향)으로 연장되도록 형성되어 있다.
또한, 유전체층(11)의 배면측에는, 행전극 X, Y의 버스전극(Xb,Yb)를 따라 각각 등간격으로 배치되어 서로 인접하는 투명전극(Xa, Ya)의 중간위치에 대향하는 부분에, 유전체층(11)로부터 배면측(도6 내지 도9에 있어서 아래쪽)을 향해서 돌출하는 제2 돌출 유전체층(11B)이, 버스전극(Xb,Yb)에 대하여 수직한 방향(열방향)으로 연장되도록 형성되어 있다.
상기 제2 돌출 유전체층(11B)에는, 도7에 도시된 바와 같이, 각각의 행전극쌍(X, Y)에 있어서의 버스전극(Xb,Yb) 사이의 부분에 대향하는 위치에, 그 양 단면이 제2 돌출 유전체층(11B)의 양 측면으로 개구하는 연통홈(11Ba)이 형성되어 있다.
그리고, 상기 유전체층(11), 제1 돌출 유전체층(11A), 및 제2 돌출 유전체층(11B)의 배면측은, MgO로 이루어지는 보호층(12)에 의해 피복되어 있다.
전면유리기판(10)과 방전공간을 통해 평행하게 배치된 배면유리기판(13)의 표시면상에는, 복수의 열전극(D)이, 각 행전극쌍(X, Y)의 서로 쌍으로 형성된 투명전극(Xa,Ya)에 각각 대향하는 위치에 있어서 버스전극(Xb,Yb)와 수직한 방향(열방향)으로 연장되도록, 서로 소정의 간격을 두고 평행하게 배열되어 있다.
상기 배면유리기판(13)의 표시측의 면상에는, 또한, 열전극(D)을 피복하는 백색의 열전극보호층(유전체층)(14)이 형성되고, 이 열전극보호층(14)상에, 하기와같은 형상의 격벽(15)이 형성되어 있다.
특히, 상기 격벽(15)은, 전면유리기판(10)의 표시면측으로부터 볼 때, 각 행전극 X의 버스전극 Xb 및 제1 돌출 유전체층(11A)과 대향하는 위치에 있어서 각각 행방향으로 연장되는 제1 횡벽(15A); 각 행전극 Y의 버스전극(Yb)과 대향하는 위치에 있어서 각각 행방향으로 연장되는 제2 횡벽(15B); 및 행전극 X, Y의 버스전극(Xb,Yb)을 따라 등간격으로 배치된 각 투명전극(Xa, Ya) 사이의 중간의 제2 돌출 유전체층(11B)과 대향하는 위치에 있어서 각각 열방향으로 연장되는 종벽(15C)을 포함하고, 거의 격자모양으로 형성되어 있다.
그리고, 제1 횡벽(15A) 및 종벽(15C)의 높이가, 제1 돌출 유전체층(11A) 및 제2 돌출 유전체층(11B)의 배면측을 피복하고 있는 보호층(12)과 열전극(D)을 피복하고 있는 열전극보호층(14) 사이의 간격과 같아지도록 설정되는 반면, 제2 횡벽(15B)은, 그 높이가 상기 제1 횡벽(15A) 및 종벽(15C)의 높이보다도 약간 작게 되도록 설정되어 있기 때문에, 제1 횡벽(15A)과 종벽(15C)의 전면(도6에 있어서 상측면)은 제1 돌출 유전체층(11A) 및 제2 돌출 유전체층(11B)을 피복하고 있는 보호층(12)의 배면측과 접촉하고 있는 반면, 제2 횡벽(15B)은 유전체층(11)을 피복하는 보호층(12)과 접속되어 있지 않고, 그 전면과 유전체층(11)을 피복하고 있는 보호층(12) 사이에, 도6에 도시된 바와 같이, 갭(r)이 각각 형성되어 있다.
상기 격벽(15)의 제1 횡벽(15A), 제2 횡벽(15B), 및 종벽(15C)에 의해, 전면유리기판(10)과 배면유리기판(13) 사이의 방전공간이, 각각 서로 대향되어 쌍으로 형성된 투명전극(Xa, Ya)에 대향하는 영역으로 구획되어, 표시방전셀(C1)이 형성된다. 또한, 제1 횡벽(15A)과 제2 횡벽(15B) 사이에 협지된 인접하는 행전극쌍 (X, Y)과 표리 관계에 위치하는 버스전극(Xb,Yb) 사이의 부분에 대향하는 방전공간이, 종벽(15C)에 의해 구획됨으로써, 각각, 표시방전셀(C1)과 열방향에 있어서 교대로 배치되는 리세트 및 어드레스 방전셀(C2)이 형성되어 있다.
그리고, 열방향에 있어서 제2 횡벽(15B)을 가로질러 인접하는 각각의 표시방전셀(C1)과 리세트 및 어드레스 방전셀(C2)은, 제2 횡벽(15B)의 전면과 돌출 유전체층(11A)을 피복하는 보호층(12) 사이에 형성된 갭(r)을 통해 서로 연통되고(도6 참조), 이에 의해, 제2 횡벽(15B)을 가로질러 열방향으로 인접하는 표시방전셀(C1)과 리세트 및 어드레스 방전셀(C2)이, 서로 쌍으로 형성되어 있다.
또한, 행방향에서의 인접하는 표시방전셀(C1)들 사이는, 제2 돌출 유전체층(11B)에 형성된 연통홈(11Ba)을 통해 서로 연통되어 있다(도8 참조).
행전극 X, Y의 투명전극(Xa, Ya)는, 각각, 그 후단부(Xar, Yar)가 버스전극(Xb,Yb)과의 접속부로부터 리세트 및 어드레스 방전셀(C2)에 대향하는 부분까지 연장되어 있다. 상기 투명전극(Xa, Ya)의 리세트 및 어드레스 방전셀(C2)상으로 연장되고 있는 후단부(Xar,Yar)는, 각각, 버스전극(Xb,Yb)과의 접속부분보다도 행방향의 폭이 넓게 형성되어 있다.
또한, 행전극 X의 후단부(Xar)는, 그 열방향의 폭이, 행전극 Y의 후단부(Yar)의 열방향의 폭보다도 커지도록 형성되어 있다.
그리고, 열방향에 있어서 서로 인접하는 행전극쌍(X, Y)의 서로 표리 관계에 위치하는 행전극 X, Y의 투명전극(Xa,Ya)의 후단부(Xar,Yar)가, 리세트 및 어드레스 방전셀(C2)에 대향하는 부분에 있어서, 제2 방전갭(g2)을 통해 서로 대향되어 있다.
각 표시방전셀(C1)의 방전공간을 향하는 격벽(15)의 제1 횡벽(15A), 제2 횡벽(15B), 및 종벽(15C)의 각 측면과 열전극보호층(14)의 표면에는, 이들 5개의 면들을 모두 피복하도록 형광체층(16)이 형성되어 있다. 상기 형광체층(16)의 색은, 각 표시방전셀(C1)마다 적색(R), 녹색(G), 청색(B)의 색이 행방향으로 순차 나란히 배치되어 있다.
배면유리기판(13)의 각 리세트 및 어드레스 방전셀(C2)에 대향하는 면상에는, 제2 횡벽(15B)보다도 높이가 낮고 배면유리기판(13)의 표시측의 면에서 어드레스 방전셀(C2)내로 돌출하는 돌기 립(rib)(17)이, 각각 정사각 섬모양으로 형성되어 있다.
상기 돌기 립(17)은, 투명전극(Xa, Ya)의 후단부(Xar,Yar) 사이의 방전갭(g2)에 대향하는 위치에 형성되어, 행전극 X의 후단부(Xar)의 열방향의 폭이 행전극 Y의 후단부(Yar)의 열방향의 폭보다도 커지도록 형성되어 있기 때문에, 도6에 도시된 바와 같이, 리세트 및 어드레스 방전셀(C2)의 중앙위치보다도 제2 횡벽(15B)측의 위치에 배치되어 있다.
상기 돌기 립(17)은, 각 리세트 및 어드레스 방전셀(C2)에 대향하는 열전극(D)의 일부와 이 열전극(D)을 피복하고 있는 열전극보호층(14)이 배면유리기판(13)으로부터 상승시키기 때문에, 리세트 및 어드레스 방전셀(C2)내로 각각 돌출된다. 따라서, 표시방전셀(C1)에 대향하고 있는 열전극(D)과 투명전극(Xa,Ya) 사이의 간격(s1)보다도, 리세트 및 어드레스 방전셀(C2)에 대향하고 있는 투명전극(Xa, Ya)의 후단부(Xar, Yar)와의 간격(s2)이 작다.
상기 돌기 립(17)은, 열전극보호층(14)과 동일한 유전재료에 의해 형성될 수 있고, 또는 배면유리기판(13)상에 샌드 블라스트(sand blast), 웨트 에칭 등에 의해 요철을 형성함으로써 생성될 수 있다.
전면유리기판(10)의 배면측에는, 리세트 및 어드레스 방전셀(C2)과 대향하는 부분의 유전체층(11), 투명전극(Xa, Ya)의 후단부(Xar, Yar), 버스전극(Xb,Yb)와의 사이에, 흑 또는 암갈색의 광흡수층(18)이 행방향을 따라 스트립 형태로 형성된다. 전면유리기판(10)의 표시면측에서 볼 때 상기 광흡수층(18)에 의해 리세트 및 어드레스 방전셀(C2)의 전면이 피복된다.
각 표시방전셀(C1) 및 리세트 및 어드레스 방전셀(C2)내에는, 방전가스가 봉입되어 있다.
도10은, PDP의 구동회로를 나타낸 개략적인 회로도이다.
도10에 있어서, 행전극 X중 패널면의 상부로부터 홀수번째의 행전극 X에 홀수 X전극 드라이버(XDo)가 접속되고, 짝수번째의 행전극 X에 짝수 X전극 드라이버(XDe)가 접속되며, 행전극 Y중 패널면의 상부로부터 홀수번째의 행전극 Y에 홀수 Y전극 드라이버(YDo)가 접속되고, 짝수번째의 행전극 Y에 짝수 Y전극 드라이버(YDe)가 접속되어 있다.
그리고, 열전극(D)에는, 어드레스 드라이버(AD)가 접속되어 있다.
다음, 도11에 도시된 펄스출력 타이밍챠트에 따라, 상기 PDP의 구동방법에관해 설명을 한다.
상기 도11은, 서브필드법에 있어서 1필드의 표시기간이 N개의 서브필드로 분할되었을 때의, 하나의 서브필드의 펄스출력 타이밍챠트를 나타낸다.
상기 서브필드 SF에서는, 방전기간이, 홀수번째의 행전극 Y에서의 홀수행 방전기간(Dodd), 짝수번째의 행전극 Y에 대한 짝수행 방전기간(Deven), 동시 프리밍 방전기간(P), 및 동시 유지 방전기간(I)으로 구성되어 있다.
그리고, 홀수행 방전기간(Dodd)은, 홀수라인 리세트기간(Rodd)과 홀수라인 프리밍기간(Podd), 및 홀수라인 어드레스기간(Wodd)로 구성되고, 짝수라인 방전기간(Deven)은, 짝수라인 리세트기간(Reven), 짝수라인 프리밍기간(Peven), 및 짝수라인 어드레스기간(Weven)으로 구성된다.
상기 서브필드 SF에서의 방전이 시작되면, 우선, 홀수행 방전기간(Dodd)의 홀수라인 리세트기간(Rodd)에서, 홀수 Y전극 드라이버(YDo)(도10 참조)에 의해 홀수열의 각 행전극(Yodd)에 리세트 펄스(RPy)가 동시에 인가되고, 짝수 X 전극드라이버(XDe)(도10 참조)에 의해 짝수열의 각 행전극 Xeven에 리세트펄스(RPx)가 동시에 인가된다.
이에 의해, 열방향에 있어서 서로 인접하는 행전극쌍(X, Y)의 서로 표리 관계에 위치하고 있는 행전극 X, Y중, 홀수열의 행전극 Y와 짝수열의 행전극 X 사이에서 리세트방전이 실시된다.
상기 리세트방전은, 도6 및 7에 있어서, 홀수열의 행전극 Y의 후단부(Yar)과 이에 대향하는 짝수열의 행전극 X의 후단부(Xar) 사이에서 행해지고, 이에 의해,상기 홀수열의 행전극 Y의 후단부(Yar)와 짝수열의 행전극 X의 후단부(Xar)에 대향하는 리세트 및 어드레스 방전셀(C2)내에 하전(荷電)입자가 생성된다.
그리고, 상기 리세트 및 어드레스 방전셀(C2)내에 발생한 하전(荷電)입자가, 제2 횡벽(15B)과 보호층(12) 사이의 갭(r)을 통해, 인접하는 표시방전셀(C1) 내에 도입되고, 이에 의해, 홀수열에 배열된 각 표시방전셀(C1)에 대향하는 유전체층(11)에 벽전하가 형성된다.
이어서, 홀수라인 프리밍기간(Podd)에서, 홀수열의 행전극 Y와 짝수열의 행전극 X에 각각 교대로 프리밍 펄스(PPy, PPx)가 인가되기 때문에, 리세트 및 어드레스 방전셀(C2)내에서 홀수열의 행전극 Y의 후단부(Yar)과 짝수열의 행전극 X의 후단부(Xar) 사이에 프리밍방전이 행해져서, 리세트 및 어드레스 방전셀(C2)내에 프리밍입자(불씨)가 생성된다.
상기 홀수라인 프리밍기간(Podd) 후, 홀수라인 어드레스기간(Wodd)에서는, 순차, 홀수열의 행전극(Yodd)에 주사펄스(SP)가 인가됨과 동시에, 열전극(D)에, 어드레스 드라이버(AD)에 의해 각 표시라인의 화상의 표시데이터에 대응한 표시데이터펄스(DPm)가 인가되어, 어드레스방전(선택소거방전)이 행해진다.
그리고, 상기 어드레스방전에 의해 리세트 및 어드레스 방전셀(C2)내에 생성된 하전(荷電)입자가, 제2 횡벽(15B)과 보호층(12) 사이의 빈틈(r)을 통해 인접하는 표시방전셀(C1)내에 도입되고, 이에 의해, 표시방전셀(C1)에 대향하는 유전체층(11)에 형성되어 있는 벽전하가 선택적으로 소거되어, 화상의 표시데이터에 대응하는 패널면의 홀수의 표시라인(L)상에, 발광셀(유전체층(11)에 벽전하가형성되어 있는 표시방전셀(C1))과 비발광셀(유전체층(11)의 벽전하가 소거된 표시방전셀(C1))이 분포된다.
또, 상기 홀수라인 어드레스기간(Wodd)에서 어드레스방전이 행해질 때, 홀수라인 어드레스기간(Wodd) 직전의 홀수라인 프리밍기간(Podd)에서 행해진 프리밍방전에 의해, 리세트 및 어드레스 방전셀(C2)내에 프리밍입자(불씨)가 생성되기 때문에, 홀수라인 어드레스기간(Wodd)에서의 어드레스방전의 안정도가 향상되고, 그 스캔속도가 고속화된다.
상기 홀수라인방전기간(Dodd) 후, 짝수라인방전기간(Deven)에서도, 동일하게, 리세트방전, 프리밍방전, 및 어드레스방전이 행해진다.
즉, 짝수라인 리세트기간(Reven)에서, 짝수 Y전극 드라이버(YDe)(도10 참조)에 의해 짝수열의 각 행전극(Yeven)에 리세트 펄스(RPy)가 동시에 인가되고, 홀수 X 전극드라이버(XDo)(도10 참조)에 의해 홀수열의 각 행전극(Xodd)에 리세트펄스(RPx)가 동시에 인가된다.
이에 의해, 열방향에 있어서 서로 인접하는 행전극쌍(X, Y)의 서로 표리 관계에 위치하고 있는 행전극 X, Y 중, 짝수열의 행전극 Y와 홀수열의 행전극 X 사이에서 리세트방전이 발생된다.
상기 리세트방전은, 짝수열의 행전극 Y의 후단부(Yar)과 이에 대향하는 홀수열의 행전극 X의 후단부(Xar) 사이에서 행해지고, 이에 의해, 이 짝수열의 행전극 Y의 후단부(Yar)과 홀수열의 행전극 X의 후단부(Xar)에 대향하는 리세트 및 어드레스 방전셀(C2)내에 하전(荷電)입자가 생성된다.
그리고, 상기 리세트 및 어드레스 방전셀(C2)내에 발생한 하전(荷電)입자가, 제2 횡벽(15B)과 보호층(12) 사이의 갭(r)을 통해, 인접하는 표시방전셀(C1)내에 도입되기 때문에, 짝수열에 배열된 각 표시방전셀(C1)에 대향하는 유전체층(11)에 벽전하가 형성된다.
이어서, 짝수라인 프리밍기간(Peven)에서, 짝수열의 행전극 Y와 홀수열의 행전극 X에 각각 교대로 프리밍 펄스(PPy, PPx)가 인가되기 때문에, 리세트 및 어드레스 방전셀(C2)내에서 짝수열의 행전극 Y의 후단부(Yar)과 홀수열의 행전극 X의 후단부(Xar) 사이에 프리밍방전이 행해져서, 리세트 및 어드레스 방전셀(C2)내에 프리밍입자(불씨)가 생성된다.
상기 짝수라인 프리밍기간(Peven) 후, 짝수라인 어드레스기간(Weven)에, 순차, 짝수열의 행전극(Yeven)에 주사펄스(SP)가 인가되고, 열전극(D)에, 어드레스 드라이버(AD)에 의해 각 표시라인의 화상의 표시데이터에 대응한 표시데이터펄스(DPn)가 인가되어, 어드레스방전(선택소거방전)이 행해진다.
그리고, 상기 어드레스방전에 의해 리세트 및 어드레스 방전셀(C2)내에 생성된 하전(荷電)입자가, 제2 횡벽(15B)과 보호층(12) 사이의 갭(r)을 통해 인접하는 표시방전셀(C1)내에 도입되고, 이에 의해, 표시방전셀(C1)에 대향하는 유전체층(11)에 형성되어 있는 벽전하가 선택적으로 소거되어, 표시하는 화상데이터에 대응하는 패널면의 짝수의 표시라인(L)상에, 발광셀(유전체층(11)에 벽전하가 형성되어 있는 표시방전셀(C1))과 비발광셀(유전체층(11)의 벽전하가 소거된 표시방전셀(C1))이 분포된다.
또, 홀수행 방전기간(Dodd)에서와 같이, 짝수라인 어드레스기간(Weven)에 어드레스방전이 행해질 때, 상기 짝수라인 어드레스기간 직전의 짝수라인 프리밍기간(Peven)에서 행해진 프리밍방전에 의해, 리세트 및 어드레스 방전셀(C2)내에 프리밍입자(불씨)가 생성되기 때문에, 짝수라인 어드레스기간(Weven)에서의 어드레스방전의 안정도가 향상되고, 그 스캔속도가 고속화된다.
상기 PDP에서는, 상기 리세트방전, 프리밍방전, 및 어드레스방전이 행해질 때, 이들 방전이 행해지는 리세트 및 어드레스 방전셀(C2)의 표시면측이, 광흡수층(18)에 의해 피복되기 때문에, 리세트 및 어드레스 방전셀(C2)내에서의 방전에 의한 광이 완전히 차광되어, 전면유리기판(10)의 표시면측에 누출되는 것이 방지되기 때문에, 흑표시의 때의 패널면의 휘도레벨이 대개 제로로 된다.
또, 상기에 있어서, 열방향에 있어서 제1 횡벽(15A)을 가로질러 인접하는 표시방전셀(C1) 및 행방향에 있어서 인접하는 다른 리세트 및 어드레스 방전셀(C2) 각각의 간격이, 제1 횡벽(15A)과 제1 돌출 유전체층(11A) 및 종벽(15C)과 제2 돌출 유전체층(11B)에 의해 폐쇄되기 때문에, 리세트 및 어드레스 방전셀(C2)내에서 실시되는 리세트방전 및 어드레스방전에 의해 생성되는 하전(荷電)입자가, 제2 횡벽(15B)을 가로질러 인접하는 표시방전셀(C1) 이외로 유출되지 않는다.
또한, 어드레스방전시, 돌기 립(17)에 의해, 열전극(D)과 행전극 Y의 후단부(Yar) 사이의 간격(s2)이 작아지기 때문에, 이 어드레스방전의 개시전압이 낮아진다. 또한, 행전극 X의 후단부(Xar)의 열방향의 폭이 행전극 Y의 후단부(Yar2)의 열방향의 폭보다도 커지도록 형성되어, 어드레스방전이 리세트 및어드레스 방전셀(C2)의 중앙위치보다도 제2 횡벽(15B)측의 위치에서 행해지기 때문에, 상기 어드레스방전에 의해 생성된 하전(荷電)입자가 갭(r)을 통해 인접하는 표시방전셀(C1) 내에 용이하게 도입된다.
상기 방법에 의해, 홀수 및 짝수의 표시라인(L)에 화상의 표시데이터에 대응한 발광셀과 비발광셀의 분포가 완료하면, 다음에, 동시 프리밍방전기간(P)에서, 홀수열의 행전극(Yodd), 짝수열의 행전극(Xeven), 짝수열의 행전극(Yeven), 및 홀수열의 행전극(Xodd)에, 각각 소정의 타이밍에서 프리밍 펄스 PPy, PPx가 인가되어, 각 리세트 및 어드레스 방전셀(C2)내에서 프리밍방전이 행해지고, 이 리세트 및 어드레스 방전셀(C2)에 프리밍입자(불씨)가 생성된다.
상기 프리밍입자는, 제2 횡벽(15B)을 통해 인접하고 있는 표시방전셀(C1)내에, 상기 제2 횡벽(15B)과 보호층(12) 사이의 갭(r)을 통해 도입된다.
그리고, 상기 동시프리밍 방전기간(P) 후, 동시유지방전기간(I)에서, 각 행전극쌍(X, Y)의 서로 쌍을 이루는 행전극 X, Y 사이에 유지펄스(IPX, IPY)가, 각각 서브필드의 무게에 대응한 횟수만큼 인가된다.
이에 의해, 유전체층(11)에 벽전하가 형성되어 있는 발광셀에 있어서, 유지 펄스(IPX, IPY)가 인가될 때마다 그 인가횟수에 대응하여 유지방전을 반복한다. 상기 유지방전에 의해 발생되는 자외선에 의해, 표시방전셀(C1)을 향하고 있는 적색(R), 녹색(G), 및 청색(B)의 각 형광체층(16)이 각각 여기되어 발광하기 때문에, 표시화상이 형성된다.
또, 상기 동시유지방전기간(I) 직전의 동시 프리밍방전기간(P)에서 행해지는 동시의 프리밍방전에 의해, 리세트 및 어드레스 방전셀(C2)내에 발생된 프리밍입자(불씨)가 표시방전셀(C1)내에 도입되기 때문에, 동시유지방전기간(I)에서의 유지방전의 안정도가 향상된다.
또한, 동시유지방전기간(I)에서, 제2 돌출 유전체층(11B)에 형성된 연통홈(11Ba)에 의해, 표시방전셀(C1)내에서 행해지는 유지방전에 의해 발생하는 프리밍입자(불씨)가 상기 연통홈(11Ba)을 통해 행방향에 인접하고 있는 다른 표시방전셀(C1) 내에 도입되는 것에 의해, 소위, 프리밍효과가 확보된다.
상기와 같은 서브필드법에 의한 PDP의 구동에 있어서는, 클리어 구동법을 더 적용할 수 있다.
상기 클리어 구동법이란, 1필드로부터 분할된 복수(여기서는, N개)의 서브필드 중, 선두의 서브필드에서만 리세트방전을 행하고, 이어서, 화상의 표시데이터에 대응하여 어드레스방전을 행한 후, 선택소거 어드레스법(어드레스방전에 의해 벽전하를 소거함으로써 화상데이터의 기입을 행하는 방법)에 있어서는 선두의 서브필드로부터 순차로, 또는, 선택기입 어드레스법(어드레스방전에 의해 벽전하를 형성함으로써 화상데이터의 기입을 행하는 방법)에 있어서는 최후미의 서브필드로부터 순차로 유지방전을 행하여, 방전셀을 발광시킴으로써, N+1 계조의 화상표시를 행하는 PDP의 구동방법을 말한다.
도12는, 상기 실시예의 PDP의 서브필드법에 의한 PDP의 구동에, 클리어 구동법을 적용한 경우의 발광구동포맷을 도시한 도면이다. 도13은, 상기 도12의 구동법에 있어서의 발광패턴을 나타낸 도면이다.
도12 및 도13은, 선택소거어드레스법에 있어서의 발광구동포맷과 발광패턴을 도시한다. 도12에 있어서, 선두의 서브필드 SF1에만 홀수라인 리세트기간(Rodd)과 짝수라인 리세트기간(Reven)이 설정된다.
서브필드 SF2에는, 홀수라인 프리밍기간(Podd)과 짝수라인 프리밍기간 (Peven)이 설정되어 있다.
그리고, 동시유지방전기간(I)에서의 유지방전은, 각각의 서브필드에 있어서, 홀수라인 어드레스기간(Wodd) 및 짝수라인 어드레스기간(Weven)에서의 어드레스방전(선택소거방전) 후, 선두의 서브필드 SF1에서 순차로 행해진다.
상기 홀수라인 어드레스기간(Wodd) 및 짝수라인 어드레스기간(Weven)에서의 어드레스방전은, 화상데이터에 대응하는 서브필드 SF에서 실시되어, 상기 어드레스방전이 행해진 리세트 및 어드레스 방전셀(C2)과 인접하는 표시방전셀(C1)(도5 및 도6 참조)의 벽전하가 소거(소등)된다.
상기 어드레스방전이 행해지는 서브필드는, 도13에 있어서 검은색 원으로 표시된다.
또, 선두 서브필드로부터 상기 어드레스방전이 행해지는 서브필드까지의 선행하는 서브필드에 있어서는, 상기 도13의 흰색 원으로 표시된 바와 같이, 표시방전셀(C1)에 벽전하가 형성되어 있는 (점등)상태가 유지된다.
도12에 있어서, 1필드의 최후미의 서브필드 SFN의 최후에, 전면소거방전(E)이 행해진다.
상기 클리어 구동법을 본 발명에 의한 PDP의 구동에 적용함으로써, 1필드의 화상표시기간에 있어서의 리세트방전의 횟수가 감소되기 때문에, PDP의 저소비전력화를 달성하는 것이 가능하게 된다.
상기에 있어서는, PDP에서의 화상형성을 선택소거어드레스법에 의해 행하는 경우에 관해 주로 설명하였지만, 화상형성을 선택기입 어드레스법에 의해 행하는 경우도 동일하다.
또, 상기 실시예의 PDP는, 리세트 및 어드레스 방전셀(C2)내의 행전극 Y의 후단부(Yar)와 열전극(D) 사이에, 비유전율(比誘電率)이 50 이상(50∼250)인 높은 ε재료로 형성된 유전층으로 형성될 수 있다.
상기 경우에는, 행전극 Y의 후단부(Yar)과 열전극(D) 사이에서 행해지는 어드레스방전이, 유전층의 높은 ε재료를 통해 실시되어, 행전극 Y의 후단부(Yar)과 열전극(D) 사이의 외관상 방전거리가 짧게 되기 때문에, 어드레스방전의 개시전압을 작게 할 수 있다.
상기 유전층을 형성하는 높은 ε재료로서는, 예컨대, SrTiO3등이 있다.
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
도14는, 본 발명에 의한 표시장치로서의 플라즈마 디스플레이장치의 또 다른 구성을 나타낸 도면이다.
도14에 나타낸 바와 같이, 상기 플라즈마 디스플레이장치는, 플라즈마 디스플레이 패널로서의 PDP(50); 홀수 X전극 드라이버(51); 짝수 X전극 드라이버(52); 홀수 Y 전극 드라이버(53); 짝수 Y전극 드라이버(54); 어드레스드라이버(55); 및구동제어회로(56)를 포함한다.
PDP(50)에는, 표시화면에 있어서의 수직방향으로 각각 연장하고 있는 스트립 형상의 열전극(D1∼Dm)이 형성되어 있다. 또한, PDP(50)에는, 표시화면에 있어서의 수평방향으로 각각 연장하고 있는 스트립 형상의 행전극(X0, X1∼Xn) 및 행전극(Y1∼Yn)이 형성되어 있다. 행전극 쌍들, 즉 행전극쌍(X1, Y1)∼행전극쌍(Xn, Yn) 각각이 PDP(50)에 있어서의 제1 표시라인∼제n 표시라인을 포함한다. 각 표시라인과 열전극(D1∼Dm) 각각의 각 교차부에 단위발광영역, 즉 화소를 수반하는 화소셀(PC)이 형성되어 있다. 즉, PDP(50)에는, 도14에 나타낸 바와 같이 화소셀(PC1,1∼PCn,m)이 매트릭스 형태로 배열되어 있다. 또한, 행전극(XO)은, 제1 표시라인에 속하는 화소셀(PC1,1∼PCn,m) 각각에 포함된다.
도15∼도17은, PDP(50)의 내부구조의 일부를 발췌하여 나타낸 도면이다. 도16에 나타낸 바와 같이, 상기 PDP(50)는, 서로 평행하게 배치된 전면유리기판(10)과 배면유리기판(13) 사이의 각 화소에서 방전을 실시시키기 위한 상기 열전극(D)과, 행전극 X, Y를 포함하는 각종 구성으로 형성되어 있다. 전면유리기판(10)의 표면이 표시면으로 되고, 그 이면측에, 복수의 길이 방향의 행전극쌍(X, Y)이 표시화면에 있어서의 수평방향(도14의 좌우방향)으로 각각 평행하게 배열되어 있다.
행전극 X는, T자 형상으로 형성된 ITO 등의 투명도전막으로 이루어지는 투명전극(Xa); 및 금속막으로 이루어지는 흑색의 버스전극 Xb로 구성되어 있다. 버스전극 Xb는, 표시화면에 있어서의 수평방향으로 연장한 스트립 형상의 전극이다. 투명전극(Xa)의 좁은 기단부가 표시화면에 있어서의 수직방향으로 연장하고 버스전극(Xb)에 접속되어 있다. 투명전극(Xa)는, 버스전극(Xb) 상의 각 열전극(D)에 대응한 위치에 접속되어 있다. 즉, 투명전극(Xa)는 스트립 형상의 버스전극(Xb) 상의 각 열전극(D)에 대응한 위치로부터, 쌍으로 형성된 행전극 Y측을 향하여 돌기한 돌기전극단이다. 행전극 Y도 유사하게, T자 형상으로 형성된 ITO 등의 투명전극막으로 이루어지는 투명전극 Ya; 및 금속막으로 이루어지는 흑색의 버스전극(Yb)으로 구성되어 있다. 버스전극(Yb)은, 표시화면에 있어서의 수평방향으로 연장한 스트립 형상의 전극이다. 투명전극(Ya)에서의 좁은 기단부가 표시화면에 있어서의 수직방향으로 연장하고 버스전극(Yb)에 접속되어 있다. 투명전극(Ya)은, 버스전극(Yb) 상의 각 열전극(D)에 대응한 위치에 접속되어 있다. 즉, 투명전극 Ya는 스트립 형상의 버스전극(Yb) 상의 각 열전극(D)에 대응한 위치로부터, 쌍으로 형성된 행전극 X측을 향하여 돌기한 돌기전극단이다. 행전극 X, Y는, 전면유리기판(10)의 수직방향(도15의 상하방향 및 도16의 좌우방향)에 있어서 교대로 배열되어 있다. 버스전극(Xb,Yb)에 따라 등간격으로 병렬된 각각의 투명전극(Xa,Ya)이, 서로 쌍으로 형성된 상대의 행전극 측으로 연장하고 있다. 이들 투명전극(Xa,Ya) 각각에 있어서의 폭이 넓은 첨단부가, 서로 소정폭의 방전갭(g)을 통해 대향 배치되어 있다.
전면유리기판(10)의 이면에는, 도16에 나타낸 바와 같이, 행전극쌍(X, Y)을피복하도록 유전체층(11)이 형성되어 있다. 유전체층(11)의 표면에서의, 제어방전셀(C2)(후술함) 각각에 대응한 위치에, 유전체층(11)으로부터 배면측을 향하여 돌출한 돌출 유전체층(12)이 형성되어 있다. 돌출 유전체층(12)은, 흑색 또는 암색의 안료를 포함한 광흡수층으로 이루어지고, 버스전극(Xb,Yb)에 대하여 평행방향으로 연장하고 있다. 돌출 유전체층(12)의 표면 및 돌출 유전체층(12)이 형성되어 있지 않은 유전체층(11)의 표면은, MgO로 이루어지는 도시하지 않은 보호층에 의해 피복되어 있다. 전면유리기판(10)과 방전공간을 통해 평행하게 배치된 배면유리기판(13)에는, 도16에 나타낸 바와 같이, 돌기 립(17)이 돌출 유전체층(12)과 대향하는 위치에 형성되어 있다. 돌기 립(17)은 표시화면에 있어서의 수평방향으로 연장하고 있다. 또한, 배면유리기판(13)상에는, 각각, 버스전극(Xb,Yb)과 직교하는 방향(수직방향)으로 연장하고 있는 복수의 열전극(D)이, 서로 소정의 간격을 두고 평행하게 배열되어 있다. 각 열전극(D)은, 도17에 나타낸 바와 같이, 투명전극(Xa,Ya)에 대향한 배면유리기판(13)상의 위치에 형성되어 있다. 배면유리기판(13)상에는, 열전극(D)을 피복하는 백색의 열전극보호층(유전체층)(14)이 더 형성되어 있다. 열전극보호층(14)상에는, 제1 횡벽(15A), 제2 횡벽(15B) 및 종벽(15C)으로 이루어지는 격벽(15)이 형성되어 있다. 제1 횡벽(15A)은, 전면유리기판(10)측에서 볼 때, 각 행전극 X의 버스전극(Xb)과 쌍을 형성하는 버스전극(Yb)측의 측부를 따라 각각 수평방향으로 연장하여 형성되어 있다. 제2 횡벽(15B)은, 각 행전극 Y의 버스전극(Yb)과 쌍을 형성하는 버스전극(Xb)측의 측부를 따라 각각 제1 횡벽(15A)과 소정의 간격을 두고 평행하게 연장하여 형성되어 있다.종벽(15C)은, 버스전극(Xb,Yb)에 따라 등간격으로 배치된 각 투명전극(Xa,Ya) 사이의 위치에 있어서 각각 수직방향으로 연장하여 형성되어 있다.
제1 횡벽(15A) 및 종벽(15C)의 높이는, 돌출 유전체층(12)의 배면측을 피복하고 있는 보호층과 열전극(D)을 피복하고 있는 열전극보호층(14) 사이의 간격과 동일하게 설정된다. 즉, 제1 횡벽(15A) 및 종벽(15C)은 돌출 유전체층(12)을 피복하고 있는 보호층의 배면측과 접촉한다. 한편, 제2 횡벽(15B)은, 그 높이가 제1 횡벽(15A) 및 종벽(15C)의 높이보다도 간신히 낮다. 즉, 제2 횡벽(15B)은 돌출 유전체층(12)을 피복하고 있는 보호층과는 접촉하지 않기 때문에, 제2 횡벽(15B)과 돌출 유전체층(12)을 피복하고 있는 보호층과의 사이에는, 도16에 나타낸 바와 같이 갭(r)이 존재한다.
도15에 도시된 바와 같이, 제1 횡벽(15A) 및 종벽(15C)에 의해 둘러싸인 영역이 화소를 수반하는 화소셀(PC)로 된다. 화소셀(PC)은, 제2 횡벽(15B)에 의해 표시방전셀(C1) 및 제어방전셀(C2)로 구분된다. 표시방전셀(C1) 및 제어방전셀(C2) 각각에는 방전가스가 봉입되어 있고, 양자는 상기 갭(r)을 통해 서로 연통되어 있다.
표시방전셀(C1)은, 서로 대향하는 한 쌍의 투명전극(Xa,Ya)을 포함한다. 즉, 표시방전셀(C1)내에는, 그 화소셀(PC)이 속하는 표시라인에 대응한 행전극쌍(X, Y)에 있어서의 행전극 X의 투명전극(Xa), 및 행전극 Y의 투명전극(Ya)이 서로 방전갭(g)을 통해 대향하여 형성되어 있다. 예컨대, 제2 표시라인에 속하는 화소셀(PC2,1∼PC2,m) 각각의 표시방전셀(C1)내에는, 행전극 X2의 투명전극(Xa)와, 행전극 Y2의 투명전극 Ya가 형성되어 있다.
한편, 제어방전셀(C2)은, 돌기 립(17), 버스전극(Xb,Yb), 및 돌출 유전체층(12)을 포함하고 있다. 제어방전셀(C2)내에 형성되어 있는 버스전극(Yb)은, 상기 화소셀(PC)이 속하는 표시라인에 대응한 행전극쌍(X, Y)에 있어서의 행전극 Y의 버스전극이다. 제어방전셀(C2)내에 형성되어 있는 버스전극 Xb는, 상기 화소셀(PC)이 속하는 표시라인의 상단측에 인접한 표시라인을 수반하는 행전극 X의 버스전극이다. 예컨대, 제2 표시라인에 속하는 화소셀(PC2,1∼PC2,m) 각각의 제어방전셀(C2)내에는, 이 제2 표시라인에 대응한 행전극 Y2의 버스전극(Yb), 및 제2 표시라인의 상단측에 인접하고 있는 제1 표시라인에 대응한 행전극 Y1의 버스전극(Xb)이 형성되어 있다. 제1 표시라인의 상단에는 표시라인이 존재하지 않는다. 따라서, PDP(50)에 있어서는, 제1 표시라인을 수반하는 행전극(Y1)의 상단측의 인접한 위치에 행전극(X0)을 제공하고 있다. 즉, 제1 표시라인에 속하는 화소셀(PC1,1∼PC1,m) 각각의 제어방전셀(C2)내에는, 제1 표시라인에 대응한 행전극 Y1의 버스전극(Yb), 및 행전극(X0)의 버스전극(Xb)이 형성되어 있다.
각 표시방전셀(C1)의 방전공간을 향하는 제1 횡벽(15A), 제2 횡벽(15B) 및 종벽(15C)의 각 측면과 열전극보호층(14)의 표면에는, 이들 5개의 면을 피복하도록 형광체층(16)이 형성되어 있다. 형광체층(16)으로서는, 적색에서 발광하는 적색형광층, 녹색에서 발광하는 녹색형광층, 및 청색에서 발광하는 청색형광층의 3계통이있고, 각 화소셀(PC)마다 그 할당이 결정되어 있다. 또한, 제어방전셀(C2)내에는, 이러한 형광체층은 형성되어 있지 않다.
배면유리기판(13)상에 있어서, 각 제어방전셀(C2)에 대응한 위치에는, 표시화면에 있어서의 수평방향을 따라 스트립 형상으로 연장하고 있는 돌기 립(17)이 형성되어 있다. 돌기 립(17)은, 제2 횡벽(15B)보다도 높이가 낮다. 돌기 립(17)에 의해, 각 제어방전셀(C2)내에서는, 도16에 나타낸 바와 같이 열전극(D) 및 열전극보호층(14)이 배면유리기판(13)으로부터 상승한다. 따라서, 표시방전셀(C1)에 대응한 위치에 형성되어 있는 열전극(D)과 투명전극(Xa)(Ya) 사이의 간격(s1)보다도, 제어방전셀(C2)에 대응한 위치에 형성되어 있는 열전극(D)과 버스전극(Xb)(Yb) 사이의 간격(s2)이 작게 된다. 돌기 립(17)은, 열전극보호층(14)과 동일한 유전재료에 의해 형성될 수도 있고, 또는 배면유리기판(13)상에 샌드 블라스트, 웨트 에칭법 등과 같은 방법에 의해 요철을 형성함으로써 형성될 수도 있다.
이상과 같이, PDP(50)에는, 각각이, 전면유리기판(10) 및 배면유리기판(13) 사이에 형성되어 있는 격벽(15)(제1 횡벽(15A) 및 종벽(15C))에 의해 밀봉된 화소셀(PC1,1∼PCn,m)이 매트릭스 형태로 형성되어 있다. 이 때, 각 화소셀(PC)은, 서로 그 방전공간이 연통하는 표시방전셀(C1) 및 제어방전셀(C2)로 이루어지고, 행전극(X0, X1∼Xn), 행전극(Y1∼Yn), 및 열전극(D1∼Dm)을 통해 이하와 같이 구동된다.
홀수 X전극 드라이버(51)는, 구동제어회로(56)로부터 공급된 타이밍신호에응답하여, PDP(50)의 홀수번째의 행전극 X, 즉 행전극(X1, X3, X5, ..., Xn-3, Xn-1) 각각에, 각종 구동펄스(후술함)를 인가한다. 짝수 X전극 드라이버(52)는, 구동제어회로(56)로부터 공급된 타이밍신호에 응답하여, PDP(50)의 짝수번째의 행전극 X, 즉 행전극(X0, X2, X4, ...., Xn-2, Xn) 각각에 각종 구동펄스(후술함)를 인가한다. 홀수 Y전극 드라이버(53)는, 구동제어회로(56)로부터 공급된 타이밍신호에 응답하여, PDP(50)의 홀수번째의 행전극 Y, 즉 행전극(Y1, Y3, Y5, ...., Yn-3, Yn-1) 각각에 각종 구동펄스(후술함)를 인가한다. 짝수 Y전극 드라이버(54)는, 구동제어회로(56)로부터 공급된 타이밍신호에 응답하여, PDP(50)의 짝수번째의 행전극 Y, 즉 행전극(Y2, Y4,.... , Yn-2, Yn) 각각에 각종 구동펄스(후술함)를 인가한다. 어드레스드라이버(55)는, 구동제어회로(56)로부터 공급된 타이밍신호에 응답하여, PDP(50)의 열전극(D1∼Dm)에 각종 구동펄스(후술함)를 인가한다.
구동제어회로(56)는, 영상신호에 있어서의 각 필드(프레임)를 N개의 서브필드 SF1∼SF(N) 각각으로 분할하여 구동하는, 소위 서브필드(서브프레임)법에 기초하여 PDP(50)를 구동제어한다. 구동제어회로(56)는, 우선, 입력영상신호를 각 화소마다 휘도레벨을 나타내는 화소데이터로 변환한다. 다음, 상기 화소데이터를, 각 서브필드 SF1∼SF(N)마다 발광시키는 지 아닌 지를 지정하는 화소구동 데이터비트군 DB1∼DB(N)으로 변환하여 어드레스드라이버(55)에 공급한다.
또한, 구동제어회로(56)는, 도18에 나타낸 바와 같이 발광구동시퀀스에 따라 PDP(50)를 구동제어하는 각종 타이밍신호를 발생하여, 홀수 X전극 드라이버(51),짝수 X전극 드라이버(52), 홀수 Y전극 드라이버(53) 및 짝수 Y전극 드라이버(54)에 공급한다.
도18에 나타낸 발광구동시퀀스에서는, 선두의 서브필드 SF1에 있어서, 홀수행 리세트 스테이지(RODD), 홀수행 어드레스 스테이지(WODD), 짝수행 리세트 스테이지(REVE), 짝수행 어드레스 스테이지(WEVE), 프리밍스테이지(P), 유지 스테이지(I), 및 소거스테이지(E)가 순차 실행된다. 또한, 서브필드SF2∼SF(N)의 각각에서는, 홀수행 어드레스 스테이지(WODD), 짝수행 어드레스 스테이지(WEVE), 프리밍스테이지(P), 유지 스테이지(I), 및 소거스테이지(E)가 순차 실행된다.
도19는, 선두의 서브필드 SF1내에서 상기 홀수 X전극 드라이버(51),짝수 X전극 드라이버(52), 홀수 Y전극 드라이버(53), 짝수 Y전극 드라이버(54) 및 어드레스드라이버(55) 각각이 PDP(50)에 인가하는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다. 도20은, 서브필드 SF2∼SF(N)의 각각에서 상기 홀수 X전극 드라이버(51), 짝수 X전극 드라이버(52), 홀수 Y전극 드라이버(53), 짝수 Y전극 드라이버(54) 및 어드레스드라이버(55) 각각이 PDP(50)에 인가하는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다. 우선, 서브필드 SF1의 홀수행 리세트 스테이지(RODD)에서는, 짝수 X전극 드라이버(52)가 도19에 나타낸 바와 같은 파형을 갖는 부전압의 리세트펄스(RPX)를 발생하여, 짝수의 행전극(X0, X2, X4, ...., Xn-2, Xn) 각각에 동시에 인가한다. 리세트펄스(RPx)의 인가후, 짝수 X전극 드라이버(52)는, 도19에 나타낸 바와 같이 일정고전압을 계속 인가한다. 상기 리세트펄스(RPx)의 인가와 동시에, 홀수 Y전극 드라이버(53)는, 도19에 나타낸 바와 같은 파형을 갖는 정(Positive)전압의 리세트펄스(RPY)를 PDP(50)의 홀수의 행전극(Y1, Y3, Y5, ...., Yn-3, Yn-1) 각각에 동시에 인가한다. 리세트펄스(RPX, RPY) 각각의 상승구간 및 하강구간에서의 레벨추이는, 후술하는 유지펄스(IP)의 상승구간 및 하강구간에서의 레벨추이보다도 느리다. 또한, 리세트펄스 (RPY)의 하강구간에서의 레벨추이는, 리세트펄스(RPX)의 상승구간에서의 레벨추이보다도 느리다. 리세트펄스(RPX, RPY)의 인가에 따라, 홀수표시라인에 속하는 화소셀(PC1,1∼PC1,m, PC3,1∼PC3,m, PC5,1∼PC5,m, ..., PC(n-1),1∼PC(n-1),m) 각각의 제어방전셀(C2)내에서 리세트방전이 행해진다. 즉, 리세트펄스(RPX, RPY)의 인가에 의해, 도15에 나타낸 바와 같이 제어방전셀(C2)내에 형성되어 있는 버스전극(Xb,Yb) 사이에 리세트방전이 행해진다. 이 때, 리세트펄스(RPY)의 상승시에 있어서 제1 리세트방전이 행해지고, 그 방전직후에 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 벽전하가 형성된다. 그 후, 리세트펄스(RPY)의 하강시에 있어서 제2 리세트방전이 실시되어, 제어방전셀(C2)내에 형성되어 있던 벽전하가 소멸한다. 홀수행 리세트 스테이지(RODD)에서는, 짝수 Y전극 드라이버(54)가, 부전압의 방전방지펄스(BP)를 상기 리세트펄스(RPX, RPY)와 동일타이밍에서 PDP(50)의 짝수의 행전극(Y2, Y4, ...., Yn-2, Yn) 각각에 동시에 인가한다. 상기 방전방지펄스(BP)의 인가후, 짝수 Y전극 드라이버(54)는, 도19에 나타낸 바와 같은 일정 고전압을 계속 인가한다. 이러한 일정고전압의 인가 및 방전방지펄스(BP)의 인가에 의해, 짝수표시라인에 속하는 화소셀(PC)에서의 오방전이 방지된다.
이와 같이, 상기 홀수행 리세트 스테이지(RODD)에서는, PDP(50)의 홀수표시라인에 속하는 모든 화소셀(PC)의 제어방전셀(C2)내에서 벽전하를 소멸시켜, 홀수표시라인에 속하는 모든 화소셀(PC)을 소등셀상태로 초기화한다.
다음, 각 서브필드의 홀수행 어드레스 스테이지(WODD)에서는, 홀수 Y전극 드라이버(53)가, 부전압의 주사펄스(SP)를 PDP(50)의 홀수의 행전극(Y1, Y3, Y5, ...., Yn-3, Yn) 각각에 순차 인가한다. 반면, 어드레스드라이버(55)는, 이 홀수행 어드레스 스테이지(WODD)가 속하는 서브필드 SF에 대응한 화소구동 데이터비트군(DB) 중의 홀수표시라인에 대응한 것을, 논리레벨에 따른 펄스전압을 갖는 화소데이터펄스 (DP)로 변환한다. 예컨대, 어드레스드라이버(55)는, 논리레벨 "1"의 화소구동 데이터비트를 정극성의 고전압의 화소데이터펄스(DP)로 변환하는 한편, 논리레벨 "0"의 화소구동 데이터비트를 저전압(0볼트)의 화소데이터펄스(DP)로 변환한다. 그리고, 상기 화소데이터펄스(DP)를 상기 주사펄스(SP)의 인가타이밍에 동기하여, 1표시라인분씩 열전극(D1∼Dm)에 순차 인간한다. 즉, 어드레스드라이버(55)는, 홀수표시라인에 대응한 화소구동 데이터비트(DB1,1∼DB1,m, DB3,1∼DB3,m,...., DB(n-1),1∼DB(n-1),m)를, 화소데이터펄스(DP1,1∼DP1,m, DP3,1∼DP3,m,...., DP(n-1),1∼DP(n-1),m)로 변환하여, 1표시라인분씩 열전극(D1∼Dm)에 순차 인가한다. 이 때, 주사펄스(SP)가 인가되고, 또한 고전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서의, 열전극(D)과 버스전극(Yb) 사이, 및 버스전극 Ya와 Yb 사이에서 어드레스방전(선택기입방전)이 행해진다. 이 때, 어드레스방전이 실시된 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 벽전하가 형성된다. 한편, 주사펄스(SP)가 인가되었지만 부전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서는 상기와 같은 어드레스방전은 발생하지 않는다. 따라서, 이 화소셀(PC)의 제어방전셀(C2)내에는 벽전하가 형성되지 않는다.
이와 같이, 상기 홀수행 어드레스 스테이지(WODD)에서는, PDP(50)의 홀수표시라인에 속하는 화소셀(PC)의 제어방전셀(C2)내에, 화소데이터(입력영상신호)에 따라 선택적으로 벽전하를 형성한다.
다음, 서브필드 SF1의 짝수행 리세트 스테이지(REVE)에서는, 홀수 X전극 드라이버(51)가 도19에 나타낸 바와 같은 파형을 갖는 부전압의 리세트펄스(RPX)를 발생하여, PDP(50)의 홀수의 행전극(X1, X3, X5, ...., X(n-3), X(n-1)) 각각에 동시에 인가한다. 리세트펄스(RPX)의 인가후, 홀수 X전극 드라이버(51)는 도19에 나타낸 바와 같이 일정 고전압을 계속 인가한다. 상기 리세트펄스(RPX)의 인가와 동시에, 짝수 Y전극 드라이버(54)는, 도19에 나타낸 바와 같은 파형을 갖는 정전압의 리세트펄스(RPY)를 PDP(50)의 짝수의 행전극(Y2, Y4, Y6,... , Y(n-2), Yn) 각각에 동시에 인가한다. 또한, 리세트펄스(RPX,RPY) 각각의 상승구간 및 하강구간에서의 레벨추이는, 후술하는 유지펄스(IP)의 상승구간 및 하강구간에서의 레벨추이보다도 느리다. 또한, 리세트펄스(RPY)의 하강구간에서의 레벨추이는, 리세트펄스(RPX)의 상승구간에서의 레벨추이보다도 느리다. 이들 리세트펄스(RPX,RPY)의 인가에 따라, 짝수표시라인에 속하는 화소셀(PC2,1∼PC2,m, PC4,1∼PC4,m, PC6,1∼PC6,m, ..., PCn,1∼PCn,m) 각각의 제어방전셀(C2)내의 버스전극(Xb,Yb) 사이에서 리세트방전이 발생한다. 이 때, 리세트펄스(RPY)의 상승시에 있어서 제1 리세트방전이 실시되고, 그 방전직후에 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 벽전하가 형성된다. 그 후, 리세트펄스(RPY)의 하강시에 있어서 제2 리세트방전이 실시되어, 제어방전셀(C2)내에 형성되어 있던 벽전하가 소멸한다. 짝수행 리세트 스테이지(REVE)에서는, 홀수 Y전극 드라이버(53)가, 부전압의 방전방지펄스(BP)를 상기 리세트펄스(RPX,RPY)와 동일타이밍에서 PDP(50)의 홀수의 행전극(Y1, Y3, Y5,..., Y(n-l)) 각각에 동시에 인가한다. 상기 방전방지펄스(BP)의 인가후, 홀수 Y전극 드라이버(53)는, 도19에 나타낸 바와 같은 일정 고전압을 계속 인가한다. 상기 일정 고전압의 인가 및 방전방지펄스(BP)의 인가에 의해, 홀수표시라인에 속하는 화소셀(PC)에서의 방전이 방지된다.
이와 같이, 상기 짝수행 리세트 스테이지(REVE)에서는, PDP(50)의 짝수표시라인에 속하는 모든 화소셀(PC)의 제어방전셀(C2)내에서 벽전하를 소멸시켜, 짝수표시라인에 속하는 모든 화소셀(PC)을 소등셀상태로 초기화한다.
다음, 각 서브필드의 짝수행 어드레스 스테이지(WEVE)에서는, 짝수 Y전극 드라이버(54)가, 부전압의 주사펄스(SP)를 PDP(50)의 짝수의 행전극(Y2, Y4, Y6, ..., Yn) 각각에 순차 인가한다. 반면, 어드레스드라이버(55)는, 짝수행 어드레스 스테이지(WEVE)가 속하는 서브필드 SF에 대응한 화소구동 데이터비트군(DB) 중 짝수표시라인에 대응한 것을, 그 논리레벨에 따른 펄스전압을 갖는 화소데이터펄스(DP)로 변환한다. 예컨대, 어드레스드라이버(55)는, 논리레벨 "1"의 화소구동 데이터비트를 정극성의 고전압의 화소데이터펄스(DP)로 변환하는 한편, 논리레벨 "0"의 화소구동 데이터비트를 저전압(0볼트)의 화소데이터펄스(DP)로 변환한다. 그리고, 이러한 화소데이터펄스(DP)를 상기 주사펄스(SP)의 인가타이밍에 동기하여 1표시라인분씩 열전극(D1∼Dm)에 순차 인가한다. 즉, 어드레스드라이버(55)는, 짝수표시라인에 대응한 화소구동 데이터비트(DB2,1∼DB2,m, DB4,1∼DB4,m,..., DBn,1∼DB(n-l),m)를 화소데이터펄스(DP2,1∼DP2,m, DP4,1∼DP4,m,..., DPn,1∼DPn,m)로 변환하고, 상기 화소데이터펄스를 1표시라인분씩 열전극(D1∼Dm)에 인가한다. 이 때, 주사펄스(SP)가 인가되고, 또한 고전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서의, 열전극(D)과 버스전극(Yb) 사이, 및 버스전극 Ya와 Yb 사이에서 어드레스방전(선택기입방전)이 행해진다. 이 때, 어드레스방전이 행해진 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 벽전하가 형성된다. 한편, 주사펄스(SP)가 인가되었지만 부전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서는 상기한 바와 같은 어드레스방전은 발생하지 않는다. 따라서, 이 화소셀(PC)의 제어방전셀(C2)내에는 벽전하가 형성되지 않는다.
이와 같이, 상기 짝수행 어드레스 스테이지(WEVE)에서는, PDP(50)의 홀수표시라인에 속하는 화소셀(PC)의 제어방전셀(C2)내에, 화소데이터(입력영상신호)에 따라 선택적으로 벽전하를 형성한다.
다음, 각 서브필드의 프리밍 스테이지(P)에서는, 홀수 Y전극 드라이버(53)가 도19에 나타낸 바와 같이 정전압의 프리밍 펄스(PPYO)를 간헐적으로 반복하여, 홀수의 행전극(Y1, Y3, Y5, ..., Y(n-1)) 각각에 인가한다. 또한, 프리밍스테이지(P)에서는, 홀수 X전극 드라이버(51)가, 도19에 나타낸 바와 같이, 정전압의 프리밍 펄스(PPXO)를 간헐적으로 반복하여 홀수의 행전극(X1, X3, X5, ..., X(n-1)) 각각에 인가한다. 또한, 상기 프리밍스테이지(P)에서는, 짝수 X전극 드라이버(52)가, 도19에 나타낸 바와 같이, 정전압의 프리밍 펄스(PPXE)를 간헐적으로 반복하여 짝수의 행전극(X0, X2, X4,... ,Xn-2, Xn) 각각에 인가한다. 또한, 프리밍스테이지(P)에서는, 짝수 Y전극 드라이버(54)가, 정전압의 프리밍 펄스(PPYE)를 간헐적으로 반복하여 짝수의 행전극(Y2, Y4,... , Yn-2, Yn) 각각에 인가한다. 짝수의 행전극 X, Y에 인가되는 프리밍펄스(PPXE, PPYE), 및 홀수의 행전극 X, Y에 인가되는 프리밍 펄스(PPXO, PPYO)는, 도19에 나타낸 바와 같이, 그 인가타이밍이 서로 어긋나고 있다. 상기 프리밍펄스(PP)가 인가될 때마다, 벽전하가 형성되어 있는 제어방전셀(C2)에만 프리밍방전이 실시된다. 즉, 상기 홀수행 어드레스 스테이지(WODD) 또는 짝수행 어드레스 스테이지(WEVE) 에서 벽전하가 형성된 제어방전셀(C2)에만, 이 제어방전셀(C2)의 버스전극(Xb,Yb) 사이에서 프리밍방전이 실시된다. 이 때, 상기 프리밍방전에 의해 생성된 하전(荷電)입자가 도16에 나타낸 바와 같은 갭(r)을 통해 표시방전셀(C1)에 유입되어, 표시방전셀(C1)측으로 방전을 확장시킨다. 따라서, 제어방전셀(C2)내에서 프리밍방전이 실시될 때마다, 표시방전셀(C1)측으로의 방전이 확장하기 때문에, 표시방전셀(C1)내의 유전체층(11)의 표면상에 벽전하가 점차 축적된다. 도19에 나타낸 바와 같이, 프리밍스테이지(P) 내에 최초에 인가되는 프리밍 펄스(PP)는, 지연된 방전에 의한 오방전을 방지하기 위해 후에 인가되는 프리밍 펄스(PP)보다도 펄스폭이 넓어진다. 또한, 프리밍스테이지(P) 내에서의 최종의 프리밍 펄스(PPXE)(PPYE)와 동일타이밍에서, 홀수 Y전극 드라이버(53)는, 도19에 나타낸 바와 같은 부전압의 확장보조펄스(KP)를 홀수의 행전극(Y1, Y3, Y5,..., Y(n-1)) 각각에 인가한다. 또한, 프리밍스테이지(P) 내에서의 최종의 프리밍펄스(PPXO)와 동일타이밍에서, 짝수 Y전극 드라이버(54)는, 도19에 나타낸 바와 같은 부전압의 확장보조펄스(KP)를 짝수의 행전극(Y2, Y4, ..., Yn-2, Yn) 각각에 인가한다. 이러한 부전압의 확장보조펄스(KP)와 정전압의 프리밍 펄스(PP)의 동시인가에 따라, 제어방전셀(C2)의 버스전극(Xb,Yb) 사이에 프리밍방전이 발생되는 동시에, 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에서 미약한 방전이 행해진다. 상기 방전에 의해, 후술하는 유지방전을 행할 때 필요충분한 양의 벽전하가 표시방전셀(C1)의 유전체층(11)의 표면상에 형성되어, 이 표시방전셀(C1)을 포함한 화소셀(PC)은 점등셀상태로 설정된다. 한편, 상기 홀수행 어드레스 스테이지(WODD) 또는 짝수행 어드레스 스테이지(WEVE)에 있어서 벽전하가 형성되지 않기 때문에 상기 프리밍방전이 발생하지 않는 표시방전셀(C1)내에는 벽전하가 형성되지 않는다. 따라서, 상기 표시방전셀(C1)을 포함한 화소셀(PC)은 소등셀상태로 설정된다. 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에서의 오방전을 방지시키기 위해서, 홀수 Y전극 드라이버(53)는, 상기 확장보조펄스(KP)의 인가직후에, 도19에 나타낸 바와 같은 정전압의 오방전 방지펄스(VP)를 홀수의 행전극(Y1, Y3, Y5,... , Yn-3, Yn-1) 각각에 인가한다.
이와 같이, 프리밍스테이지(P)에서는, 상기 홀수행 어드레스 스테이지(WODD) 또는 짝수행 어드레스 스테이지(WEVE)에서 벽전하가 형성된 제어방전셀(C2)을 갖는 화소셀(PC)만을 점등셀상태로, 벽전하가 형성되지 않은 제어방전셀(C2)을 갖는 화소셀(PC)을 소등셀상태로 설정한다.
다음, 각 서브필드의 유지 스테이지(I)에서는, 홀수 Y전극 드라이버(53)가 도19에 나타낸 바와 같은 정전압의 유지펄스(IPYO)를, 이 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 홀수의 행전극(Y1, Y3, Y5, ... ,Y(n-1)) 각각에 인가한다. 짝수 X전극 드라이버(52)는, 이러한 유지펄스(IPYO)와 동일타이밍에서, 정전압의 유지펄스(IPXE)를 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하고, 짝수의 행전극(X0, X2, X4,... , Xn-2, Xn) 각각에 인가한다. 홀수 X전극 드라이버(51)는, 도19에 나타낸 바와 같은 정전압의 유지펄스(IPXO)를 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 홀수의 행전극(X1, X3, X5, ... ,X(n-1)) 각각에 인가한다. 또한, 상기 유지 스테이지(I)에서는, 짝수 Y전극 드라이버(54)가, 정전압의 유지펄스(IPYE)를 이 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 짝수의 행전극(Y2, Y4,... , Yn-2, Yn) 각각에 인가한다. 또한, 도19에 나타낸 바와 같이, 상기 유지펄스(IPXE, IPYO) 및 상기 유지펄스(IPXO, IPYE)는, 그 인가타이밍이 서로 어긋나고 있다. 상기 유지펄스 IPXO, IPXE, IPYO또는 IPYE가 인가될 때마다, 점등셀상태로 설정된 화소셀(PC)의 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에서 유지방전이 실시된다. 이 때, 상기 유지방전에서 발생한 자외선에 의해, 표시방전셀(C1)에 형성되어 있는 형광체층(16)(적색형광층, 녹색형광층, 청색형광층)이 여기하여, 그 형광색에 대응한 색이 전면유리기판(10)을 통해 방사된다. 즉, 상기 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼, 유지방전에 따른 발광이 반복하여 생성된다. 제어방전셀(C2)내의 버스전극(Xb,Yb) 사이에서의 오방전을 방지하기 위해, 홀수 Y전극 드라이버(53)는, 유지 스테이지(I)의 최후미에서, 도19에 나타낸 바와 같은 정전압의 오방전 방지펄스(VP)를 홀수의 행전극(Y1, Y3, Y5, ... , Y(n-1)) 각각에 인가한다.
이와 같이, 상기 유지 스테이지(I)에서는, 점등셀상태로 설정된 화소셀(PC)만을, 서브필드에 할당되고 있는 횟수만큼 반복하여 발광시킨다.
다음, 각 서브필드의 소거스테이지(E)에서는, 홀수 Y전극 드라이버(53) 및 짝수 Y전극 드라이버(54)가, 도19에 나타낸 바와 같은 소거펄스(EPY)를 PDP(50)의 행전극(Y1∼Yn)에 인가한다. 또한, 상가 소거펄스(EPY)와 동시에, 홀수 X전극 드라이버(51) 및 짝수 X전극 드라이버(52)가, 도19에 나타낸 바와 같은 파형을 갖는 소거펄스(EPX)를 PDP(50)의 행전극(X1∼Xn)에 인가한다. 소거펄스(EPX)는, 도19에 나타낸 바와 같이, 그 하강시의 레벨추이가 느리다. 상기 소거펄스(EPY, EPX)의 인가에 따라, 이 소거펄스(EPX)의 하강시의 타이밍에서, 점등방전셀로 설정되어 있는 화소셀(PC)의 표시방전셀(C1) 및 제어방전셀(C2) 각각에서 소거방전이 행해진다. 이러한 소거방전에 의해, 표시방전셀(C1) 및 제어방전셀(C2) 각각에 형성되어 있던 벽전하가 소멸한다. 즉, PDP(50)의 모든 화소셀(PC)이 소등셀상태로 추이한다.
상기한 바와 같은 구동에 의해, 서브필드 SF1∼SF(N)를 통해 각 유지 스테이지(I)에서 실시된 발광횟수의 합계에 대응한 중간휘도가 시각된다. 즉, 각 서브필드내의 유지 스테이지(I)에서 생성된 유지방전에 연관된 방전광에 의해, 입력영상신호에 대응한 표시화상이 얻어진다.
이 때, 도14에 나타낸 플라즈마 디스플레이장치에 있어서는, 표시화상에 관련되는 유지방전을 각 화소셀(PC)내의 표시방전셀(C1)에서 실시하는 한편, 표시화상에는 관련되지 않은 발광에 관련된 리세트방전, 프리밍방전 및 어드레스방전은, 제어방전셀(C2)에서 실시된다. 제어방전셀(C2)에는, 도16에 나타낸 바와 같이, 흑색 또는 암색의 안료를 포함한 광흡수층으로 이루어지는 돌출 유전체층(12)이 제공되고 있다. 따라서, 리세트방전, 프리밍방전 및 어드레스방전과 관련된 방전광은 돌출 유전체층(12)에 의해 차단되기 때문에, 이 방전광이 전면유리기판(10)을 통해 표시면에 나타나지 않는다.
따라서, 도14에 나타낸 플라즈마 디스플레이장치에 의하면, 표시화상의 콘트라스트, 특히, 전체적으로 어두운 장면에 대응한 화상을 표시할 때의 암 콘트라스트를 향상시킬 수 있다.
또한, 도14에 나타낸 플라즈마 디스플레이장치에서는, PDP(50)로서, 표시방전셀(C1) 및 제어방전셀(C2)로 이루어지는 화소셀(PC)이 매트릭스 형태로 배열된 구조를 채용하고 있다. 따라서, 표시방전셀(C1)의 상하에 인접하여 제어방전셀(C2)이 배치된다. 이 때, 상하에 인접하고 있는 제어방전셀(C2)이 거의 동시 타이밍에서 방전하면, 이들 제어방전셀(C2)에 의해 협지된 표시방전셀(C1)내에서 오방전이 행해질 수 있다. 도14에 나타낸 플라즈마 디스플레이장치에서는, 도18∼도20에 나타낸 바와 같이, PDP(50)의 모든 화소셀(PC)을 소등셀상태로 초기화시키는 리세트방전을, 홀수행 리세트 스테이지(RODD)와 짝수행 리세트 스테이지(REVE)에 일시적으로 분리하여 실시한다. 또한, 화소데이터(입력영상신호)에 따라 선택적으로화소셀(PC)의 제어방전셀(C2)내에 벽전하를 형성시키는 어드레스방전을, 각 서브필드내에서 홀수행 어드레스 스테이지(WODD)와 짝수행 어드레스 스테이지(WEVE)로 일시적으로 분리하여 실행시킨다. 이에 의해, 표시방전셀(C1)의 상하에 인접하고 있는 제어방전셀(C2)이 동시에 방전하지 않기 때문에, 표시방전셀(C1)내에서의 오방전이 방지된다.
상기 실시예(도18)에서는 선두의 서브필드 SF1에 있어서, 홀수행 리세트 스테이지(RODD), 홀수행 어드레스 스테이지(WODD), 짝수행 리세트 스테이지(REVE), 짝수행 어드레스 스테이지(WEVE), 프리밍스테이지(P), 유지 스테이지(I), 및 소거스테이지(E)가 순차로 구동되지만, 상기 스테이지가 행해지는 순서는 적절히 변경될 수 있다.
예컨대, 도21에 나타낸 바와 같이, 서브필드 SF1에서는, 홀수행 리세트 스테이지(RODD), 짝수행 리세트 스테이지(REVE), 홀수행 어드레스 스테이지(WODD), 짝수행 어드레스 스테이지(WEVE), 프리밍스테이지(P), 유지 스테이지(I), 및 소거스테이지(E)의 순서로 상기 스테이지가 구동될 수 있다. 또한, 도22에 나타낸 바와 같이, 서브필드 SF1에 있어서, 홀수행 리세트 스테이지(RODD), 홀수행 어드레스 스테이지(WODD), 프리밍스테이지(P), 유지 스테이지(IODD), 소거스테이지(E), 짝수행 리세트 스테이지(REVE), 짝수행 어드레스 스테이지(WEVE), 프리밍스테이지(P), 유지 스테이지(IEVE), 및 소거스테이지(E)의 순서로 상기 스테이지가 구동될 수 있다.즉, 홀수표시라인에 대해 리세트 스테이지, 어드레스 스테이지, 프리밍스테이지, 유지 스테이지, 및 소거스테이지를 순차 실행하고 나서, 짝수표시라인에 대해 리세트 스테이지, 어드레스 스테이지, 프리밍스테이지, 유지 스테이지, 및 소거스테이지를 실행한다.
상기 실시예(도18∼도21)에 있어서는, PDP(50)의 각 화소셀을 화소데이터에 따른 벽전하의 형성상태로 설정하는 화소데이터 기입방법으로서, 화소데이터에 따라 선택적으로 각 화소셀에 어드레스방전을 실시시켜서 벽전하를 형성하는 선택기입 어드레스법을 채용한 경우에 관해 기술되어 있다. 그러나, 본원발명은, 상기 화소데이터기입방법으로서, 미리 모든 화소셀내에 벽전하를 형성하여 두고, 어드레스방전에 의해 선택적으로 화소셀내의 벽전하를 소거하는, 소위 선택소거 어드레스법을 채용한 경우에 관해서도 동일하게 적용가능하다.
도22는, 선택소거어드레스법을 채용한 경우의 발광구동시퀀스를 나타낸 도면이다.
도22에 나타낸 발광구동시퀀스에서는, 선두의 서브필드 SF1에 있어서, 홀수행 리세트 스테이지(RODD'), 홀수행 어드레스 스테이지(WODD'), 짝수행 리세트 스테이지(REVE'), 짝수행 어드레스 스테이지(WEVE'), 프리밍스테이지(P'), 유지 스테이지(I'), 및 소거스테이지(E')를 순차 실행한다. 또한, 서브필드 SF2∼SF(N)의 각각에서는, 홀수행 어드레스 스테이지(WODD'), 짝수행 어드레스 스테이지 (WEVE'), 프리밍스테이지(P'), 유지 스테이지(I'), 벽전하이동스테이지(T), 벽전하이동스테이지(T), 및 소거스테이지(E')를 순차 실행한다.
도24는, 서브필드 SF1의 상기 홀수행 리세트 스테이지(RODD'), 홀수행 어드레스 스테이지(WODD'), 짝수행 리세트 스테이지(REVE'), 짝수행 어드레스 스테이지(WEVE'), 프리밍스테이지(P'), 유지 스테이지(I'), 벽전하이동스테이지(T) 및 소거스테이지(E')에서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다. 또한, 도25는, 서브필드 SF2∼SF(N) 각각의 홀수행 어드레스 스테이지(WODD'), 짝수행 어드레스 스테이지(WEVE'), 프리밍스테이지(P'), 유지 스테이지(I'), 및 소거스테이지(E')에서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
우선, 서브필드 SF1의 홀수행 리세트 스테이지(RODD')에서는, 짝수 X전극 드라이버(52)가 도24에 나타낸 바와 같은 파형을 갖는 부전압의 리세트펄스(RPX1)를 발생하여, PDP(50)의 짝수의 행전극(X0, X2, X4, ...,Xn-2, Xn) 각각에 동시에 인가한다. 상기 리세트펄스(RPX1)와 동시에, 홀수 Y전극 드라이버(53)는, 도24에 나타낸 바와 같은 파형을 갖는 정전압의 리세트펄스(RPY1)를 PDP(50)의 홀수의 행전극(Y1, Y3, Y5,... ,Yn-3, Yn-1) 각각에 동시에 인가한다. 리세트펄스(RPX1, RPY1)의 인가에 응답하여, 홀수표시라인에 속하는 화소셀(PC1,1∼PC1,m, PC3,1∼PC3,m, PC5,1∼PC5,m, ... , PC(n-1),1∼PC(n-1),m) 각각의 제어방전셀(C2)내의 버스전극(Xb,Yb) 사이에서 리세트방전이 행해진다. 상기 리세트방전에 의해 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 벽전하가 형성된다. 한편, 짝수표시라인에 속하는 화소셀(PC)내에서의 잘 못된 방전을 방지하기 위해, 짝수 Y전극 드라이버(54)가, 부전압의 방전방지펄스(BP1)를 짝수의 행전극(Y2, Y4, Y6, ..., Yn-2, Yn) 각각에 동시에 인가한다. 상기 리세트펄스(RPX1)의 인가직후에, 짝수 X전극 드라이버(52)는, 도24에 나타낸 바와 같은 파형을 갖는 정전압의 리세트펄스(RPX2)를 짝수의 행전극(X0, X2, X4, ...,Xn-2, Xn) 각각에 동시에 인가한다. 상기 리세트펄스(RPX2)의 인가에 의해 홀수표시라인에 속하는 화소셀(PC1,1∼PC1,m, PC3,1∼PC3,m, PC5,1∼PC5,m, ... , PC(n-1),1∼PC(n-1),m) 각각의 제어방전셀(C2)내의 버스전극(Xb,Yb) 사이에서 다시 리세트방전이 발생한다. 상기 리세트방전에 의해, 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 형성되는 벽전하의 양이 증가한다. 한편, 짝수표시라인에 속하는 화소셀(PC)내에서의 오방전을 방지하기 위해, 짝수 Y전극 드라이버(54)가, 도24에 나타낸 바와 같은 정전압의 방전방지펄스(BP2)를 짝수의 행전극(Y2, Y4,..., Yn-2, Yn) 각각에 동시에 인가한다. 상기 리세트펄스(RPX2)가 인가된 직후, 홀수 Y전극 드라이버(53)는, 도24에 나타낸 바와 같은 정전압의 리세트펄스(RPY2)를 PDP(50)의 홀수의 행전극(Y1, Y3, Y5, ... , Yn-3, Yn-1) 각각에 동시에 인가한다. 이러한 리세트펄스(RPY2)의 인가에 의해 홀수표시라인에 속하는 화소셀(PC1,1∼PC1,m, PC3,1∼PC3,m, PC5,1∼PC5,m, ... , PC(n-1),1∼PC(n-1),m) 각각의 제어방전셀(C2)내의 버스전극(Xb,Yb) 사이에서 리세트방전이 행해진다. 상기 리세트방전에 의해, 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 형성되는 벽전하의 량이 증가한다.
이와 같이, 상기 홀수행 리세트 스테이지(RODD')에서는, PDP(50)의 홀수표시라인에 속하는 모든 화소셀(PC)의 제어방전셀(C2)내에 벽전하를 형성하여, 홀수표시라인에 속하는 모든 화소셀(PC)을 점등셀상태로 초기화한다.
다음, 도24 및 도25에 도시된 각 서브필드의 홀수행 어드레스 스테이지 (WODD')에서는, 홀수 Y전극 드라이버(53)가, 부전압의 주사펄스(SP)를 PDP(50)의 홀수의 행전극(Y1, Y3, Y5, ... , Yn-3, Yn-1) 각각에 순차 인가한다. 반면, 어드레스드라이버(55)는, 이 홀수행 어드레스 스테이지(WODD')가 속하는 서브필드 SF에 대응한 화소구동 데이터비트군(DB) 중의 홀수표시라인에 대응한 것을, 그 논리레벨에 따른 펄스전압을 갖는 화소데이터펄스(DP)로 변환한다. 예컨대, 어드레스드라이버(55)는, 논리레벨 "1"의 화소구동 데이터비트를 정(positive)극성의 고전압의 화소데이터펄스(DP)로 변환하는 한편, 논리레벨 "0"의 화소구동 데이터비트를 저전압(0볼트)의 화소데이터펄스(DP)로 변환한다. 그리고, 상기 화소데이터펄스(DP)를 상기 주사펄스(SP)의 인가타이밍에 동기하여 1표시라인분씩 열전극(D1∼Dm)에 순차 인가한다. 즉, 어드레스드라이버(55)는, 홀수표시라인에 대응한 화소구동 데이터비트 (DB1,1∼DB1,m, DB3,1∼DB3,m,... , DB(n-1),1∼DB(n-1),m)를, 화소데이터펄스 (DP1,1∼DP1,m,DP3,1∼DP3,m, ... , DP(n-1),1∼DP(n-1),m)로 변환하여, 1표시라인분씩 열전극(D1∼Dm)에 인가한다. 이 때, 주사펄스(SP)가 인가되고, 또한 고전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서의, 열전극(D) 및 버스전극(Yb) 사이, 및 버스전극 Ya와 Yb 사이에서 어드레스방전(선택소거방전)이 행해진다. 이 때, 어드레스방전이 행해진 제어방전셀(C2)내에서는, 그 돌출 유전체층(12)의 표면에 형성되어 있던 벽전하가 소멸한다. 한편, 주사펄스(SP)가 인가되었지만 부전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서는 상기한 바와 같은 어드레스방전은 발생하지 않는다. 따라서, 상기 제어방전셀(C2)은 그 직전까지의 상태(벽전하가 존재하는 상태, 또는 벽전하가 존재하지 않은 상태)를 유지한다.
이와 같이, 홀수행 어드레스 스테이지(WODD')에서는, PDP(50)의 홀수표시라인에 속하는 화소셀(PC)의 제어방전셀(C2)내에 형성되어 있던 벽전하를, 화소데이터(입력영상신호)에 따라 선택적으로 소거한다.
다음, 서브필드 SF1의 짝수행 리세트 스테이지(REVE')에서는, 홀수 X전극 드라이버(51)가 도24에 나타낸 바와 같은 파형을 갖는 부전압의 리세트펄스(RPX1)를 발생하여, PDP(50)의 홀수의 행전극(X1, X3, X5,... ,X(n-1)) 각각에 동시에 인가한다. 상기 리세트펄스(RPX1)와 동시에, 짝수 Y전극 드라이버(54)는, 도24에 나타낸 바와 같은 파형을 갖는 정전압의 리세트펄스(RPY1)를 발생하여 PDP(50)의 짝수의 행전극(Y2, Y4,... , Yn-2, Yn) 각각에 동시에 인가한다. 리세트펄스(RPX1, RPY1)의 인가에 응답하여, 짝수표시라인에 속하는 화소셀(PC2,1∼PC2,m, PC4,1∼PC4,m, PC6,1∼ PC6,m, ... , PCn,1∼PCn,m) 각각의 제어방전셀(C2)내의 버스전극(Xb,Yb) 사이에서 리세트방전이 행해진다. 상기 리세트방전에 의해 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 벽전하가 형성된다. 한편, 홀수표시라인에 속하는 화소셀(PC)내에서의 오방전을 방지하기 위해, 홀수 Y전극 드라이버(53)가, 부전압의 방전방지펄스(BP1)를 홀수의 행전극(Y1, Y3, Y5, ... , Yn-3, Yn-1) 각각에 동시에 인가한다. 상기 리세트펄스(RPX1)의 인가직후에, 짝수 X전극 드라이버(52)는, 도24에 나타낸 바와 같은 파형을 갖는 정전압의 리세트펄스(RPX2)를 홀수의 행전극(X1, X3, X5,... ,X(n-1)) 각각에 동시에 인가한다. 상기 리세트펄스(RPX2)의 인가에 의해 짝수표시라인에 속하는 화소셀(PC2,1∼PC2,m, PC4,1∼PC4,m, PC6,1∼PC6,m, ... , PCn,1∼ PCn,m) 각각의 제어방전셀(C2)내의 버스전극(Xb,Yb) 사이에서 다시 리세트방전이 행해진다. 상기 리세트방전에 의해, 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 형성되는 벽전하의 양이 증가한다. 한편, 홀수표시라인에 속하는 화소셀(PC)내에서의 오방전을 방지하기 위해, 홀수 Y전극 드라이버(53)가, 도24에 나타낸 바와 같은 정전압의 방전방지펄스(BP2)를 홀수의 행전극(Y1, Y3, Y5, ... , Yn-3, Yn-1) 각각에 동시에 인가한다. 상기 리세트펄스(RPX2)가 인가된 직후, 짝수 Y전극 드라이버(54)는, 도24에 나타낸 바와 같이 정전압의 리세트펄스(RPY2)를 짝수의 행전극(Y2,Y4,... , Yn-2, Yn) 각각에 동시에 인가한다. 상기 리세트펄스(RPY2)의 인가에 의해 짝수표시라인에 속하는 화소셀(PC2,1∼PC2,m, PC4,1∼PC4,m, PC6,1∼PC6,m, ... , PCn,1∼PCn,m) 각각의 제어방전셀(C2)내의 버스전극(Xb,Yb) 사이에서 다시 리세트방전이 행해진다. 상기 리세트방전에 의해, 제어방전셀(C2)내의 돌출 유전체층(12)의 표면에 형성되는 벽전하의 양이 더욱 증가한다.
이와 같이, 짝수행 리세트 스테이지(REVE')에서는, PDP(50)의 짝수표시라인에 속하는 모든 화소셀(PC)의 제어방전셀(C2)내에 벽전하를 형성하여, 상기 짝수표시라인에 속하는 모든 화소셀(PC)을 점등셀상태로 초기화한다.
다음, 도24 및 도25에 도시된 각 서브필드의 짝수행 어드레스 스테이지 (WEVE')에서는, 짝수 Y전극 드라이버(54)가, 부전압의 주사펄스(SP)를 PDP(50)의 짝수의 행전극(Y2, Y4, Y6, ... , Yn) 각각에 순차 인가한다. 반면, 어드레스드라이버(55)는, 상기 짝수행어드레스 스테이지(WEVE')가 속하는 서브필드 SF에 대응한 화소구동 데이터비트군(DB) 중 짝수표시라인에 대응하는 것을, 그 논리레벨에 따른 펄스전압을 갖는 화소데이터펄스(DP)로 변환한다. 예컨대, 어드레스드라이버(55)는, 논리레벨 "1"의 화소구동 데이터비트를 정극성의 고전압의 화소데이터펄스(DP)로 변환하는 한편, 논리레벨 "0"의 화소구동 데이터비트를 저전압(0볼트)의 화소데이터펄스(DP)로 변환한다. 그리고, 상기 화소데이터펄스(DP)를 상기 주사펄스(SP)의 인가타이밍에 동기하여 1표시라인분씩 열전극(D1∼Dm)에 순차 인가한다. 즉, 어드레스드라이버(55)는, 짝수표시라인에 대응한 화소구동 데이터비트(DB2,1∼DB2,m, DB4,1∼DB4,m,...., DBn,1∼DBn,m)를, 화소데이터펄스 (DP2,1∼DP2,m, DP4,1∼DP4,m, ... , DPn,1∼DPn,m)로 변환하여, 상기 화소데이터펄스를 1표시라인분씩 열전극(D1∼Dm)에 인가한다. 이 때, 주사펄스(SP)가 인가되고, 또한 고전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서의, 열전극(D) 및 버스전극(Yb) 사이, 및 버스전극 Ya와 Yb 사이에서 어드레스방전(선택소거방전)이 생성된다. 이 때, 어드레스방전이 행해진 제어방전셀(C2)내에서는, 그 돌출 유전체층(12)의 표면에 형성되어 있던 벽전하가 소멸한다. 한편, 주사펄스(SP)가 인가되었지만 부전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서는 상기와 같은 어드레스방전은 행해지지 않는다. 따라서, 상기 제어방전셀(C2)은 그 직전까지의 상태(벽전하가 존재하는 상태, 또는 벽전하가 존재하지 않은 상태)를 유지한다.
이와 같이, 상기 짝수행어드레스 스테이지(WEVE')에서는, PDP(50)의 짝수표시라인에 속하는 화소셀(PC)의 제어방전셀(C2)내에 형성되어 있던 벽전하를, 화소데이터(입력영상신호)에 따라 선택적으로 소멸시킨다.
다음, 각 서브필드의 프리밍 스테이지(P)에서는, 홀수 Y전극 드라이버(53)가 도24에 도시된 바와 같이 정전압의 프리밍펄스(PPYO)를 간헐적으로 반복하여, 홀수의 행전극(Y1, Y3, Y5, ..., Y(n-1)) 각각에 인가한다. 또한, 프리밍 스테이지(P)에서는, 홀수 X전극 드라이버(51)가, 도24에 도시된 바와 같이, 정전압의 프리밍펄스(PPX0)를 간헐적으로 반복하여 홀수의 행전극(X1, X3, X5, ... ,X(n-1)) 각각에 인가한다. 또한, 상기 프리밍스테이지(P)에서는, 짝수 X전극 드라이버(52)가, 도24에 나타낸 바와 같이, 정전압의 프리밍펄스(PPXE)를 간헐적으로 반복하여 짝수의 행전극(X0, X2, X4, ..., Xn-2, Xn) 각각에 인가한다. 또한, 프리밍스테이지(P)에서는, 짝수 Y전극 드라이버(54)가, 정전압의 프리밍 펄스(PPYE)를 간헐적으로 반복하여 짝수의 행전극(Y2, Y4, Y6, ... , Yn-2, Yn) 각각에 인가한다. 짝수의 행전극 X, Y에 인가되는 프리밍 펄스(PPXE, PPYE)와, 홀수의 행전극 X, Y에 인가되는 프리밍 펄스(PPXO, PPYO)는, 도24에 나타낸 바와 같이 그 인가타이밍이 서로 어긋나고 있다. 상기 프리밍펄스(PP)가 인가될 때마다, 벽전하가 형성되어 있는 제어방전셀(C2)에만 프리밍방전이 발생한다. 즉, 상기 짝수행 어드레스 스테이지(WEVE')의 종료단계에서 벽전하가 잔류하는 제어방전셀(C2)에서만, 이 제어방전셀(C2)의 버스전극(Xb,Yb) 사이에 프리밍방전이 행해진다. 이 때, 상기 프리밍방전에 의해 생성된 하전(荷電)입자가 도16에 나타낸 바와 같은 갭(r)을 통해 표시방전셀(C1)에 유입되어, 표시방전셀(C1)측으로 방전을 확장시킨다. 따라서, 제어방전셀(C2)내에서 프리밍방전이 생성될 때마다 표시방전셀(C1)측에의 방전확장이 진행되기 때문에, 표시방전셀(C1)내의 유전체층(11)의 표면상에 벽전하가 축적되어 간다. 도24에 나타낸 바와 같이, 프리밍스테이지(P) 내에 최초로 인가되는 프리밍 펄스(PP)는,방전지연에 의한 오방전을 방지하기 위해 그 이후에 인가하는 프리밍 펄스(PP)보다도 그 펄스폭을 넓혀 놓는다. 또한, 프리밍스테이지(P) 내에서의 최종의 프리밍 펄스(PPXE)(또는 PPYE)와 동일타이밍에서, 홀수 Y전극 드라이버(53)는, 도24에 나타낸 바와 같은 부전압의 확장보조펄스(KP)를 홀수의 행전극(Y1, Y3, Y5, ... , Y(n-1)) 각각에 인가한다. 또한, 프리밍스테이지(P) 내에서의 최종의 프리밍 펄스(PPXO)와 동일타이밍에서, 짝수 Y전극 드라이버(54)는, 도24에 나타낸 바와 같이 부전압의 확장보조펄스(KP)를 짝수의 행전극(Y2, Y4, ... , Yn-2, Yn) 각각에 인가한다. 부전압의 확장보조펄스(KP)와 정전압의 프리밍펄스(PP)의 동시인가에 따라, 제어방전셀(C2)의 버스전극(Xb,Yb) 사이에서 프리밍방전이 실시되고, 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에서 미약한 방전이 실시된다. 상기 방전에 의해, 후술하는 유지방전을 실시할 때 필요충분한 양의 벽전하가 표시방전셀(C1)의 유전체층(11)의 표면상에 형성되어, 이 표시방전셀(C1)을 포함한 화소셀(PC)은 점등셀상태로 설정된다. 한편, 상기 홀수행 어드레스 스테이지(WODD') 또는 짝수행 어드레스 스테이지(WEVE')에 있어서 벽전하가 소거되어, 상기 프리밍방전이 발생하지 않은 표시방전셀(C1)내에는 벽전하가 형성되지 않기 때문에, 이 표시방전셀(C1)을 구비한 화소셀(PC)은 소등셀상태로 설정된다. 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에서의 오방전을 방지하기 위해, 홀수 Y전극 드라이버(53)는, 상기 확장보조펄스(KP)의 인가직후에, 도24에 나타낸 바와 같은 정전압의 오방전방지펄스(VP)를 홀수의 행전극(Y1, Y3,Y5, ... , Y(n-1)) 각각에 인가한다.
이와 같이, 프리밍스테이지(P)에서는, 상기 홀수행 어드레스 스테이지(WODD') 또는 짝수행 어드레스 스테이지(WEVE')에서 벽전하가 소거되지 않은 제어방전셀(C2)을 갖는 화소셀(PC)만을 점등셀상태로 설정하고, 벽전하가 소거된 제어방전셀(C2)을 갖는 화소셀(PC)을 소등셀상태로 설정한다.
다음, 각 서브필드의 유지 스테이지(I)에서는, 홀수 Y전극 드라이버(53)가 도24에 나타낸 바와 같이 정전압의 유지펄스(IPYO)를, 상기 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 홀수의 행전극(Y1, Y3, Y5, ... , Y(n-1)) 각각에 인가한다. 짝수 X전극 드라이버(52)는, 상기 유지펄스(IPYO)와 동일타이밍에서, 정전압의 유지펄스(IPXE)를 상기 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 짝수의 행전극(X0, X2, X4, ... , Xn-2, Xn) 각각에 인가한다. 홀수 X전극 드라이버(51)는, 도24에 나타낸 바와 같은 정전압의 유지펄스(IPXO)를 이 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 홀수의 행전극(X1, X3, X5, ... ,X(n-1)) 각각에 인가한다. 또한, 상기 유지 스테이지(I)에서는, 짝수 Y전극 드라이버(54)가, 정전압의 유지펄스(IPYE)를 상기 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 짝수의 행전극(Y2, Y4, ... , Yn-2, Yn) 각각에 인가한다. 도24에 나타낸 바와 같이, 상기유지펄스(IPXE, IPYO)와, 상기 유지펄스(IPXO, IPYE)는, 그 인가타이밍이 서로 어긋나고 있다. 상기 유지펄스(IPXO, IPXE, IPYO또는 IPYE)가 인가될 때마다, 점등셀상태로 설정된 화소셀(PC)의 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에서 유지방전이 행해진다. 이 때, 상기 유지방전시 발생한 자외선에 의해, 표시방전셀(C1)에 형성되어 있는 형광체층(16)(적색형광층, 녹색형광층, 청색형광층)이 여기하여, 그 형광색에 대응한 색이 전면유리기판(10)을 통해 방사된다. 즉, 상기 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수분만큼, 유지방전에 따른 발광이 반복하여 행해진다. 제어방전셀(C2)내의 버스전극(Xb,Yb) 사이에서의 오방전을 방지하기 위해, 홀수 Y전극 드라이버(53)는, 유지 스테이지(I)의 최후미에서, 정전압의 오방전방지펄스(VP)를 홀수의 행전극(Y1, Y3, Y5, ... , Y(n-1)) 각각에 인가한다.
이와 같이, 유지 스테이지(I)에서는, 점등셀상태로 설정되어 있는 화소셀 (PC)만을, 그 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수분만큼 반복하여 발광구동시킨다.
다음, 각 서브필드의 벽전하 이동스테이지(T)에서는, 짝수 X전극 드라이버(52)가 도24에 나타낸 바와 같이 부전압의 벽전하 이동펄스(MPXE1)를, 짝수의 행전극(X0, X2, X4, ..., Xn-2, Xn) 각각에 동시에 인가한다. 또한, 상기 벽전하 이동펄스(MPXE1)와 동시에, 홀수 Y전극 드라이버(53)는, 도24에 나타낸 바와 같은 정전압의 벽전하이동펄스(MPYO)를 홀수의 행전극(Y1, Y3, Y5, ..., Yn-3, Yn-1) 각각에 동시에 인가한다. 이들 벽전하이동펄스(MPXE1) 및 벽전하이동펄스(MPYO)의 인가에 응답하여, 홀수표시라인에 속하는 화소셀(PC) 각각의 제어방전셀(C2)의 버스전극 (Xb,Yb) 사이에서 이동방전이 실시된다. 또한, 이 때, 홀수 X전극 드라이버(51)는, 도24에 나타낸 바와 같이 정전압의 벽전하이동펄스(MPXO1)를 홀수의 행전극(X1, X3, X5, ... ,X(n-1)) 각각에 동시에 인가한다. 이에 의해, 홀수표시라인에 속하는 화소셀(PC) 각각 중에서, 점등셀상태로 설정되어 있는 화소셀(PC)의 표시방전셀(C1)내에 형성되어 있던 벽전하가 도16에 나타낸 바와 같이 갭(r)을 통해 제어방전셀(C2)로 이동한다. 벽전하이동펄스(MPXO1)의 인가후, 홀수 X전극 드라이버(51)는, 도24에 나타낸 바와 같은 부전압의 벽전하이동펄스(MPXO2)를 홀수의 행전극(X1, X3, X5, ... ,X(n-1)) 각각에 동시에 인가한다. 또한, 상기 벽전하 이동펄스(MPXO2)와 동일타이밍에서, 짝수 Y전극 드라이버(54)가, 도24에 나타낸 바와 같은 정전압의 벽전하이동펄스(MPYE)를 짝수의 행전극(Y2, Y4, Y6, ... , Yn-2, Yn) 각각에 동시에 인가한다. 이들 벽전하이동펄스(MPXO2, MPYE)의 인가에 응답하여, 짝수표시라인에 속하는 화소셀(PC) 각각의 제어방전셀(C2)의 버스전극(Xb,Yb) 사이에서 이동방전이 행해진다. 또한, 이 때, 짝수 X전극 드라이버(52)는, 도24에 나타낸 바와 같은 정전압의 벽전하이동펄스(MPXE2)를 짝수의 행전극(X0, X2, X4, ... ,Xn-2, Xn) 각각에 동시에 인가한다. 이에 의해, 짝수표시라인에 속하는 화소셀(PC) 각각에서,점등셀상태로 설정되어 있는 화소셀(PC)의 표시방전셀(C1)내에 형성되어 있던 벽전하가 도16에 나타낸 바와 같은 갭(r)을 통해 제어방전셀(C2)측으로 이동한다.
이와 같이, 벽전하이동스테이지(T)에서는, 점등셀상태로 설정되어 있는 화소셀(PC)의 표시방전셀(C1)내에 형성되어 있던 벽전하를, 제어방전셀(C2)측으로 이동시킨다.
다음, 각 서브필드의 소거스테이지(E')에서는, 홀수 Y전극 드라이버(53)는, 도24에 나타낸 바와 같은 파형을 갖는 정전압의 소거펄스(EPY)를 홀수의 행전극(Y1, Y3, Y5, ... , Yn-3, Yn-1) 각각에 동시에 인가한다. 도24에 나타낸 바와 같이, 소거펄스(EPY)의 레벨추이는, 상승할 때보다 하강할 때 더욱 느리다. 상기 소거펄스(EPY)와 동일타이밍에서, 홀수 X전극 드라이버(51)는, 도24에 나타낸 바와 같은 정전압의 소거펄스(EPX)를 홀수의 행전극(X1, X3, X5, ... ,Xn-3, Xn-1) 각각에 동시에 인가한다. 이들 소거펄스(EPY, EPX)의 인가에 응답하여, 홀수표시라인에 속하는 표시방전셀(C1) 중에서 벽전하가 잔류하고 있는 표시방전셀(C1)의 투명전극 Xa와 Yb 사이에서 소거방전이 실시되어, 이 벽전하가 소거된다. 한편, 짝수 Y전극 드라이버(54)는, 도24에 나타낸 바와 같은 정전압의 오방전방지펄스(VP)를 짝수의 행전극(Y2, Y4, ... , Yn-2, Yn) 각각에 인가한다. 오방전방지펄스(VP)의 인가직후에, 짝수 Y전극 드라이버(54)는, 도24에 나타낸 바와 같은 파형을 갖는 정전압의 소거펄스(EPY)를 짝수의 행전극(Y2, Y4, ... , Yn-2, Yn) 각각에 인가한다. 상기 소거펄스(EPY)와 동일타이밍에서, 짝수 X전극 드라이버(52)는, 도24에 나타낸 바와 같은 정전압의 소거펄스(EPX)를 짝수의 행전극(X0, X2, X4, ... , Xn-2, Xn) 각각에 동시에 인가한다. 이들 소거펄스(EPY, EPX)에 응답하여, 짝수표시라인에 속하는 표시 방전셀(C1) 중에서 벽전하가 잔류하고 있는 표시방전셀(C1)의 투명전극(Xa,Yb) 사이에서 소거방전이 실시되어, 이 벽전하가 소거된다. 또한, 이 때, 제어방전셀(C2)내에서의 오방전을 방지하기 위해, 홀수 Y전극 드라이버(53)는, 도24에 나타낸 바와 같은 정전압의 오방전방지펄스(VP)를 홀수의 행전극(Y1, Y3, Y5, ... , Yn-3, Yn-1) 각각에 인가한다.
이와 같이, 소거스테이지(E')에서는, PDP(50)의 모든 표시방전셀(C1)내에 잔류하고 있는 벽전하를 소거하여, 모든 화소셀(PC)을 소등셀상태로 천이시킨다.
상기한 바와 같은 구동에 의해, 서브필드 SF1∼SF(N)를 통해 각 유지 스테이지(I)에서 실시된 발광횟수의 합계에 대응한 중간휘도가 시각된다. 즉, 각 서브필드내의 유지 스테이지(I)에서 실시된 유지방전에 따른 방전광에 의해, 입력영상신호에 대응한 표시화상이 얻어진다.
이 때, 도23∼도25에 나타낸 바와 같이 선택소거어드레스법을 채용한 구동에서도, 표시화상에는 관련되지 않은 발광에 따른 리세트방전, 프리밍방전 및 어드레스방전을, 광흡수층으로 이루어지는 돌출 유전체층(12)을 포함한 제어방전셀(C2)에서 실시한다. 따라서, 선택소거어드레스법을 채용한 경우에도 동일하게, 리세트방전, 프리밍방전 및 어드레스방전에 따른 방전광이 전면유리기판(10)을 통해 표시면에 나타나지 않기 때문에, 암 콘트라스트를 높이는 것이 가능하게 된다.
상기 도19 및 도20에 나타낸 구동에서는, 프리밍스테이지(P) 내에서 확장보조펄스(KP)의 인가에 의한 최종의 프리밍방전이 종료하고 나서, 유지 스테이지(I)에서 최초의 유지방전을 행하고 있지만, 이들의 방전을 동시에 행하는 것도 가능하다.
도26 및 도27은, 상기한 점에 비추어 변경되는, 각종 구동펄스와 그 구동 펄스의 인가타이밍의 또 다른 일례를 나타낸 도면이다.
도26 및 도27에 있어서는, 프리밍스테이지(PI)를 제외하고, 각 스테이지내에서 인가되는 각종 구동펄스와 그 구동펄스의 인가타이밍이, 도19 및 도20에 나타낸 것과 동일하다.
도26 및 도27에 도시된 프리밍스테이지(PI)에서는, 홀수 Y전극 드라이버(53)가 정전압의 프리밍 펄스(PPYO)를 간헐적으로 반복하여 홀수의 행전극(Y1, Y3, Y5, ... , Y(n-1)) 각각에 인가한다. 또한, 홀수 X전극 드라이버(51)가, 정전압의 프리밍 펄스(PPXO)를 간헐적으로 반복하여 홀수의 행전극(X1, X3, X5, ... , X(n-1)) 각각에 인가한다. 또한, 짝수 X전극 드라이버(52)가, 정전압의 프리밍 펄스(PPXE)를 간헐적으로 반복하여 짝수의 행전극(X0, X2, X4, ... , Xn-2, Xn) 각각에 인가한다. 또한, 짝수 Y전극 드라이버(54)가, 정전압의 프리밍 펄스(PPYE)를 간헐적으로 반복하여 짝수의 행전극(Y2, Y4, Y6, ... , Yn-2, Yn) 각각에 인가한다. 또한, 짝수의 행전극 X,Y에 인가되는 프리밍 펄스(PPXE, PPYE)와, 홀수의 행전극 X, Y에 인가되는 프리밍 펄스(PPXO, PPYO)는, 그 인가타이밍이 서로 어긋나고 있다.
그러나, 프리밍스테이지(PI)에서는, 도26 및 도27에 나타낸 바와 같이, 최종의 프리밍 펄스(PPXE)와 최종의 프리밍 펄스(PPXO)가 동일타이밍에서 인가된다. 또한, 그 때, 홀수 Y전극 드라이버(53) 및 짝수 Y전극 드라이버(54)가, 도26 및 도27에 나타낸 바와 같이 부전압의 공통방전펄스(CP)를 모든 행전극(Y1∼Yn)에 동시에 인가하고 있다. 공통방전펄스(CP) 및 최종의 프리밍 펄스(PPXE, PPXO)의 인가에 의해, 벽전하가 형성되어 있는 제어방전셀(C2)에서 최종의 프리밍방전이 실시되는 동시에, 프리밍방전에 의해 벽전하가 형성된 표시방전셀(C1)에 있어서 제1 유지방전이 실시된다. 이와 같이 최종의 프리밍방전, 제1 유지방전이 동시에 실시되기 때문에, 유지 스테이지(I)에서 최초에 실시되는 유지방전은 제2 유지방전으로 된다.
이와 같이, 선택소거어드레스법을 채용한 구동(도23∼도25)에 있어서도, 각 서브필드내에서의 최종의 프리밍방전과 최초의 유지방전을 동시에 행할 수 있다.
도28 및 도29는, 선택소거어드레스법을 채용한 구동시에 있어서, 각 서브필드내에서의 최종의 프리밍방전과 최초의 유지방전을 동시에 실시하는 경우에, PDP(50)에 인가되는 각종 구동펄스와 상기 구동펄스의 인가타이밍을 나타낸 도면이다. 도28 및 도29에 나타낸 구동에서는, 프리밍스테이지(PI)를 제외하는 각 스테이지내에 인가되는 각종 구동펄스와 그 구동펄스의 인가타이밍은, 도24 및 도25에 나타낸 것과 동일하다.
도28 및 도29에 나타낸 프리밍스테이지(PI)에서는, 홀수 Y전극 드라이버(53)가 정전압의 프리밍 펄스(PPYO)를 간헐적으로 반복하여, 홀수의 행전극(Y1, Y3, Y5, ... , Y(n-1)) 각각에 인가한다. 또한, 홀수 X전극 드라이버(51)가, 정전압의 프리밍 펄스(PPXO)를 간헐적으로 반복하여 홀수의 행전극(X1, X3, X5, ... , X(n-1)) 각각에 인가한다. 또한, 짝수 X전극 드라이버(52)가, 정전압의 프리밍 펄스(PPXE)를 간헐적으로 반복하여 짝수의 행전극(X0, X2, X4, ... , Xn-2, Xn) 각각에 인가한다. 또한, 짝수 Y전극 드라이버(54)가, 정전압의 프리밍 펄스(PPYE)를 간헐적으로 반복하여 짝수의 행전극(Y2, Y4, ... , Yn-2, Yn) 각각에 인가한다. 짝수의 행전극 X, Y에 인가되는 프리밍 펄스(PPXE, PPYE)와, 홀수의 행전극 X, Y에 인가되는 프리밍 펄스(PPXO, PPYO)는, 그 인가타이밍이 서로 어긋나고 있다.
그러나, 프리밍스테이지(PI)에서는, 도28 및 도29에 나타낸 바와 같이, 최종의 프리밍 펄스(PPXE)와 최종의 프리밍 펄스(PPXO)는 동일타이밍에서 인가된다. 또한, 이 때, 홀수 Y전극 드라이버(53) 및 짝수 Y전극 드라이버(54)가, 도28 및 도29에 도시된 바와 같은 부전압의 공통방전펄스(CP)를 모든 행전극(Y1∼Yn)에 동시에 인가하고 있다. 공통방전펄스(CP) 및 최종의 프리밍펄스(PPXE, PPXO)의 인가에 의해, 벽전하가 형성되어 있는 제어방전셀(C2)에서 최종의 프리밍방전이 실시되는 동시에, 프리밍방전에 의해 벽전하가 형성된 표시방전셀(C1)에 있어서 제1 유지방전이발생한다.
도30은, 선택기입 어드레스법을 채용하여 PDP(50)를 구동할 때에 있어서의 1필드(프레임)에서의 구동패턴을 나타낸 도면이다. 도30에 나타낸 바와 같이, 상기한 구동패턴은, 최저휘도에 대응한 제1 구동패턴∼최고휘도에 대응한 제(N+1) 구동패턴까지의 (N+1)종류의 구동패턴을 포함한다. 도30에 도시된 2중원은, 관련된 서브필드의 어드레스 스테이지(WODD, WEVE)에 있어서 어드레스방전(선택기입방전)이 실시되어, 이 서브필드의 유지 스테이지에 있어서 화소셀(PC)을 반복하여 발광시키는 것을 나타낸다. 한편, 2중원이 없는 서브필드에서는, 어드레스방전(선택기입방전)이 행해지지 않기 때문에, 이 서브필드의 유지 스테이지에서는 화소셀(PC)은 소등상태로 된다. 따라서, 예컨대 도30에 도시된 제1 구동패턴에 의하면, SF1∼SF(N)를 통해 화소셀(PC)이 발광하지 않기 때문에, 최저휘도로 흑표시가 표현된다. 다시, 제3 구동패턴에 의하면, SF1 및 SF2 각각의 유지 스테이지에서만 화소셀(PC)이 발광하기 때문에, SF1의 유지 스테이지에 할당되고 있는 발광횟수와, SF2의 유지 스테이지에 할당되고 있는 발광횟수와의 합계횟수에 대응한 중간휘도가 표현된다.
도31은, 선택소거어드레스법을 채용하여 PDP(50)를 구동할 때에 있어서의 1 필드(프레임)에서의 구동패턴을 나타낸 도면이다. 도31에 나타낸 바와 같이, 상기 구동패턴은, 최저휘도에 대응한 제1 구동패턴∼최고휘도에 대응한 제(N+1) 구동패턴까지의 (N+1) 종류의 구동패턴으로 이루어진다. 도31에 도시된 흑색 원은, 관련된 서브필드의 어드레스 스테이지(WODD, WEVE)에서 어드레스방전(선택소거방전)을 실시시켜 제어방전셀(C2)내에 형성되어 있던 벽전하를 소멸시킴으로써 화소셀(PC)을 소등상태로 설정하는 것을 나타낸다. 한편, 백색 원은, 이 서브필드의 유지 스테이지에 있어서 화소셀(PC)을 반복하여 발광구동시키는 것을 나타낸다. 따라서, 예컨대 도30에 도시된 제1 구동패턴에 의하면, SF1∼SF(N)를 통해 화소셀(PC)이 발광하지 않기 때문에, 최저휘도로 흑표시가 표현된다. 제3 구동패턴에 의하면, SF1 및 SF2 각각의 유지 스테이지에서만 화소셀(PC)이 발광하기 때문에, SF1의 유지 스테이지에 할당되고 있는 발광횟수와, SF2의 유지 스테이지에 할당되고 있는 발광횟수와의 합계횟수에 대응한 중간휘도가 표현된다. 구동제어회로(56)는, 도30 또는 도31에 도시된 바와 같은 (N+1) 종류의 구동패턴 중에서, PDP(50)를 구동시키는 입력영상신호에 의해 표시되는 휘도레벨에 따라 1개를 선택한다. 즉, 도30 또는 도31에 도시되 바와 같은 구동상태로 되도록, 입력영상신호에 따라 상기 화소구동 데이터비트 DB1∼DB(N)을 생성하여 어드레스드라이버(55)에 공급한다. 이러한 구동에 의해, 입력영상신호에 의해 표시되는 휘도레벨을 (N+1) 계조의 중간휘도로 표현하는 것이 가능하게 된다.
한편, 상기 실시예에 있어서는, N개의 서브필드에 의해 표시되는 2N개의 구동패턴 중에서 도30 또는 도31에 나타낸 바와 같은 (N+1) 종류의 구동패턴을 사용하여, PDP(50)를 (N+1) 계조로 발광구동시키는 경우에 관해 설명하였지다, 그러나 본 발명은 PDP(50)를 2N계조로 발광구동시킬 때에도 동일하게 적용가능하다.
도32는, 선택소거어드레스법을 채용하여 PDP(50)를 2N계조로 발광구동할 때에 있어서의 발광구동시퀀스를 나타낸 도면이다.
도32에 도시된 발광구동시퀀스에서는, 각 서브필드내에서, 홀수행 리세트 스테이지(RODD'), 홀수행 어드레스 스테이지(WODD'), 짝수행 리세트 스테이지(REVE'), 짝수행 어드레스 스테이지(WEVE'), 프리밍스테이지(P'), 유지 스테이지(I'), 벽전하이동스테이지(T), 및 소거스테이지(E')를 순차 실행한다. 각 스테이지내에서 PDP(50)에 인가되는 각종 구동펄스와, 그 구동펄스의 인가타이밍은 도24에 도시된 것과 동일하다. 선택기입 어드레스법을 채용하여 PDP(50)를 2N계조로 발광구동할 때는, 선두의 서브필드 SF1에서만, 홀수행 리세트 스테이지(RODD) 및 짝수행 리세트 스테이지(REVE)를 실행한다.
이상과 같이, 본 발명에 있어서는, 표시패널내의 단위발광영역(화소셀(PC))은 제1 방전셀(표시방전셀(C1)) 및 광흡수층을 포함한 제2 방전셀(제어방전셀(C2))로 이루어진다. 그리고, 표시화상을 담당하는 발광을 수반하는 유지방전을 상기 제1 방전셀에서 실시하는 한편, 표시화상과 관련되지 않는 발광을 야기시키는 각종 제어방전을 상기 제2 방전셀에서 실시하도록 하고 있다.
따라서, 본 발명에 의하면, 리세트방전 및 어드레스방전 등의 제어방전에 의한 방전광이 패널표시면에 나타나지 않기 때문에, 표시화상의 콘트라스트, 특히, 전체적으로 어두운 장면에 대응한 화상을 PDP(50)에 표시할 때의 암 콘트라스트를 향상시키는 것이 가능하게 된다.
이하에, 본 발명의 실시예를 도면을 참조하여 더 설명한다.
도33은, 본 발명에 의한 표시장치로서의 플라즈마 디스플레이장치의 구성을 나타낸 도면이다.
도33에 나타낸 바와 같이, 상기 플라즈마 디스플레이장치는, 플라즈마 디스플레이 패널로서의 PDP(50), X전극드라이버(52), Y전극 드라이버(54), 어드레스드라이버(55), 및 구동제어회로(56)로 구성된다.
PDP(50)에는, 화상표시면으로서 작용하는 전면유리기판(후술함), 및 배면유리기판(후술함)이 서로 평행하게 형성되어 있다. 상기 전면유리기판에는, 화상표시면의 수직방향으로 연장하고 있는 열전극(D1∼Dm), 및, 화상표시면의 수평방향으로 연장하고 있는 행전극(X1∼Xn) 및 행전극(Y1∼Yn)이 형성되어 있다. 행전극(X1∼Xn) 및 행전극(Y1∼Yn) 각각은, 도33에 나타낸 바와 같이, X1, Y1, Y2, X2, X3, Y3, Y4, X4, ... , Xn-3, Yn-3, Yn-2, Xn-2, Xn-1, Yn-1, Yn, Xn의 순차로 배열되어 있다. 즉, 행전극 X, Y의 쌍들이 전면유리기판상에 교대로 배치되어 있고, 각 쌍의 행전극 X, Y는 이전 쌍과 역순으로 배치되어 있다. 이 때, 행전극 쌍들인 행전극쌍 (X1, Y1)∼행전극쌍 (Xn, Yn)의 각각이 PDP(50)에 있어서의 제1 표시라인∼제n 표시라인을 수반한다. 각 표시라인과 열전극(D1∼Dm) 각각과의 교차부에는 단위발광영역으로서의 화소셀(PC1,1∼PCn,m)이 도33에 나타낸 바와 같이 매트릭스 형태로 배열되어 있다.
도34∼도36은, PDP(50)의 내부구조의 일부를 발췌하여 나타낸 도면이다.도34는, PDP(50)을 전면유리기판측과 배면유리기판측으로 분리하여 내부를 바라본 도면이고, 도35는 도34의 흑화살표쪽으로 향하는 방향으로부터 PDP(50)를 바라본 단면도이다. 도36은, 전면유리기판측에서 PDP(50)를 바라본 투과평면도이다.
도35에 나타낸 바와 같이, 전면유리기판(20) 및 배면유리기판(23)은 서로 평행하게 형성되어 있다. 전면유리기판(20)의 일면이 PDP(50)의 화상표시면으로 되고, 타면(이하, 이면이라 함)측에는, 복수의 길이 방향의 행전극쌍 (X, Y)이 화상표시면에서의 수평방향(도33의 좌우방향)으로 각각 평행하게 배열되어 있다.
행전극 X는, T자 형상으로 형성된 ITO 등의 투명도전막으로 이루어지는 투명전극(Xa), 및 금속막으로 이루어지는 흑색의 버스전극(Xb)으로 구성되어 있다. 버스전극(Xb)은, 화상표시면에서의 수평방향으로 연장한 스트립 형상의 전극이다. 투명전극(Xa)에서의 폭이 좁은 기단부가 화상표시면에서의 수직방향으로 연장하여, 버스전극(Xb)에 접속되어 있다. 투명전극(Xa)은, 버스전극(Xb) 위의 각 열전극(D)에 대응한 위치에 각각 접속되어 있다. 즉, 투명전극(Xa)은 스트립 형상의 버스전극(Xb) 위의 각 열전극(D)에 대응한 위치로부터, 쌍을 이루는 행전극 Y측을 향하여 돌기한 돌기전극단이다. 행전극 Y도 유사하게, T자 형상으로 형성된 ITO 등의 투명전극막으로 이루어지는 투명전극(Ya), 및 금속막으로 이루어지는 흑색의 버스전극(Yb)으로 구성되어 있다. 버스전극(Yb)은, 화상표시면에서의 수평방향으로 연장한 스트립 형상의 전극이다. 투명전극(Ya)에서의 폭이 좁은 기단부가 화상표시면에서의 수직방향으로 연장하여, 버스전극(Yb)에 접속되어 있다. 투명전극(Ya)은, 버스전극(Yb) 위의 각 열전극(D)에 대응한 위치에 각각 접속되어 있다. 즉, 투명전극(Ya)은 스트립 형상의 버스전극(Yb) 위의 각 열전극(D)에 대응한 위치로부터, 쌍으로 형성된 행전극(X)을 향하여 돌기한 돌기전극단이다. 행전극 X, Y는, 화상표시면에서의 수직방향으로 X, Y, Y, X, X, Y, Y, X, ...의 형태로 배열되어 있다. 버스전극(Xb, Yb)에 따라 등간격으로 병렬배치된 각각의 투명전극(Xa, Ya)이, 서로 쌍으로 형성되는 상대의 행전극측으로 연장하고 있다. 이들 투명전극(Xa, Ya) 각각에 있어서의 폭이 넓은 첨단부가, 서로 소정폭의 방전갭(g)을 통해 대향하여 배치되어 있다.
도34 및 도35에 나타낸 바와 같이, 전면유리기판(20)의 이면에는, 행전극쌍(X, Y)을 피복하도록 유전체층(21)이 형성되어 있다. 서로 인접하는 2개의 버스전극(Xb)의 위치에 대응한 유전체층(21)상의 위치, 및 서로 인접하는 2개의 버스전극(Yb)의 위치에 대응한 유전체층(21)상의 위치에는, 유전체층(21)으로부터 전면유리기판(20)의 배면측을 향하여 돌출한 돌출 유전체층(22)이 형성되어 있다. 돌출 유전체층(22)은, 버스전극(Xb,Yb)에 대하여 평행방향으로 연장하여 형성되어 있다. 돌출 유전체층(22)의 표면 및 돌출 유전체층(22)이 형성되어 있지 않은 유전체층(21)의 표면은, MgO로 이루어지는 보호층(도시 안함)에 의해 피복되어 있다. 서로 인접하는 2개의 버스전극(Yb)이 배치되어 있는 유전체층(21)상의 영역에 형성되어 있는 돌출 유전체층(22)에는, 흑색 또는 암색의 안료를 포함한 광흡수층으로 이루어지는 흑색돌출부(22A)가 형성되어 있다. 흑색돌출부(22A)도 돌출 유전체층(22)과 같이, 버스전극(Xb,Yb)에 대하여 평행방향으로 연장하여 형성되어 있다.
한편, 전면유리기판(20)과 방전공간을 통해 평행하게 배치된배면유리기판(23)상에는, 각각, 버스전극(Xb,Yb)과 수직한 방향으로 연장하고 있는 열전극(D) 각각이, 서로 소정의 간격을 두고 평행하게 배열되어 있다. 상기 열전극(D)의 각각은, 투명전극(Xa,Ya)에 대향한 배면유리기판(23)상의 위치에 각각 형성되어 있다. 배면유리기판(23)상에는, 각 열전극(D)을 피복하는 백색의 열전극보호층(유전체층)(24)이 더 형성되어 있다. 열전극보호층(24)상에는, 제1 횡벽(25A), 제2 횡벽(25B) 및 종벽(25C)으로 이루어지는 격벽(25)이 형성되어 있다.
제1 횡벽(25A)의 각각은, 열전극보호층(24) 위의 각 버스전극(Xb)에 대향한 위치에 있어서, 버스전극(Xb)과 평행하게 연장하여 형성되어 있다. 제2 횡벽(25B)의 각각은, 열전극보호층(24) 위의 각 버스전극(Yb)에 대향한 위치에 있어서, 버스전극(Yb)과 평행하게 연장하여 형성되어 있다. 종벽(25C)의 각각은, 버스전극(Xb,Yb)을 따라 등간격으로 배치된 각 투명전극(Xa,Ya) 사이의 위치에 있어서, 각각 버스전극(Xb)(Yb)과 수직한 방향으로 연장하여 형성되어 있다. 제2 횡벽(25B)은 돌출 유전체층(22)을 피복하고 있는 보호층에는 접촉되지 않기 때문에, 양자간에는 도35에 나타낸 바와 같은 갭(r)이 형성된다.
2개의 버스전극(Yb) 사이에 대향한 배면유리기판(23)상의 위치에는, 전면유리기판(20)을 향하여 돌출하고, 또한 한쌍의 인접하는 버스전극(Yb)을 따라 연장한 돌기 립(27)이 형성되어 있다. 돌기 립(27)은, 도34 및 도35에 나타낸 바와 같이 그 단면이 사다리꼴이고, 서로 인접하는 2개의 제2 횡벽(25B)들 사이에 존재하는 열전극(D)의 일부와, 이 부분을 피복하고 있는 열전극보호층(24)을 융기시키고 있다. 돌기 립(27)에 의해 융기한 열전극보호층(24)의 정상부가 흑색돌출부(22A)와 접촉되고 있다. 한편, 돌기 립(27)은, 열전극보호층(24)과 동일한 유전재료에 의해 형성되어도 좋고, 또는 배면유리기판(23)상에 샌드 블라스트, 웨트에칭 등의 방법에 의해 요철을 형성함으로써 구성되어도 좋다.
여기서, 서로 인접하는 2개의 버스전극(Yb)을 따라 배면유리기판(23)상에 형성되어 있는 돌기 립(27), 제1 횡벽(25A), 및 종벽(25C)에 의해 둘러싸인, 도36의 1점 쇄선으로 나타낸 영역이, 화소를 수반하는 화소셀(PC)로 된다. 상기 각 화소셀(PC)은, 도36의 파선으로 나타낸 바와 같이, 제2 횡벽(25B)에 의해 표시방전셀(C1) 및 제어방전셀(C2)로 구분되어 있다. 표시방전셀(C1) 및 제어방전셀(C2) 각각의 방전공간내에는 방전가스가 봉입되어 있고, 양자는 도35에 나타낸 바와 같이 갭(r)을 통해 서로 연통되어 있다.
표시방전셀(C1)은, 열전극(D), 및 서로 대향하는 한 쌍의 투명전극(Xa,Ya)을 포함한다. 즉, 표시방전셀(C1)내에는, 그 화소셀(PC)이 속하는 표시라인에 대응한 행전극쌍(X, Y)에 있어서의 행전극(X)의 투명전극(Xa), 및 행전극(Y)의 투명전극(Ya)이 서로 방전갭(g)을 통해 대향하여 형성되어 있다. 예컨대, 제2 표시라인에 속하는 화소셀(PC2,1∼PC2,m) 각각의 표시방전셀(C1)내에는, 행전극(X2)의 투명전극(Xa)과, 행전극(Y2)의 투명전극(Ya)이 형성되어 있다. 각 표시방전셀(C1)내의 방전공간을 향하는 제1 횡벽(25A), 종벽(25C), 및 제2 횡벽(25B) 각각의 측면, 및 열전극보호층(24)의 표면에는, 이들 5개의 면을 모두 피복하도록 형광체층(26)이형성되어 있다. 형광체층(26)은, 적색으로 발광하는 적색형광층, 녹색으로 발광하는 녹색형광층, 및 청색으로 발광하는 청색형광층의 3그룹을 포함하고, 각 화소셀(PC)마다 색의 할당이 결정되어 있다.
한편, 제어방전셀(C2)은, 열전극(D), 돌기 립(27), 버스전극(Yb), 돌출 유전체층(22), 및 흑색돌출부(22A)를 포함하고 있다. 상기 돌기 립(27)에 있어서의 제어방전셀(C2)을 향하고 있는 측면은 경사면이고, 이 경사면상에 형성되어 있는 열전극(D)과 버스전극(Yb)이 도35에 나타낸 바와 같이, 배면유리기판(23)의 표면에 수직한 방향으로 서로 대향하여 배치되어 있다.
이상과 같이, PDP(50)에서는, 돌기 립(27), 제1 횡벽(25A), 및 종벽(25C)에 의해 둘러싸인 영역에 화소를 수반하는 화소셀(PC)이 형성되어 있다. 이 때, 각 화소셀(PC)은, 서로 그 방전공간이 연통하고 있는 표시방전셀(C1) 및 제어방전셀(C2)로 이루어지고, 행전극(X1∼Xn), 행전극(Y1∼Yn), 및 열전극(D1∼Dm)을 통해 이하와 같이 구동된다.
X전극 드라이버(52)는, 구동제어회로(56)로부터 공급된 타이밍신호에 응답하여, PDP(50)의 행전극(X1∼Xn) 각각에 각종 구동펄스(후술함)를 인가한다. Y전극 드라이버(54)는, 구동제어회로(56)로부터 공급된 타이밍신호에 응답하여, PDP(50)의 행전극(Y1∼Yn) 각각에 각종 구동펄스(후술함)를 인가한다. 어드레스드라이버(55)는, 구동제어회로(56)로부터 공급된 타이밍신호에 응답하여, PDP(50)의 열전극(D1∼Dm)에 각종 구동펄스(후술함)를 인가한다.
구동제어회로(56)는, 영상신호에 있어서의 각 필드(프레임)를 N개의 서브필드 SF1∼SF(N)로 분할하여 구동하는, 소위 서브필드(서브프레임)법에 기초하여 PDP(50)를 구동제어한다. 구동제어회로(56)는, 우선, 입력영상신호를 각 화소마다 휘도레벨을 나타내는 화소데이터로 변환한다. 다음, 이러한 화소데이터를, 각 서브필드 SF1∼SF(N)마다 발광시킬 지의 여부를 지정하는 화소구동 데이터비트군 DB1∼DB(N)으로 변환하여, 어드레스드라이버(55)에 공급한다.
또한, 구동제어회로(56)는, 도37에 나타낸 바와 같은 발광구동시퀀스에 따라 PDP(50)를 구동제어하기 위해 각종 타이밍신호를 발생하여 X전극 드라이버(52) 및 Y전극 드라이버(54)에 공급한다.
도37에 나타낸 발광구동시퀀스에서는, 서브필드 SF1∼SF(N) 각각에 있어서, 어드레스 스테이지(W), 유지 스테이지(I), 및 소거스테이지(E)를 순차 실행한다. 또한, 선두의 서브필드 SF1에서만, 어드레스 스테이지(W) 이전에 리세트 스테이지(R)를 실행한다.
도38은, 선두의 서브필드 SF1 내에서 상기 X전극 드라이버(52), Y전극 드라이버(54) 및 어드레스드라이버(55) 각각이 PDP(50)에 인가하는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다. 도39는, 서브필드 SF2∼SF(N)의 각각에서 상기 X전극 드라이버(52), Y전극 드라이버(54) 및 어드레스드라이버(55) 각각이 PDP(50)에 인가하는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
우선, 서브필드 SF1의 리세트 스테이지(R)에서는, X전극 드라이버(52)가, 도38에 나타낸 바와 같은 파형을 갖는 정전압의 리세트펄스(RPX)를 발생하여, 행전극(X1∼Xn) 각각에 동시에 인가한다. 상기 리세트펄스(RPX)의 인가와 동시에, Y전극 드라이버(54)는, 도38에 나타낸 바와 같은 파형을 갖는 정전압의 리세트펄스(RPY)를 발생하여, 행전극(Y1∼Yn) 각각에 동시에 인가한다. 리세트펄스(RPX, RPY) 각각의 상승구간 및 하강구간에서의 레벨추이는, 후술하는 유지펄스(IP)의 상승구간 및 하강구간에서의 레벨추이보다도 느리다. 리세트펄스(RPX, RPY)의 인가에 응답하여, PDP(50)의 모든 화소셀(PC1,1∼PCn,m) 각각에서 리세트방전이 행해진다. 즉, 도35에 나타낸 바와 같이 제어방전셀(C2)내에서 돌기 립(27)에 의해 융기한 열전극(D)의 일부와, 버스전극(Yb) 사이에서 리세트방전이 실시된다. 이 때, 리세트펄스(RPX, RPY)의 상승에지에 있어서 제1 리세트방전이 실시되고, 그 방전이 끝난 후에 버스전극(Yb) 근방에 부극성의 벽전하가 형성된다. 그 후, 리세트펄스(RPX, RPY)의 하강에지에 있어서 제2 리세트방전이 실시되어, 제어방전셀(C2)에 형성된 벽전하가 소멸한다.
이와 같이, 리세트 스테이지(R)에서는, PDP(50)에 속하는 모든 화소셀(PC)의 제어방전셀(C2)내에서 벽전하를 소멸시켜, 모든 화소셀(PC)을 소등셀상태로 초기화한다.
다음, 각 서브필드의 어드레스 스테이지(W)에서는, X전극드라이버(52)가, 도38 또는 도39에 나타낸 바와 같이 소정의 일정 정전압을 행전극(X1∼Xn) 각각에 계속 인가한다. Y전극 드라이버(54)는, 교대로 부전압의 주사펄스(SP)를 발생하여,이를 행전극(Y1∼Yn) 각각에 순차, 인가한다. 이 때, 어드레스드라이버(55)는, 이 어드레스 스테이지(W)가 속하는 서브필드 SF에 대응한 화소구동 데이터비트군(DB)의 각 화소구동 데이터비트를, 그 논리레벨에 따른 펄스전압을 갖는 화소데이터펄스(DP)로 변환한다. 예컨대, 어드레스드라이버(55)는, 논리레벨 "1"의 화소구동 데이터비트를 정극성의 고전압의 화소데이터펄스(DP)로 변환하는 한편, 논리레벨 "0"의 화소구동 데이터비트를 저전압(0볼트)의 화소데이터펄스(DP)로 변환한다. 그리고, 어드레스드라이버(55)는 상기 화소데이터펄스(DP)를 상기 주사펄스(SP)의 인가타이밍에 동기하여 1표시라인분씩 열전극(D1∼Dm)에 순차 인가한다. 이 때, 주사펄스(SP)가 인가되고, 또한 고전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내의 열전극(D) 및 버스전극(Yb) 사이에서 어드레스방전(선택기입방전)이 실시된다. 한편, 행전극(X)에는 고전압의 화소데이터펄스(DP)와 동일극성, 즉 정전압이 인가되어 있기 때문에, 제어방전셀(C2)내에서 실시된 어드레스방전이 도35에 나타낸 갭(r)을 통해 표시방전셀(C1)로 확장한다. 이에 의해, 표시방전셀(C1)내의 투명전극 Xa 및 Yb 사이에서 방전이 실시되어, 그 방전이 종료한 후, 제어방전셀(C2) 및 표시방전셀(C1)의 각각에 벽전하가 형성된다. 한편, 주사펄스(SP)가 인가되었지만 부전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서는 상기한 바와 같은 어드레스방전은 행해지지 않는다. 따라서, 이 화소셀(PC)의 제어방전셀(C2) 및 표시방전셀(C1)내에는 벽전하가 형성되지 않는다.
이와 같이, 어드레스 스테이지(W)에서는, 화소데이터(입력영상신호)에 따라 선택적으로 화소셀(PC)의 제어방전셀(C2)내에서 어드레스방전을 실시한다. 그리고, 이 어드레스방전을 표시방전셀(C1)로 확장하는 것에 의해 표시방전셀(C1)내에 벽전하를 형성시켜, 화소셀(PC)을 점등셀상태로 설정한다. 한편, 상기 어드레스방전이 행해지지 않은 화소셀(PC)은 소등셀상태로 설정된다.
다음, 각 서브필드의 유지 스테이지(I)에서는, X전극드라이버(52)가 도38 또는 도39에 나타낸 바와 같은 정전압의 유지펄스(IPX)를, 이 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 행전극(X1∼Xn) 각각에 인가한다. 또한, 상기 유지 스테이지(I)에서는, Y전극 드라이버(54)가, 정전압의 유지펄스(IPY)를 이 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 행전극(Y1∼Yn) 각각에 인가한다. 도38 또는 도39에 나타낸 바와 같이, 유지펄스(IPX)와 유지펄스(IPY)는, 그 인가타이밍이 서로 어긋나고 있다. 상기 유지펄스(IPX, IPY)가 인가될 때마다, 점등셀상태로 설정된 화소셀(PC)의 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에서 유지방전이 행해진다. 이 때, 상기 유지방전에서 발생한 자외선에 의해, 표시방전셀(C1)에 형성되어 있는 형광체층(26)(적색형광층, 녹색형광층, 청색형광층)이 여기하여, 그 형광색에 대응한 색이 전면유리기판(20)을 통해 방사된다. 즉, 이 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼, 유지방전에 따른 발광이 반복하여 실시된다.
이와 같이, 상기 유지 스테이지(I)에서는, 점등셀상태로 설정된 화소셀만을, 서브필드에 할당되고 있는 횟수분만큼 반복하여 발광시킨다.
다음, 각 서브필드의 소거스테이지(E)에서는, Y전극 드라이버(54)가, 도38 또는 도39에 나타낸 바와 같이 하강시에 있어서의 레벨추이가 느린 파형을 갖는 정전압의 소거펄스(EPY)를 행전극(Y1∼Yn)에 인가한다. 소거펄스(EPY)는, 도38 또는 도39에 도시된 바와 같이, 하강의 종료시점에서 부전압으로 된다. 또한, 소거스테이지(E)에서는, X전극드라이버(52)가, 소거펄스(EPY)와 동시에 도38 또는 도39에 나타낸 바와 같은 파형을 갖는 소거펄스(EPX)를 PDP(50)의 행전극(X1∼Xn)에 인가한다. 상기 소거펄스(EPY, EPX)의 인가직후에, 제어방전셀(C2)내의 열전극(D)의 일부와, 버스전극(Yb) 사이에서 소거방전이 발생한다. 또한, 소거펄스(EPY)가 부전압으로 되는 타이밍에서, 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에 소거방전이 발생한다. 상기 제2 소거방전에 의해, 제어방전셀(C2) 및 표시방전셀(C1) 각각에 형성되어 있던 벽전하가 소거된다. 즉, PDP(50)의 모든 화소셀(PC)이 소등셀상태로 추이한다.
상기와 같은 구동에 의해, 서브필드 SF1∼SF(N)를 통해 각 유지 스테이지(I)에서 실시된 발광횟수의 합계에 대응한 중간휘도가 시각된다. 즉, 각 서브필드내의 유지 스테이지(I)에서 실시된 유지방전에 따른 방전광에 의해, 입력영상신호에 대응한 표시화상이 얻어진다.
이 때, 도33에 나타낸 플라즈마 디스플레이장치에 있어서는, 표시화상에 관여하는 유지방전을 각 화소셀(PC)내의 표시방전셀(C1)에서 실시시키는 한편, 표시화상에는 관여하지 않은 발광을 따른 리세트방전 및 어드레스방전을 제어방전셀(C2)내에서 실시시키고 있다. 제어방전셀(C2)에는, 도35에 나타낸 바와 같이, 흑색의 버스전극(Yb) 및 흑색돌출부(22A)가 제공되고 있다. 따라서, 제어방전셀(C2)내에서 실시된 리세트방전 또는 어드레스방전에 따른 방전광은, 이들 흑색의 버스전극(Yb) 및 흑색돌출부(22A)에 의해 차단되기 때문에, 방전광이 전면유리기판(20)을 통해 화상표시면에 나타나지 않는다.
따라서, 도35에 나타낸 플라즈마 디스플레이장치에 의하면, 표시화상의 콘트라스트, 특히, 전체적으로 어두운 장면에 대응한 화상을 표시할 때의 암 콘트라스트를 높이는 것이 가능하게 된다.
도37∼도39에 나타낸 실시예에 있어서는, PDP(50)의 각 화소셀을 화소데이터에 따른 벽전하의 형성상태로 설정하는 화소데이터의 기입방법으로서, 화소데이터에 따라 선택적으로 각 화소셀에 어드레스방전을 실시하여 벽전하를 형성시키는 선택기입 어드레스법을 채용한 경우에 관해 설명하였다. 그러나, 본원발명에 있어서는, 이 화소데이터기입방법으로서, 미리 모든 화소셀내에 벽전하를 형성시키고, 어드레스방전에 의해 선택적으로 화소셀내의 벽전하를 소거하는, 소위 선택소거어드레스법을 채용한 경우에 관해서도 동일하게 적용가능하다.
도40은, 선택소거어드레스법을 채용한 경우의 발광구동시퀀스를 나타낸 도면이다.
도40에 나타낸 발광구동시퀀스에서는, 서브필드 SF1∼SF(N) 각각에 있어서,어드레스 스테이지(W), 및 유지 스테이지(I)를 순차 실행한다. 또한, 선두의 서브필드 SF1에 있어서만 어드레스 스테이지(W) 이전에 리세트 스테이지(R)를 실행하고, 최후미의 서브필드 SF(N)에 있어서 유지 스테이지(I) 후에 소거스테이지(E)를 실행한다.
도41은, 도40에 나타낸 서브필드 SF1의 리세트 스테이지(R), 어드레스 스테이지(W), 및 유지 스테이지(I)에서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다. 도42는, 도40에 나타낸 서브필드 SF2∼SF(N) 각각의 어드레스 스테이지(W), 및 유지 스테이지(I)에서 PDP(50)에 인가되는 각종 구동펄스와 그 인가타이밍을 나타낸 도면이다.
서브필드 SF1의 리세트 스테이지(R)에서는, X전극드라이버(52)가, 도41에 나타낸 바와 같은 파형을 갖는 부전압의 리세트펄스(RPX)를 발생하여 행전극(X1∼Xn)의 각각에 동시에 인가한다. 상기 리세트펄스(RPX)의 인가와 동시에, Y전극 드라이버(54)는, 도38에 나타낸 바와 같은 파형을 갖는 정전압의 리세트펄스(RPY)를 발생하여 행전극(Y1∼Yn) 각각에 동시에 인가한다. 리세트펄스(RPX, RPY) 각각의 상승구간 및 하강구간에서의 레벨추이는, 후술하는 유지펄스(IP)의 상승구간 및 하강구간에서의 레벨추이보다도 느리다. 리세트펄스(RPX, RPY)의 인가에 응답하여, PDP(50)의 화소셀(PC1,1∼PCn,m) 각각의 제어방전셀(C2)내에서, 돌기 립(27)에 의해 융기한 열전극(D)의 일부와, 버스전극(Yb) 사이에 리세트방전이 발생한다. 또한, 이들 리세트펄스(RPX, RPY)의 인가에 의해, 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에서도 미약한 리세트방전이 발생한다. 상기 리세트방전의 종식후, 표시방전셀(C1) 및 제어방전셀(C2)내에는 벽전하가 형성된다.
이와 같이, 리세트 스테이지(R)에서는, PDP(50)의 모든 화소셀(PC)내에서 리세트방전을 실시하여 표시방전셀(C1)내에 벽전하를 형성시킴으로써, 전체 화소셀(PC)을 점등셀상태로 초기화한다.
다음, 각 서브필드의 어드레스 스테이지(W)에서는, Y전극 드라이버(54)가 교대로 부전압의 주사펄스(SP)를 발생하여, 이를 행전극(Y1'∼Yn) 각각에 순차 인가한다. 이 때, 어드레스드라이버(55)는, 이 어드레스 스테이지(W)가 속하는 서브필드 SF에 대응한 화소구동 데이터비트군(DB)의 각 화소구동 데이터비트를, 그 논리레벨에 따른 펄스전압을 갖는 화소데이터펄스(DP)로 변환한다. 예컨대, 어드레스드라이버(55)는, 논리레벨 "1"의 화소구동 데이터비트를 정극성의 고전압의 화소데이터펄스(DP)로 변환하는 한편, 논리레벨 "0"의 화소구동 데이터비트를 저전압(0볼트)의 화소데이터펄스(DP)로 변환한다. 그리고, 어드레스드라이버(55)는, 상기 화소데이터펄스(DP)를 상기 주사펄스(SP)의 인가타이밍에 동기하여 1표시라인분씩 열전극(D1∼Dm)에 순차 인가한다. 이 때, 주사펄스(SP)가 인가되고, 또한 고전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내의 열전극(D) 및 버스전극(Yb) 사이에 어드레스방전(선택소거방전)이 행해진다. 그리고, 제어방전셀(C2)내에서 실시된 어드레스방전이 도35에 나타낸 갭(r)을 통해 표시방전셀(C1)내로 확장한다.이에 의해, 표시방전셀(C1)내의 투명전극 Xa 및 Ya 사이에서 방전이 실시되어, 표시방전셀(C1)내에 형성되어 있던 벽전하가 소멸한다. 한편, 주사펄스(SP)가 인가되었지만 부전압의 화소데이터펄스(DP)가 인가된 화소셀(PC)의 제어방전셀(C2)내에서는 상기와 같은 어드레스방전은 행해지지 않는다. 따라서, 이 화소셀(PC)의 표시방전셀(C1)내에서도 방전이 행해지지 않기 때문에, 표시방전셀(C1)내에 존재하고 있는 벽전하가 그대로 잔류한다.
이와 같이, 어드레스 스테이지(W)에서는, 화소데이터(입력영상신호)에 따라 선택적으로 화소셀(PC)의 제어방전셀(C2)내에서 어드레스방전을 실시한다. 그리고, 이 어드레스방전을 표시방전셀(C1)로 확장함으로써 표시방전셀(C1)내에 존재하고 있는 벽전하를 소멸시켜 화소셀(PC)을 소등셀상태로 설정한다. 한편, 상기 어드레스방전이 행해지지 않은 화소셀(PC)은 점등셀상태로 설정된다.
다음, 각 서브필드의 유지 스테이지(I)에서는, X전극드라이버(52)가 도41 또는 도42에 나타낸 바와 같이 정전압의 유지펄스(IPX)를, 이 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 행전극(X1∼Xn) 각각에 인가한다. 또한, 상기 유지 스테이지(I)에서는, Y전극 드라이버(54)가, 정전압의 유지펄스(IPY)를 이 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수만큼 반복하여, 행전극(Y1∼Yn) 각각에 인가한다. 도41 또는 도42에 나타낸 바와 같이, 유지펄스(IPX)와 유지펄스(IPY)는, 그 인가타이밍이 서로 어긋나고 있다. 상기유지펄스(IPX, IPY)가 인가될 때마다, 점등셀상태로 설정되어 있는 화소셀(PC)의 표시방전셀(C1)내의 투명전극(Xa,Ya) 사이에 유지방전이 행해진다. 이 때, 상기 유지방전에서 발생한 자외선에 의해, 표시방전셀(C1)에 형성되어 있는 형광체층(26)(적색형광층, 녹색형광층, 청색형광층)이 여기하여, 그 형광색에 대응한 색이 전면유리기판(20)을 통해 방사된다. 즉, 유지 스테이지(I)가 속하는 서브필드에 할당되고 있는 횟수분만큼, 유지방전에 따른 발광이 반복하여 실시된다.
이와 같이, 상기 유지 스테이지(I)에서는, 점등셀상태로 설정된 화소셀(PC)만을, 서브필드에 할당되고 있는 횟수분만큼 반복하여 발광시킨다.
상기와 같은 구동에 의해, 서브필드 SF1∼SF(N)를 통해 각 유지스테이지(I)에서 실시된 발광횟수의 합계에 대응한 중간휘도가 시각된다. 즉, 각 서브필드내의 유지 스테이지(I)에서 실시된 유지방전에 따른 방전광에 의해, 입력영상신호에 대응한 표시화상이 얻어진다.
이 때, 도40∼도42에 나타낸 바와 같은 선택소거어드레스법을 채용한 구동에 있어서도, 비교적 고휘도로 발광시키는 리세트방전을, 차광부재(흑색의 버스전극(Yb) 및 흑색돌출부(22A))를 포함한 제어방전셀(C2)내에서 실시한다. 따라서, 선택소거어드레스법을 채용한 구동에 있어서도, 선택기입 어드레스법을 채용한 구동과 같이, 표시화상의 콘트라스트, 특히, 전체적으로 어두운 장면에 대응한 화상을 표시하고 있을 때의 암 콘트라스트를 높이는 것이 가능하게 된다.
선택기입 어드레스법을 채용하여 PDP(50)를 구동할 때에 선두의 서브필드SF1의 리세트 스테이지(R)에서 인가된 리세트펄스(RPX, RPY)의 파형으로서는, 도38에 나타낸 것 대신에 도43에 나타낸 것을 채용해도 좋다.
도43에 나타낸 리세트 스테이지(R)에서는, X전극드라이버(52)가 부전압의 리세트펄스(RPX')를 발생하여 행전극(X1∼Xn) 각각에 동시에 인가한다. 리세트펄스(RPX')의 인가후, X전극드라이버(52)는, 도43에 나타낸 바와 같은 일정한 고전압을 계속해서 인가한다. 상기 리세트펄스(RPX')의 인가와 동시에, Y전극 드라이버(54)는, 도43에 나타낸 바와 같은 파형을 갖는 정전압의 리세트펄스(RPY')를 행전극(Y1∼Yn) 각각에 동시에 인가한다. 리세트펄스(RPX', RPY') 각각의 상승구간 및 하강구간에서의 레벨추이는, 유지펄스(IP)의 상승구간 및 하강구간에서의 레벨추이보다도 느리다. 또한, 리세트펄스(RPY')의 하강구간에서의 레벨추이는, 리세트펄스(RPX')의 상승구간에서의 레벨추이보다도 느리다. 리세트펄스(RPX', RPY')의 인가에 응답하여, 모든 화소셀(PC1,1∼PCn,m) 각각의 제어방전셀(C2)내에서 리세트방전이 발생한다. 즉, 리세트펄스(RPX, RPY)의 인가에 응답하여, PDP(50)의 모든 화소셀(PC1,1∼PCn,m) 각각에서 리세트방전이 실시된다. 즉, 리세트펄스(RPY')의 상승시에 있어서, 제어방전셀(C2)내의 돌기 립(27)에 의해 융기한 열전극(D)의 부분과 버스전극(Yb) 사이에서 제1 리세트방전이 실시된다. 그리고, 리세트펄스(RPY')의 하강시에 있어서, 표시방전셀(C1)내의 투명전극(Xa,Yb) 사이에서 미약한 제2 리세트방전이 실시되어, 표시방전셀(C1)내에 잔류하는 벽전하가 소멸한다. 즉, 모든 화소셀(PC)이 소등셀상태로 초기화된다.
도43에 있어서는, 어드레스 스테이지(W), 유지 스테이지(I), 및 소거스테이지(E)의 각각에 있어서 인가되는 각종 구동펄스와, 그 인가타이밍은 도38에 나타낸 것과 동일하기 때문에, 그 설명은 생략한다.
구동제어회로(56)는, 도31(또는 도32)에 도시된 바와 같은 (N+1)종류의 구동패턴 중에서, 입력영상신호에 의해 표시되는 휘도레벨에 따라 1개를 선택하여 실행한다. 즉, 구동제어회로(56)는, 도31 또는 도32에 나타낸 바와 같은 구동상태로 되도록, 입력영상신호에 따라 상기 화소구동 데이터비트 DB1∼DB(N)을 생성하여 어드레스드라이버(55)에 공급한다. 상기 구동에 의해, 입력영상신호에 의해 표시되는 휘도레벨을 (N+1)계조의 중간휘도로 표현하는 것이 가능하게 된다.
상기 실시예에 있어서는, N개의 서브필드에 의해 표시되는 2N개의 구동패턴 중에서 도31 또는 도32에 나타낸 바와 같은 (N+1)종류의 구동패턴만을 사용하여 PDP(50)를 (N+1)계조로 발광구동하는 경우에 관해 설명하였지만, 본 발명은 PDP(50)를 2N계조구동할 때에도 동일하게 적용가능하다. 이 때, 선택기입 어드레스법을 채용하여 PDP(50)를 2N계조구동할 때는, 선두의 서브필드 SF1에 있어서만 리세트 스테이지(R)를 실행하면 좋다.
상기 실시예에 있어서는, 방전광이 전면유리기판(20)을 통해 화상표시면에 나타나는 것을 방지하기 위해 제어방전셀(C2)의 돌출 유전체층(22)에 도35에 나타낸 바와 같은 흑색돌출부(22A)를 형성하고 있지만, 본 발명은 상기 구성에 한정되지 않는다. 예컨대, 상기 흑색돌출부(22A) 대신에, 버스전극(Yb)과 같이 화상표시면의 수평방향으로 연장한 스트립 형상의 흑색차광층(30)을, 서로 인접하는 2개의 흑색의 버스전극(Yb) 사이에 형성한다. 이 때, 돌기 립(27)을 도35의 경우에 비하여 높게 함으로써, 열전극보호층(24)을 돌출 유전체층(22)에 접촉시킨다. 상기한 구성에 의해, 제어방전셀(C2)내에서 실시된 리세트방전 또는 어드레스방전에 따른 방전광은 2개의 흑색의 버스전극(Yb) 및 흑색차광층(30)에 의해 차단되기 때문에, 상기 광이 전면유리기판(20)을 통해 화상표시면에 나타나는 것을 방지할 수 있다.
이상과 같이, 본 발명에 있어서는, 표시패널내의 단위발광영역(화소셀(PC))을 제1 방전셀(표시방전셀(C1)) 및 광흡수층을 구비한 제2 방전셀(제어방전셀(C2))로 구축하고 있다. 그리고, 표시화상을 담당하는 발광을 수반하는 유지방전을 상기 제1 방전셀에서 실시하는 한편, 표시화상에는 관여하지 않은 발광을 야기시키는 각종 제어방전을 상기 제2 방전셀에서 실시하고 있다.
따라서, 본 발명에 의하면, 리세트방전 및 어드레스방전과 같은 제어방전에 따른 방전광이 패널표시면에 나타나지 않기 때문에, 표시화상의 콘트라스트, 특히, 전체적으로 어두운 장면에 대응한 화상을 표시하고 있을 때의 암 콘트라스트를 향상시키는 것이 가능하게 된다.

Claims (54)

  1. 전면기판의 배면측에, 행방향으로 연장되고 열방향에 병설되어 각각 표시라인을 형성하는 복수의 행전극쌍;
    상기 행전극쌍을 피복하는 유전체층; 및
    배면기판의 전면기판과 방전공간을 통해 대향하는 측에, 열방향으로 연장되고 행방향에 병설되어, 상기 행전극쌍과 교차하는 위치에 있어서 상기 방전공간에 단위발광영역을 포함하는 복수의 열전극을 포함하고,
    상기 단위발광영역이, 상기 각 행전극쌍을 구성하고 서로 대향하는 는 제1 행전극과 제2 행전극 사이에서 방전이 행해지는 제1 방전영역, 및 상기 제1 방전영역에 병설되어, 행전극쌍의 상기 제2 행전극 및 상기 제2 행전극과 인접하는 다른 행전극쌍의 제1 열전극의 부분들 사이에서 방전이 행해지는 제2 방전영역을 포함하고,
    상기 단위발광영역의 제1 방전영역과 제2 방전영역이 서로 연통되며,
    상기 전면기판의 배면측의 제2 방전영역에 대향하는 부분에 광흡수층이 형성되어 있는, 플라즈마 디스플레이패널.
  2. 제1항에 있어서, 제2 방전영역이 격벽에 의해 구획되어, 인접하는 다른 단위발광영역의 제1 방전영역과 제2 방전영역 사이가 폐쇄되어 있는, 플라즈마 디스플레이패널.
  3. 제1항에 있어서, 상기 제2 방전영역을 가로질러 상기 제2 행전극이 상기 열전극에 대향하고, 상기 제2 방전영역내에서 상기 제2 행전극과 상기 열전극 사이에서 방전이 행해지는, 플라즈마 디스플레이패널.
  4. 제1항에 있어서, 상기 행전극쌍을 구성하는 상기 제1 행전극 및 상기 제2 행전극이:
    행방향으로 연장하는 전극본체부;
    상기 전극본체부로부터, 제1 방전영역에 대향하는 측에 열방향으로 돌출하고, 쌍을 형성하는 다른 행전극과의 사이에서 제1 방전영역에 대향하는 부분의 방전갭을 통해 서로 대향하는 제1 전극부; 및
    상기 전극본체부로부터 제2 방전영역에 대향하는 측에 열방향으로 돌출하고, 인접하는 다른 행전극쌍과 표리 관계에 위치하고 있는 다른 행전극과의 사이에서 상기 제2 방전영역에 대향하는 부분에 있어서 방전갭을 통해 서로 대향하는 제2 전극부를 포함하는, 플라즈마 디스플레이패널.
  5. 제4항에 있어서, 상기 제1 행전극의 제2 전극부의 열방향의 폭이 제2 행전극의 제2 전극부의 열방향의 폭보다도 커지도록 형성되어 있는, 플라즈마 디스플레이패널.
  6. 제4항에 있어서, 상기 제2 행전극의 제2 전극부와 상기 열전극이 상기 제2 방전영역을 가로질러 서로 대향하는 위치에 배치되고, 상기 제2 방전영역내에서, 상기 제2 행전극의 제2 전극부와 상기 열전극 사이에서 방전이 행해지는 플라즈마 디스플레이패널.
  7. 제6항에 있어서, 상기 배면기판측의 제2 방전영역에 대향하는 부분의 상기 배면기판과 상기 열전극 사이에, 상기 전면기판측을 향해서 제2 방전영역내로 돌출하는 돌기부를 포함하며, 상기 돌기부에 의해 상기 열전극의 제2 방전영역에 대향하는 부분이 전면기판측을 향해서 돌출되어 상기 제2 행전극의 상기 제2 전극부에 대향되어 있는, 플라즈마 디스플레이패널.
  8. 제1항에 있어서, 방전에 의한 발광을 위해 상기 제1 방전영역내에만 형성된 형광체층을 포함하는, 플라즈마 디스플레이패널.
  9. 제1항에 있어서, 상기 단위발광영역이 제1 횡벽과 종벽에 의해 구획되어 있고, 상기 단위발광영역의 상기 제1 방전영역과 상기 제2 방전영역 은 상기 제1 횡벽보다도 높이가 낮은 제2 횡벽에 의해 구획되며, 상기 제2 횡벽과 상기 전면기판 사이에 형성된 갭을 통해 상기 제1 방전영역과 상기 제2 방전영역이 연통되는, 플라즈마 디스플레이패널.
  10. 제3항에 있어서, 상기 제2 방전영역내의 상기 제2 행전극과 상기 열전극 사이에, 비유전율(比誘電率)이 50 이상인 재료에 의해 형성된 유전층을 포함하는, 플라즈마 디스플레이패널.
  11. 전면기판의 배면측에, 행방향으로 연장되고 열방향에 병설되어 각각 표시라인을 형성하는 복수의 행전극쌍; 상기 행전극쌍을 피복하는 유전체층; 및 전면기판과 방전공간을 통해 대향하는 배면기판측에, 열방향으로 연장되고 행방향에 병설되어, 각각의 상기 행전극쌍과 교차하는 위치에 있어서 방전공간에 단위발광영역을 포함하는 복수의 열전극이 제공되고, 상기 단위발광영역이, 각 행전극쌍을 구성하는 제1 행전극과 제2 행전극 사이에서 방전을 행하고 상기 제1 전극과 상기 제2 전극이 서로 대향하는 부분에 대향하는 제1 방전영역, 및 상기 제1 방전영역에 병설되어, 행전극쌍의 제2 행전극 및 상기 제2 행전극과 인접하는 다른 행전극쌍의 제1 열전극 사이에서 방전을 행하고, 상기 제2 행전극 및 서로 대향하는 다른 행전극의 제1 행전극의 부분들에 대향하는 제2 방전영역으로 구성되고, 상기 단위발광영역의 상기 제1 방전영역과 상기 제2 방전영역이 서로 연통되어 있고, 전면기판의 배면측의 제2 방전영역에 대향하는 부분에 광흡수층이 형성되어 있는, 플라즈마 디스플레이패널의 구동방법에 있어서,
    상기 행전극쌍의 상기 제2 행전극 및 상기 제2 행전극과 표리 관계에 위치하고 있는 인접하는 다른 행전극쌍의 제1 행전극 사이에 전압을 인가하는 단계; 및
    상기 제2 방전영역내에서, 상기 제1 방전영역에 대향하는 유전체층의 일부에벽전하를 형성하거나, 또는, 상기 제1 방전영역에 대향하는 유전체층의 일부에 형성되어 있는 벽전하를 소거하는 하전(荷電)입자를 생성하는 리세트방전을 실시하는 단계를 포함하는, 플라즈마 디스플레이패널의 구동방법.
  12. 제11항에 있어서, 상기 전압이, 상기 제2 행전극과 이에 대향하는 다른 인접하는 행전극쌍의 제1 행전극에, 제2 행전극의 홀수행번째와 짝수번째에 대해 서로 어긋난 타이밍에서 인가되어, 상기 리세트방전이, 제2 행전극의 홀수행번째와 짝수번째에 대해 다른 타이밍에서 실시되는, 플라즈마 디스플레이패널의 구동방법.
  13. 전면기판의 배면측에, 행방향으로 연장되고 열방향에 병설되어 각각 표시라인을 형성하는 복수의 행전극쌍; 상기 행전극쌍을 피복하는 유전체층; 및 전면기판과 방전공간을 통해 대향하는 배면기판측에, 열방향으로 연장되고 행방향에 병설되어, 각각의 상기 행전극쌍과 교차하는 위치에 있어서 방전공간에 단위발광영역을 포함하는 복수의 열전극이 제공되고, 상기 단위발광영역이, 각 행전극쌍을 구성하는 제1 행전극과 제2 행전극 사이에서 방전을 행하고 상기 제1 전극과 상기 제2 전극이 서로 대향하는 부분에 대향하는 제1 방전영역, 및 상기 제1 방전영역에 병설되어, 행전극쌍의 제2 행전극 및 상기 제2 행전극과 인접하는 다른 행전극쌍의 제1 열전극 사이에서 방전을 행하고, 상기 제2 행전극 및 서로 대향하는 다른 행전극의 제1 행전극의 부분들에 대향하는 제2 방전영역으로 구성되고, 상기 제2 행전극은 제2 방전영역을 가로질러 상기 열전극에 대향하고, 상기 단위발광영역의 상기 제1방전영역과 상기 제2 방전영역이 서로 연통되어 있고, 전면기판의 배면측의 제2 방전영역에 대향하는 부분에 광흡수층이 형성되어 있는, 플라즈마 디스플레이패널의 구동방법에 있어서,
    상기 행전극쌍의 상기 제2 행전극 및 상기 제2 행전극과 표리 관계에 위치하고 있는 인접하는 다른 행전극쌍의 제1 행전극 사이에 전압을 인가하는 단계; 및
    상기 제2 방전영역내에서, 상기 제1 방전영역에 대향하는 유전체층의 일부에 벽전하를 형성하거나, 또는, 상기 제1 방전영역에 대향하는 유전체층의 일부에 형성되어 있는 벽전하를 소거하는 하전(荷電)입자를 생성하는 리세트방전을 실시하는 단계를 포함하는, 플라즈마 디스플레이패널의 구동방법.
  14. 제13항에 있어서, 상기 제2 행전극과 이에 대향하는 상기 열전극에 대한 전압을, 제2 행전극의 홀수번째와 짝수번째에 대해 서로 타이밍을 어긋나게 인가하여, 상기 어드레스방전을, 제2 행전극의 홀수번째와 짝수번째에 대해 상이한 타이밍에서 실시하는. 플라즈마 디스플레이패널의 구동방법.
  15. 제13항 또는 제14항에 있어서, 상기 어드레스방전을 행하기 전에, 제2 행전극 및 상기 제2 행전극과 표리 관계에 위치하고 있는 인접하는 다른 행전극쌍의 제1 행열전극 사이에 전압을 인가하여, 상기 제2 방전영역내에서, 프리밍입자를 생성하는 프리밍방전을 발생시키는 단계를 더 포함하는 플라즈마 디스플레이패널의 구동방법.
  16. 제13항에 있어서, 상기 어드레스 방전후, 상기 행전극쌍의 제1 행전극과 제2 행전극 사이에 전압을 인가하기 전에, 제2 행전극 및 상기 제2 행전극과 표리 관계에 위치하고 있는 인접하는 다른 행전극쌍의 제1 행전극 사이에 전압을 인가하여, 제2 방전영역내에서, 프리밍입자를 생성하는 프리밍방전을 발생시키는 단계를 더 포함하는 플라즈마 디스플레이패널의 구동방법.
  17. 입력영상신호에 기초하여 각 화소마다의 화소데이터에 따라 상기 입력영상신호에 대응한 화상표시를 행하는 표시장치에 있어서,
    방전공간을 가로질러 서로 대향배치된 전면기판 및 배면기판, 상기 전면기판의 내면에 제공되는 복수의 행전극쌍, 상기 배면기판의 내면에 있어서 상기 행전극쌍에 교차하여 배열된 복수의 열전극, 및 상기 행전극쌍 및 상기 열전극의 각 교차부에 제1 방전셀 및 광흡수층이 제공되는 제2 방전셀을 포함하는 단위발광영역을 갖는 표시패널;
    상기 행전극쌍 각각의 일방의 행전극에 순차, 주사펄스를 인가하면서 상기 주사펄스와 동일타이밍에서 상기 화소데이터에 대응한 화소데이터펄스를 1표시라인분씩 순차 상기 열전극 각각에 인가하여, 상기 제2 방전셀내에서 선택적으로 어드레스방전을 실시하는 것에 의해 상기 제1 방전셀을 점등셀상태 및 소등셀상태 중 어느 하나로 설정하는 어드레스수단; 및
    상기 행전극쌍 각각에 유지펄스를 반복적으로 인가하여 상기 점등셀상태로설정된 상기 제1 방전셀에서만 유지방전을 실시하는 유지수단을 포함하는, 표시장치.
  18. 제17항에 있어서, 상기 어드레스수단은, 상기 어드레스방전이 실시된 후에 상기 행전극쌍의 각각에 교대로 프리밍 펄스를 인가하여, 상기 어드레스방전이 실시된 상기 제1 방전셀에서만 프리밍방전을 발생시키는 것에 의해, 상기 제1 방전셀내에 형성되어 있는 벽전하를 상기 제2 방전셀로 이동시켜 상기 제2 방전셀을 상기 점등셀상태로 설정하는 프리밍수단을 포함하는, 표시장치.
  19. 제17항에 있어서, 상기 단위발광영역 각각의 상기 방전공간은 격벽에 의해 서로 밀봉되어 있는, 표시장치.
  20. 제17항에 있어서, 상기 단위발광영역내에서의 상기 제1 방전셀 및 상기 제2 방전셀은 상기 격벽보다도 높이가 낮은 횡벽에 의해 구획되고, 상기횡벽과 상기 전면기판 사이에 형성되는 갭을 통해 상기 방전공간이 연통하고 있는, 표시장치.
  21. 제17항에 있어서, 방전을 통한 발광을 위해 상기 제1 방전셀내에만 형성되어 있는 형광체층을 더 포함하는 표시장치.
  22. 제17항에 있어서, 상기 행전극쌍을 구성하는 행전극 각각은 수평방향으로 연장하여 형성되는 버스전극, 및 상기 버스전극 위의 상기 열전극 각각에 대응한 위치로부터 다른 행전극측까지 각각 돌출하여 형성되는 돌기전극단을 포함하고,
    상기 제1 방전셀은 상기 행전극쌍의 일부를 형성하는 상기 행전극 각각의 상기 돌기전극단을 포함하며,
    상기 제2 방전셀은 상기 행전극쌍에 있어서의 일방의 행전극의 상기버스전극, 및 상기 행전극쌍에 인접하는 상기 행전극쌍에 있어서의 일방의 행전극의 상기 버스전극을 포함하는, 표시장치.
  23. 제17항에 있어서, 상기 어드레스수단에 의한 상기 어드레스방전 이전에 상기 행전극쌍의 일방의 행전극과, 인접하는 행전극쌍의 일방의 행전극 사이에 리세트펄스를 인가하여 제2 방전셀내에서 리세트방전을 실시시키는 리세트수단을 더 포함하는, 표시장치.
  24. 제23항에 있어서, 상기 리세트수단은, 홀수표시라인에 속하는 상기 제2 방전셀에 있어서의 상기 리세트방전과 짝수표시라인에 속하는 상기 제2 방전셀에 있어서의 상기 리세트방전을 일시적으로 분리하여 실행하는, 표시장치.
  25. 제17항에 있어서, 상기 어드레스수단은, 홀수표시라인에 속하는 상기 제2 방전셀에 있어서의 상기 리세트방전과 짝수표시라인에 속하는 상기 제2 방전셀에 있어서의 상기 어드레스방전을 일시적으로 분리하여 실행하는, 표시장치.
  26. 제23항에 있어서, 상기 리세트펄스는, 상기 유지펄스에 비해 상승구간 및 하강구간에서의 레벨추이가 느린 파형을 갖는, 표시장치.
  27. 제17항에 있어서, 상기 유지수단에 의한 상기 유지방전의 종료후, 상기 행전극쌍의 일방의 행전극에 제1 소거펄스를 인가하는 동시에 상기 행전극쌍의 타방의 행전극에 제2 소거펄스를 인가하는 것에 의해, 상기 제1 방전셀 및 상기 제2 방전셀내에서 소거방전을 실시시키는 소거수단을 더 포함하는 표시장치.
  28. 제17항에 있어서, 상기 유지수단에 의한 상기 유지방전의 종료후, 상기 행전극쌍의 일방의 행전극에 벽전하이동펄스를 인가하여 방전을 실시하는 것에 의해, 상기 제1 방전셀에 형성된 상기 벽전하를 상기 제2 방전셀내에 이동시켜 상기 제2 방전셀을 상기 점등셀상태로 설정하는 벽전하이동수단; 및
    상기 벽전하이동수단에 의한 벽전하의 이동동작 후, 상기 행전극쌍의 일부를 형성하는 행전극 각각에 소거펄스를 인가하는 것에 의해, 상기 제1 방전셀내에서만 소거방전을 실시시키는 소거수단을 더 포함하는, 표시장치.
  29. 방전공간을 가로질러 서로 대향배치된 전면기판 및 배면기판, 상기 전면기판의 내면에 제공되는 복수의 행전극쌍, 상기 배면기판의 내면에 있어서 상기 행전극쌍에 교차하여 배열된 복수의 열전극, 및 상기 행전극쌍 및 상기 열전극의 각 교차부에 제1 방전셀 및 광흡수층이 제공되는 제2 방전셀을 포함하는 단위발광영역을 갖는 표시패널을, 입력영상신호에 기초하여 각 화소마다의 화소데이터에 따라 구동하는 표시패널의 구동방법에 있어서,
    상기 행전극쌍 각각의 일방의 행전극에 순차, 주사펄스를 인가하면서 상기 주사펄스와 동일타이밍에서 상기 화소데이터에 대응한 화소데이터펄스를 1표시라인분씩 순차 상기 열전극 각각에 인가하여, 상기 제2 방전셀내에서 선택적으로 어드레스방전을 실시하는 것에 의해 상기 제1 방전셀을 점등셀상태 및 소등셀상태 중 어느 하나로 설정하는 어드레스스테이지; 및
    상기 행전극쌍 각각에 유지펄스를 반복적으로 인가하여 상기 점등셀상태로 설정된 상기 제1 방전셀에서만 유지방전을 실시하는 유지스테이지를 포함하는 표시패널의 구동방법.
  30. 제17항에 있어서, 상기 어드레스 스테이지는, 상기 어드레스방전이 실시된 후에 상기 행전극쌍의 각각에 교대로 프리밍 펄스를 인가하여 상기 어드레스방전이 실시된 상기 제1 방전셀에서만 프리밍방전을 실시시키는 것에 의해, 상기 제1 방전셀내에 형성되어 있는 벽전하를 상기 제2 방전셀내에 이동시켜 상기 제2 방전셀을 상기 점등셀상태로 설정하는 프리밍스테이지를 포함하는, 표시패널의 구동방법.
  31. 제29항에 있어서, 상기 어드레스 스테이지 이전에 상기 행전극쌍의 일방의 행전극과, 인접하는 행전극쌍의 일방의 행전극에 리세트펄스를 인가하는여 상기제2 방전셀내에서 리세트방전을 실시시키는 리세트 스테이지를 더 포함하는 표시패널의 구동방법.
  32. 제29항에 있어서, 상기 리세트 스테이지는, 홀수표시라인에 속하는 상기 제2 방전셀에서의 상기 리세트방전을 실시시키는 홀수 리세트 스테이지, 및 짝수표시라인에 속하는 상기 제2 방전셀에서의 상기 리세트방전을 실시시키는 짝수 리세트 스테이지를 포함하는, 표시패널의 구동방법.
  33. 제29항에 있어서, 상기 어드레스 스테이지는, 홀수표시라인에 속하는 상기 제2 방전셀에서의 상기 어드레스방전을 실시시키는 홀수어드레스 스테이지, 및 짝수표시라인에 속하는 상기 제2 방전셀에서의 상기 어드레스방전을 실시시키는 짝수어드레스 스테이지를 포함하는, 표시패널의 구동방법.
  34. 제29항에 있어서, 상기 리세트펄스는, 상기 유지펄스에 비해 상승구간 및 하강구간에서의 레벨추이가 느린 파형을 갖는, 표시패널의 구동방법.
  35. 제29항에 있어서, 상기 유지 스테이지의 종료후에, 상기 행전극쌍의 일방의 행전극에 제1 소거펄스를 인가하는 동시에 상기 행전극쌍의 타방의 행전극에 제2 소거펄스를 인가하는 것에 의해 상기 제1 방전셀 및 상기 제2 방전셀내에서 소거방전을 실시시키는 소거스테이지를 더 포함하는, 표시패널의 구동방법.
  36. 제29항에 있어서, 상기 유지 스테이지의 종료후에, 상기 행전극쌍의 일방의 행전극에 벽전하이동펄스를 인가하여 방전시키는 것에 의해, 벽전하가 형성되어 있는 상기 제1 방전셀로부터 상기 제2 방전셀내에 상기 벽전하를 이동시켜 상기 제2 방전셀을 상기 점등셀상태로 설정하는 벽전하이동스테이지; 및
    상기 행전극쌍의 일부를 형성하는 행전극 각각에 소거펄스를 인가하는 것에 의해 상기 제1 방전셀내에서만 소거방전을 실시시키는 소거스테이지를 더 포함하는, 표시패널의 구동방법.
  37. 입력영상신호에 기초하여 각 화소마다의 화소데이터에 따라 상기 입력영상신호에 대응한 화상표시를 행하는 표시장치에 있어서,
    방전공간을 가로질러 대향배치된 전면기판 및 배면기판, 상기 전면기판상에 교대로 배열되고, 각 쌍이 이전 쌍과 역순으로 배치되어 있는 복수의 제1 행전극 및 제2 행전극, 상기 배면기판상에 배치되고 상기 제1 행전극 및 상기 제2 행전극에 교차하여 형성되는 복수의 열전극, 및 상기 제1 행전극 및 상기 제2 행전극과 상기 열전극과의 각 교차부에 제1 방전셀 및 광흡수층이 제공되고 있는 제2 방전셀을 갖는 단위발광영역이 형성되어 있는 표시패널;
    상기 제2 행전극의 각각에 순차, 주사펄스를 인가하면서 상기 주사펄스와 동일타이밍에서 상기 화소데이터에 대응한 화소데이터펄스를 1표시라인분씩 순차 상기 열전극 각각에 인가하는 것에 의해, 상기 제2 방전셀내에서 선택적으로 어드레스방전을 실시하여 상기 제1 방전셀을 점등셀상태 및 소등셀상태 중 어느 하나로 설정하는 어드레스수단; 및
    상기 제1 행전극 및 상기 제2 행전극 각각에 교대로 유지펄스를 반복적으로 인가하여 상기 점등셀상태로 설정된 상기 제1 방전셀에서만 유지방전을 실시시키는 유지수단을 포함하는 표시장치.
  38. 제37항에 있어서, 서로 인접하는 한 쌍의 상기 제1 열전극 및 상기 제2 행전극과 상기 열전극과의 각 교차부에 상기 제1 방전셀이 형성되어 있고, 서로 인접하는 한 쌍의 상기 제2 행전극과 상기 열전극과의 각 교차부에 한 쌍의 상기 제2 방전셀이 형성되어 있고,
    상기 단위발광영역은, 한 쌍의 상기 제2 방전셀 중의 하나의 상기 제2 방전셀과, 상기 제2 방전셀에 인접하여 형성되는 상기 제1 방전셀을 포함하는, 표시장치.
  39. 제37항 또는 제38항에 있어서, 서로 인접하는 한 쌍의 상기 제2 행전극들 사이에 형성되고, 상기 배면기판상에서 상기 전면기판을 향하여 돌출하고, 또한 상기 제2 행전극에 따른 방향으로 연장한 돌기부를 더 포함하고,
    쌍으로 형성된 상기 제2 방전셀은 상기 돌기부에 의해 서로 구분되어 있는, 표시장치.
  40. 제39항에 있어서, 상기 돌기부의 첨단부가 유전체층을 통해 상기 전면기판과 접촉하고 있는, 표시장치.
  41. 제37항, 제38항 및 제39항 중 어느 하나의 항에 있어서, 상기 단위발광영역 각각은, 상기 배면기판상의 상기 제1 행전극 각각에 대향하고 상기 제1 행전극을 따라 연장하는 위치에 형성된 횡벽, 상기 횡벽에 교차하여 형성된 종벽, 및 상기 돌기부에 의해 정의되는, 표시장치.
  42. 제37항에 있어서, 상기 단위발광영역은, 상기 단위발광유닛을 상기 제1 방전셀 및 상기 제2 방전셀로 구분하는 횡벽, 및 상기 횡벽과 상기 전면기판 사이에 형성되어 상기 제1 방전셀 및 상기 제2 방전셀의 상기 방전공간을 연통시키는 갭을 포함하는, 표시장치.
  43. 제37항에 있어서, 상기 제1 행전극 및 상기 제2 행전극의 각각은, 스트립 형상의 흑색의 버스전극, 및 상기 버스전극상의 상기 열전극 각각에 대응한 위치로부터 다른 행전극측으로 돌기하여 형성된 돌기전극단을 포함하는, 표시장치.
  44. 제37항 및 제43항 중 어느 하나의 항에 있어서, 상기 광흡수층은, 서로 인접하는 한 쌍의 상기 제2 행전극 각각의 상기 버스전극 사이에서 상기 버스전극에 따라 연장하여 형성되는, 표시장치.
  45. 제37항, 제38항 및 제39항 중 어느 하나의 항에 있어서, 상기 돌기부는 상기 제2 방전셀을 향하고 있는 경사진 측면을 갖고,
    상기 돌기부의 상기 경사면상에 형성되어 있는 상기 열전극의 일부는 상기 제2 행전극에 있어서의 상기 버스전극과 상기 배면기판면에 대해 수직방향으로 서로 대향하여 배치되는, 표시장치.
  46. 제37항에 있어서, 상기 제1 방전셀내에만 형성되어 방전을 통해 발광하는 형광체층을 더 포함하는 표시장치.
  47. 제37항에 있어서, 상기 제1 방전셀은 소정의 방전갭을 통해 서로 대향하고 있는 상기 제1 행전극 및 상기 제2 행전극 각각의 상기 돌기전극단, 및 상기 열전극을 포함하며,
    상기 제2 방전셀은 상기 제2 행전극의 상기 버스전극, 및 상기 열전극을 포함하는, 표시장치.
  48. 제37항 및 제47항 중 어느 하나의 항에 있어서, 상기 어드레스수단에 의한 상기 어드레스방전 이전에 상기 제1 행전극 및 상기 제2 행전극 사이에 리세트펄스를 인가하는 것에 의해, 상기 제2 방전셀내의 상기 열전극과 상기 제2 행전극에 있어서의 상기 버스전극 사이에서 리세트방전을 실시시키는 동시에 상기 제1 방전셀내의 상기 돌기전극단 사이에서 미약한 리세트방전을 실시시키는 리세트수단을 더 포함하는, 표시장치.
  49. 제37항 및 제48항 중 어느 하나의 항에 있어서, 상기 리세트펄스는, 상기 유지펄스에 비해 상승구간 및 하강구간에서의 레벨추이가 느린 파형을 갖는, 표시장치.
  50. 제37항 및 제48항 중 어느 하나의 항에 있어서, 상기 유지수단에 의한 상기 유지방전의 종료후, 상기 제1 행전극 및 상기 제2 행전극에 소거펄스를 인가하는 것에 의해, 상기 제1 방전셀 및 상기 제2 방전셀내에서 소거방전을 실시시키는 소거수단을 더 포함하는, 표시장치.
  51. 입력영상신호에 기초하여 각 화소마다의 화소데이터에 따라 상기 입력영상신호에 대응한 화상표시를 행하는 표시장치에 있어서,
    방전공간을 가로질러 대향배치된 전면기판 및 배면기판, 상기 전면기판상에 교대로 배열되고, 각 쌍이 이전 쌍과 역순으로 배치되어 있는 복수의 제1 행전극 및 제2 행전극, 상기 배면기판상에 배치되고 상기 제1 행전극 및 상기 제2 행전극에 교차하여 형성되는 복수의 열전극, 및 상기 제1 행전극 및 상기 제2 행전극과 상기 열전극과의 각 교차부에 제1 방전셀 및 광흡수층이 제공되고 있는 제2 방전셀을 갖는 단위발광영역이 형성되어 있는 표시패널을, 입력영상신호에 기초하여 각화소마다의 화소데이터에 따라 구동하는 표시패널의 구동방법에 있어서,
    상기 제2 행전극의 각각에 순차, 주사펄스를 인가하면서 상기 주사펄스와 동일타이밍에서 상기 화소데이터에 대응한 화소데이터펄스를 1표시라인분씩 순차 상기 열전극 각각에 인가하는 것에 의해, 상기 제2 방전셀내에서 선택적으로 어드레스방전을 실시하여 상기 제1 방전셀을 점등셀상태 및 소등셀상태 중 어느 하나로 설정하는 어드레스스테이지; 및
    상기 제1 행전극 및 상기 제2 행전극 각각에 교대로 유지펄스를 반복적으로 인가하여 상기 점등셀상태로 설정된 상기 제1 방전셀에서만 유지방전을 실시시키는 유지스테이지를 포함하는, 표시패널의 구동방법.
  52. 제51항에 있어서, 상기 어드레스 스테이지 이전에 상기 제1 행전극 및 상기 제2 행전극 사이에 리세트펄스를 인가하는 것에 의해 상기 제2 방전셀내의 상기 열전극과 상기 제2 행전극에 있어서의 상기 버스전극 사이에서 리세트방전을 실시시키는 동시에 상기 제1 방전셀내의 상기 돌기전극단 사이에서 미약한 리세트방전을 실시시키는 리세트 스테이지를 더 포함하는,표시패널의 구동방법.
  53. 제52항에 있어서, 상기 리세트펄스는, 상기 유지펄스에 비해 상승구간 및 하강구간에서의 레벨추이가 느린 파형을 갖는, 표시패널의 구동방법.
  54. 제52항에 있어서, 상기 유지 스테이지의 종료후, 상기 제1 행전극 및 상기제2 행전극에 소거펄스를 인가하는 것에 의해 상기 제1 방전셀 및 상기 제2 방전셀내에서 소거방전을 실시시키는 소거스테이지를 더 포함하는, 표시패널의 구동방법.
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