JP2004205989A - 表示装置及び表示パネルの駆動方法 - Google Patents

表示装置及び表示パネルの駆動方法 Download PDF

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Abstract

【課題】選択放電の放電確率を向上させて選択動作の高速化を安定的に実現することができる表示装置及び表示パネルの駆動方法を提供する。
【解決手段】アドレス期間において表示パネルの行電極対の各々の一方の行電極に正極性の走査パルスを順次印加しつつ走査パルスと同一タイミングにて画素データに対応した画素データパルスを表示パネルの列電極側が陰極となるように１表示ラインずつ列電極各々に順次印加して第２放電セル内に選択的にアドレス放電を生起せしめるアドレス手段と、サスティン期間において行電極対を構成する行電極各々にサスティンパルスを印加するサスティン手段と、を備え、サスティン手段は、アドレス期間に印加されるサスティンパルスのうちの最終サスティンパルスを負極性にて一方の行電極に印加する。
【選択図】 図５

Description

【０００１】
【発明が属する技術分野】
本発明は、表示パネルを搭載した表示装置及び表示パネルの駆動方法に関する。
【０００２】
【従来の技術】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平５−２０５６４２号公報
図１〜図３は、かかる従来の面放電方式交流型プラズマディスプレイパネルの構成の一部を示す図である。
プラズマディスプレイパネル（ＰＤＰ）には、図２に示す如き互いに平行に配置された前面ガラス基板１と背面ガラス基板４との間に画素毎に放電を生じさせるための構成が形成されている。前面ガラス基板１の表面が表示面となる。前面ガラス基板１の裏面側には、長手の複数の行電極対（Ｘ’，Ｙ’）と、この行電極対（Ｘ’，Ｙ’）を被覆する誘電体層２と、この誘電体層２の裏面を被覆するＭｇＯ（酸化マグネシウム）からなる保護層３が順に設けられている。各行電極Ｘ’，Ｙ’は、図１に示す如く、夫々、幅の広いＩＴＯ等の透明導電膜からなる透明電極Ｘａ’，Ｙａ’と、その導電性を補う幅の狭い金属膜からなるバス電極Ｘｂ’，Ｙｂ’とから構成されている。行電極Ｘ’とＹ’とが放電ギャップｇ’を挟んで対向するように表示画面の垂直方向に交互に配置されており、各行電極対（Ｘ’，Ｙ’）によって、マトリクス表示の１表示ライン（行）Ｌが構成されている。背面ガラス基板４には、図３に示す如く、行電極対Ｘ’，Ｙ’と直交する方向に配列された複数の列電極Ｄ’と、この列電極Ｄ’間にそれぞれ平行に形成された帯状の隔壁５と、この隔壁５の側面と列電極Ｄ’を被覆するそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光材料によって形成された蛍光体層６とが設けられている。保護層３及び蛍光体層６間には、図２に示す如く、キセノンを含むＮｅ−Ｘｅガスが封入されている放電空間Ｓ’が存在する。各表示ラインＬには、図１に示す如く列電極Ｄ’及び行電極対（Ｘ’，Ｙ’）の交差部において放電空間Ｓ’を隔壁５によって区画した、単位発光領域としての放電セルＣ’が形成されている。
【０００４】
上記の面放電方式交流型ＰＤＰにおける画像の形成には、中間調を表示させるための方法として、サブフィールド法を用いた階調駆動方法が知られている。かかる駆動法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールドにそのサブフィールドの重み付けに対応した発光実施回数を割り当てる。そして、入力映像信号に応じて、各放電セル毎に発光実施するサブフィールドと、発光を実施させないサブフィールドとを設定して発光駆動を行う。この際、１フィールドを通して実施された発光の総数に応じた中間輝度が視覚されるのである。
【０００５】
図４は、上記駆動を実現すべく各サブフィールド内においてＰＤＰに印加される各種駆動パルスを示す図である。
図４に示すように、各サブフィールドは、一斉リセット期間Ｒｃ、アドレス期間Ｗｃ、及びサスティン期間Ｉｃによって構成されている。
一斉リセット期間Ｒｃでは、互いに対をなす行電極Ｘ1'〜Ｘn'とＹ1'〜Ｙn'間にリセットパルスＲＰｘ，ＲＰｙが一斉に印加されることによって、全ての放電セルにおいて一斉にリセット放電が行われ、これによって、一旦、各放電セル内に所定量の壁電荷が形成される。次のアドレス期間Ｗｃでは、行電極Ｙ1'〜Ｙn'に順次、走査パルスＳＰが印加されるとともに、入力映像信号に対応した各画素毎の画素データパルスが１表示ライン分ずつ列電極Ｄ1'〜Ｄm'に印加される。すなわち、図４に示す如く、第１表示ライン〜第ｎ表示ライン各々に対応した夫々ｍ個の画素データパルスからなる画素データパルス群ＤＰ1〜ＤＰnが走査パルスＳＰに同期して順次、列電極Ｄ1'〜Ｄm'に印加されるのである。その走査パルスと同時に高電圧の画素データパルスが印加された放電セルのみにアドレス放電（選択消去放電）が生起される。かかるアドレス放電により放電セル内に形成されていた壁電荷が消滅する。一方、アドレス放電の生起されなかった放電セル内には壁電荷が残留する。次のサスティン期間Ｉｃでは、互いに対をなす行電極Ｘ1'〜Ｘn'とＹ1'〜Ｙn'間にサスティンパルスＩＰｘ，ＩＰｙが各サブフィールドの重み付けに対応した数だけ印加される。これによって、壁電荷が残留したままの発光セルのみが、印加されるサスティンパルスＩＰｘ，ＩＰｙの数に対応した数だけサスティン放電を繰り返す。かかるサスティン放電により、放電空間Ｓ'に封入されているキセノンＸｅから波長１４７ｎｍの真空紫外線が放射される。かかる真空紫外線により、背面基板上に形成されている赤（Ｒ）、緑（Ｇ）、青（Ｂ）の蛍光体層が励起して可視光を発生する。
【０００６】
【発明が解決しようとする課題】
従来の面放電方式交流型ＰＤＰの如き表示パネルにおいては、前記面基板の誘電体層上に形成されたＭｇＯ層が、イオン衝撃に対する保護機能と放電確率を高めて安定動作を行うための２次電子放出機能を備えている。このＭｇＯ層は形成面が陰極となる放電時に２次電子を放出するγ特性に優れており、放電確率を向上させることができる。しかしながら、紫外線を吸収する特性もあるため、背面基板側（蛍光体形成面側）に形成することができない。従って、従来の表示パネルにおける列電極と走査電極間の選択放電（アドレス放電）では、背面基板側の列電極側の陽極、前面基板側の走査電極を陰極として、すなわち、列電極に正極性のデータパルス、走査電極に負極性の走査パルスを印加して選択放電を生じさせていた。
【０００７】
本発明が解決しようとする課題には、上記の問題点が一例として挙げられ、選択放電の放電確率を向上させて選択動作の高速化を安定的に実現することができる表示装置及び表示パネルの駆動方法を提供することが本発明の目的である。
【０００８】
【課題を解決するための手段】
本発明の表示装置は、入力映像信号に基づく各画素毎の画素データに応じて、１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドの各期間に分割することによって画像表示を行う表示装置であって、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられておりかつ前記背面基板側に２次電子放出材料層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルと、前記アドレス期間において前記行電極対の各々の一方の行電極に正極性の走査パルスを順次印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となるように１表示ラインずつ前記列電極各々に順次印加して前記第２放電セル内に選択的にアドレス放電を生起せしめるアドレス手段と、前記サスティン期間において前記行電極対を構成する行電極各々にサスティンパルスを印加するサスティン手段と、を備え、前記サスティン手段は、前記アドレス期間に印加される前記サスティンパルスのうちの最終サスティンパルスを負極性にて前記一方の行電極に印加することを特徴としている。
【０００９】
本発明の表示パネルの駆動方法は、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられておりかつ前記背面基板側に２次電子放出材料層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動する駆動方法であって、１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドの各期間に分割し、前記アドレス期間において前記行電極対の各々の一方の行電極に正極性の走査パルスを順次印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となるように１表示ラインずつ前記列電極各々に順次印加して前記第２放電セル内に選択的にアドレス放電を生起せしめ、前記サスティン期間において前記行電極対を構成する行電極各々にサスティンパルスを印加し、前記アドレス期間に印加される前記サスティンパルスのうちの最終サスティンパルスを負極性にて前記一方の行電極に印加することを特徴としている。
【００１０】
【発明の実施の形態】
図５は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
図５に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３、偶数Ｙ電極ドライバ５４、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１１】
ＰＤＰ５０には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ1〜Ｄmが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ2〜Ｙnが、図５に示すように交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対(Ｘ2、Ｙ2)〜行電極対(Ｘn、Ｙn)の各々がＰＤＰ５０における第１表示ライン〜第(ｎ−１)表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図５中の一点鎖線にて囲まれた領域)に、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1、1〜ＰＣ1、m、第２表示ラインに属する画素セルＰＣ2、1〜ＰＣ2、m、・・・・、第(ｎ−１)表示ラインに属する画素セルＰＣn-1、1〜ＰＣn-1、mがマトリクス状に配列されているのである。
【００１２】
図６〜図９は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
なお、図６は表示面側から眺めたＰＤＰ５０の平面図である。図７は図６に示されるＶ１−Ｖ１線から眺めたＰＤＰ５０の断面図である。図８は図６に示されるＶ２−Ｖ２線から眺めたＰＤＰ５０の断面図である。図９は図６に示されるＷ１−Ｗ１線から眺めたＰＤＰ５０の断面図である。
【００１３】
図６に示すように、行電極Ｙは、表示画面の水平方向に伸長する帯状のバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸張しており、その一端及び他端が夫々図６に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。また、行電極Ｘは、表示画面の水平方向に伸長する帯状のバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸張しており、その一端が図６に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。透明電極Ｘａ及びＹａ各々の幅広部が、図６に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。
【００１４】
透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図７に示す如く、ＰＤＰ５０の表示面を担う前面ガラス基板１０の裏面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面ガラス基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における制御放電セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図６に示す如く表示面の水平方向に伸張して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層（図示せず）によって被覆されている。前面ガラス基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向（垂直方向）に伸張している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸張して形成されている。
【００１５】
また、図７に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ3、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図７に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図７及び図９に示すように、嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図７に示す如く第２横壁１５Ｂと嵩上げ誘電体層１２との間には、放電ガスの流通が可能な間隙ｒが存在する。第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電の干渉を防ぐべく第１横壁１５Ａに沿った方向に伸張した誘電体層１７が形成されている。また、縦壁１５Ｃ及び嵩上げ誘電体層１２間には、図８に示すように縦壁１５Ｃに沿った方向に断続的に誘電体層１８が形成されている。
【００１６】
ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図６中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。更に、図６及び図７に示す如く画素セルＰＣは、第２横壁１５Ｂによって表示放電セルＣ１及び制御放電セルＣ２に区分けされている。表示放電セルＣ１は、図６及び図７に示されるように、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、制御放電セルＣ２は、その表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、嵩上げ誘電体層１２と、２次電子放出材料層３０とを含む。なお、表示放電セルＣ１内では、図６に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、制御放電セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。
【００１７】
また、図７に示す如く、表示面の上下方向(図７では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。ところが、同一の画素セルＰＣに属する表示放電セルＣ１及び制御放電セルＣ２各々の放電空間は、図７に示す如き間隙ｒにて連通している。更に、表示面の左右方向において互いに隣接する制御放電セルＣ２各々の放電空間は、図８に示す如き嵩上げ誘電体層１２及び誘電体層１８によって遮断されているが、表示面の左右方向において互いに隣接する表示放電セルＣ１各々の放電空間は互いに連通している。
【００１８】
このように、ＰＤＰ５０に形成されている画素セルＰＣ1、1〜ＰＣn-1、mの各々は、互いにその放電空間が連通している表示放電セルＣ１及び制御放電セルＣ２から構成されている。
Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘ1,Ｘ2,Ｘ3,Ｘ4,Ｘ5,・・・・,Ｘn-1及びＸn各々に、各種駆動パルスを印加する。電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙ2,Ｙ3,Ｙ4,Ｙ5,・・・・,Ｙn-1及びＹn各々に各種駆動パルスを印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ1〜Ｄmに画素データパルスを印加する。
【００１９】
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して如き誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、１画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。
【００２０】
駆動制御回路５６は、これら誤差拡散処理及びディザ処理により８ビットの画素データを４ビットの多階調化画素データＰＤSに変換し、更に、この多階調化画素データＰＤSを図１０に示す如きデータ変換テーブルに従って１５ビットの画素駆動データＧＤに変換する。これにより、８ビットで２５６階調を表現し得る画素データは、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、１画面分の画素駆動データＧＤ1,1〜ＧＤ(n-1),m毎に、これら画素駆動データＧＤ1,1〜ＧＤ(n-1),m各々を同一ビット桁同士にて分離することにより、画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢにおけるデータビットを１表示ライン分(ｍ個)ずつアドレスドライバ５５に供給する。
【００２１】
図１１は、選択消去アドレス法を適用してＰＤＰ５０を階調駆動する際の発光駆動シーケンスを示す図である。
図１１に示す発光駆動シーケンスでは、映像信号における各フィールドを１５個のサブフィールドＳＦ１〜ＳＦ１５に分割し、各サブフィールドにおいてアドレス行程Ｗ、及び発光維持行程Ｉを実行する。なお、先頭のサブフィールドＳＦ１ではアドレス行程Ｗに先立ち一斉リセット行程Ｒを実行し、最後尾のサブフィールドＳＦ１５では発光維持行程Ｉの直後に消去行程Ｅを実行する。
【００２２】
図１２は、図１１に示す発光駆動シーケンスに従って、一斉リセット行程Ｒ、アドレス行程Ｗ、発光維持行程Ｉ各々にて奇数Ｘ電極ドライバ５１、偶数Ｘ電極ドライバ５２、奇数Ｙ電極ドライバ５３及び偶数Ｙ電極ドライバ５４各々がＰＤＰ５０に印加する各種駆動パルスを示す図である。なお、図１２においては、先頭のサブフィールドＳＦ１とその次のサブフィールドＳＦ２の一部のみを抜粋して示している。
【００２３】
先ず、一斉リセット行程Ｒでは、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して立ち下がり変化の緩やかな負極性のリセットパルスＲＰYを発生してＰＤＰ５０の行電極Ｙ2〜Ｙnの各々に同時に印加する。また、かかるリセットパルスＲＰYと同一タイミングにて、Ｘ電極ドライバ５１が、正極性のリセットパルスＲＰXを発生してＰＤＰ５０の行電極Ｘ1〜Ｘnの各々に同時に印加する。この間、アドレスドライバ５５は、正極性のリセットパルスＲＰDを発生してＰＤＰ５０の列電極Ｄ1〜Ｄnの各々に同時に印加する。これらリセットパルスＲＰD、ＲＰY及びＲＰXの印加に応じて、ＰＤＰ５０の全ての画素セルＰＣ各々の制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間においてリセット放電(書込放電)が生起され、この制御放電セルＣ２内に壁電荷が形成される。なお、これらリセットパルスＲＰD、ＲＰY及びＲＰXの印加により、列電極Ｄ側が行電極Ｘ、Ｙに対して相対的に陽極となる。そして、リセット放電が図７に示した間隙ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の行電極Ｙ及びＸ間において放電を生起させる。かかる放電移行により、全ての画像セルＰＣの表示放電セルＣ１内には壁電荷が形成される。
【００２４】
上記した如く、選択消去アドレス法に基づく一斉リセット行程Ｒでは、ＰＤＰ５０の全ての画素セルＰＣの表示放電セルＣ１内に壁電荷を形成させ、これら画素セルＰＣを全て点灯セルモードに初期化する。
次に、アドレス行程Ｗでは、Ｙ電極ドライバ５３が正極性の電圧Ｖ１を全ての行電極Ｙ2〜Ｙnに印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｙ2〜Ｙn各々に順次印加して行く。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を０Ｖにさせる。アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加して行くのである。正極性の電圧Ｖ２を有する走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起される。そして、消去アドレス放電に伴いその放電が図７に示した間隙ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の行電極Ｙ及びＸ間で放電が生起される。上述した如き制御放電セルＣ２から表示放電セルＣ１への放電移行により、表示放電セルＣ１内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如き消去アドレス放電は生起されない。よって、上述した如き制御放電セルＣ２から表示放電セルＣ１への放電移行も生じないので、表示放電セルＣ１内の壁電荷の形成状態も現状を維持する。つまり、表示放電セルＣ１内に壁電荷が存在する場合にはこれがそのまま残留し、存在しない場合には壁電荷のこの壁電荷の非形成状態が維持される。
【００２５】
このように、選択消去アドレス法に基づくアドレス行程Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セルＰＣ各々の制御放電セルＣ２内に消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する画素セルＰＣを点灯セルモード、壁電荷が消去された画素セルＰＣを消灯セルモードに設定するのである。
【００２６】
次に、サスティン行程Ｉでは、Ｘ電極ドライバ５１は、負極性のサスティンパルスＩＰXを行電極Ｘ1〜Ｘn各々に繰り返し印加し、Ｙ電極ドライバ５３が負極性のサスティンパルスＩＰYを行電極Ｙ2〜Ｙn各々に繰り返し印加する。そのサスティンパルスの印加は行電極Ｘ1〜Ｘnと行電極Ｙ2〜Ｙnとで交互に行われ、繰り返しはこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけである。サスティンパルスＩＰX又はＩＰYが印加されると、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａと透明電極Ｙａとの間でサスティン放電が生起される。図１２にはそのサスティン放電の放電電流の方向を矢印で示されている。サスティン放電によって発生した紫外線により、図７に示す如く表示放電セルＣ１内に形成されている蛍光体層１６(赤色蛍光層、緑色蛍光層、青色蛍光層)が励起し、その蛍光色に対応した光が前蛍光体層１６面ガラス基板１０を介して放射される。つまり、このサスティン行程Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起されるのである。
【００２７】
負極性のサスティンパルスＩＰX，ＩＰYの印加によって点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の列電極Ｄ側の放電空間には負の壁電荷が形成される。各サスティン行程Ｉは、サスティンパルスＩＰYの行電極Ｙ2〜Ｙn各々への印加で必ず終了する。この終了により、行電極Ｙ2〜Ｙn側の放電空間には正の壁電荷が形成される。よって、表示放電セルＣ１内にはそのサブフィールドのアドレス行程Ｗの終了時の壁電荷状態が形成される。
【００２８】
図１２に示されるように、サブフィールドＳＦ１から次のサブフィールドＳＦ２に移行すると、直ちにアドレス行程Ｗが開始される。上記したように、Ｙ電極ドライバ５３が正極性の電圧Ｖ１を全ての行電極Ｙ2〜Ｙnに印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｙ2〜Ｙn各々に順次印加して行く。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn各々を０Ｖにさせる。アドレスドライバ５５は、このサブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換し、画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。
【００２９】
サブフィールドＳＦ１のサスティン行程Ｉの終了時において表示放電セルＣ１内の壁電荷の形成状態はサブフィールドＳＦ１のアドレス行程Ｗの終了時の状態であるので、サブフィールドＳＦ２においてアドレス行程Ｗを開始するに当たって制御放電セルＣ２から表示放電セルＣ１への放電移行の必要がない。よって、サブフィールドＳＦ２のアドレス行程Ｗでは、正極性の電圧Ｖ２を有する走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの制御放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起される。そして、消去アドレス放電に伴いその放電が図７に示した間隙ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の行電極Ｙ及びＸ間で放電が生起される。サブフィールドＳＦ２のアドレス行程Ｗにおける制御放電セルＣ２から表示放電セルＣ１への放電移行により、表示放電セルＣ１内にサブフィールドＳＦ１において形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加された画素セルＰＣの制御放電セルＣ２内では上記の如き消去アドレス放電は生起されない。よって、サブフィールドＳＦ２のアドレス行程Ｗにおいて制御放電セルＣ２から表示放電セルＣ１への放電移行も生じないので、表示放電セルＣ１内の壁電荷の形成状態も現状を維持する。すなわち、表示放電セルＣ１内にサブフィールドＳＦ１の期間からの壁電荷が存在する場合にはこれがそのまま残留し、存在しない場合には壁電荷のこの壁電荷の非形成状態が維持される。
【００３０】
図示しないサブフィールドＳＦ２のサスティン行程の動作及びその後のサブフィールドの各行程の動作は、上記したサブフィールドＳＦ１のアドレス行程及びサスティン行程における動作と同様である。
図１１及び図１２に示す如き一斉リセット行程Ｒ、アドレス行程Ｗ、及びサスティン行程Ｉによる駆動を、図１０に示す如き１６通りの画素駆動データＧＤに基づいて実行する。図１１及び図１２に示す如き選択消去アドレス法を適用した駆動によれば、サブフィールドＳＦ１〜ＳＦ１５の内で、画素セルＰＣを消灯セルモードから点灯セルモードに推移させることが可能な機会は、サブフィールドＳＦ１の一斉リセット行程Ｒだけである。従って、サブフィールドＳＦ１〜ＳＦ１５の内の１のサブフィールドで消去アドレス放電が生起され、一旦、画素セルＰＣが消灯セルモードに設定されると、それ以降のサブフィールドではこの画素セルＰＣが点灯セルモードに復帰することはない。従って、図１０に示す如き１６通りの画素駆動データＧＤに基づく駆動によれば、表現すべき輝度に対応した分だけ連続したサブフィールド各々において各画素セルＰＣが点灯セルモードに設定される。そして、消去アドレス放電(黒丸にて示す)が生起されるまでの間、各サブフィールドのサスティン行程Ｉにおいて連続してサスティン放電発光(白丸に示す)が為されるのである。
【００３１】
上述した如き駆動により、１フィールド期間内において生起された放電の総数に対応した輝度が視覚される。すなわち、図１０に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示されるサブフィールドにおいて生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００３２】
以上の如き選択消去アドレス法に基づく駆動を行う場合に、アドレス行程Ｗにおいて消去アドレス放電を生起させる際には、正極性の電圧Ｖ２を有する走査パルスＳＰを行電極Ｙに印加すると共に低電圧（０ボルト）の画素データパルスＤＰを列電極Ｄに印加している。このように、制御放電セルＣ２内の列電極Ｄを行電極Ｙよりも低電位とすることにより、制御放電セルＣ２内に形成されている２次電子放出材料層３０が行電極Ｙに対して陰極となる。よって、消去アドレス放電を生起させる際には、２次電子放出材料層３０から良好に２次電子が放出され、制御放電セルＣ２内において消去アドレス放電が確実に生起されるようになるのである。
【００３３】
また、上記実施例においては、Ｎ個（実施例では１５個）のサブフィールドによって（Ｎ＋１）階調分の中間輝度を表現する階調駆動を一例にとってその動作を説明したが、Ｎ個のサブフィールドで２N階調分の中間輝度を表現する階調駆動にも同様に適用可能である。
図１３は本発明の他の実施例としてプラズマディスプレイ装置の構成を示している。図５の装置では、表示ラインを担う行電極Ｘ及びＹが、Ｘ、Ｙ、Ｘ、Ｙなる配置にて配列されている表示パネルを駆動する場合について説明したが、図１３の装置では、行電極Ｘ及びＹが、Ｘ、Ｘ、Ｙ、Ｙ、Ｘ、Ｘ、Ｙ、Ｙなる配置にて配列されてなる表示パネルが用いられている。
【００３４】
図１３のプラズマディスプレイ装置は、図５に示すＰＤＰ５０に代わり、行電極Ｘ及びＹの配列順がＸ、Ｘ、Ｙ、Ｙ、Ｘ、Ｘ、Ｙ、ＹとなるＰＤＰ５００を採用したものであり、その他の構成は図５に示すものと同一である。
ＰＤＰ５００には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ1〜Ｄmが形成されている。更に、ＰＤＰ５００には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ2〜Ｙnが交互にかつ番号順に配列して形成されている。一対の行電極、つまり行電極対(Ｘ2、Ｙ2)〜行電極対(Ｘn、Ｙn)の各々がＰＤＰ５０における第１表示ライン〜第(ｎ−１)表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図１６中の一点鎖線にて囲まれた領域)に、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1、1〜ＰＣ1、m、第２表示ラインに属する画素セルＰＣ2、1〜ＰＣ2、m、・・・・、第(ｎ−１)表示ラインに属する画素セルＰＣn-1、1〜ＰＣn-1、mがマトリクス状に配列されているのである。
【００３５】
図１４〜図１７は、ＰＤＰ５００の内部構造の一部を抜粋して示す図である。なお、図１４は表示面側から眺めた構造を示す平面図である。図１５は図１４に示されるＶ１−Ｖ１線から眺めた断面図であり、図１６はＶ２−Ｖ２線から眺めた断面図である。図１７は図１４に示されるＷ１−Ｗ１線から眺めた断面図である。図１４〜図１７において、図６〜図９に示される符号と同一符号の付されている構造物は互いに同一のものである。
【００３６】
すなわち、ＰＤＰ５００には、ＰＤＰ５０と同様な構造を有する一対の放電セル（表示放電セルＣ１及び制御放電セルＣ２）からなる画素セルＰＣがマトリクス状に配列されている。ただし、ＰＤＰ５００においては、ＰＤＰ５０とは異なり、画面上下方向において互いに隣接する２つの画素セルＰＣ各々の制御放電セルＣ２同士が互いに隣接して配置されている。これら隣接する制御放電セルＣ２各々の放電空間は、図１５に示されるように第１横壁１５Ａ及び誘電体層１７によって遮断されている。
【００３７】
図１８は、上記ＰＤＰ５００を選択消去アドレス法を採用した図１０及び図１１に示す如き駆動シーケンスに従って駆動する際に、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々がＰＤＰ５００に印加する各種駆動パルスを示す図である。
図１８において、一斉リセット行程Ｒ、アドレス行程Ｗ、及びサスティン行程Ｉ各々で印加されるリセットパルスＲＰX、ＲＰY、ＲＰD、画素データパルスＤＰ、走査パルスＳＰ、サスティンパルスＩＰX及びＩＰYの各々は、図１２に示されるものと同一である。つまり、これら各種駆動パルスの印加によって生起される放電、及びその放電に伴う作用が図１２において説明したものと同一である。ただし、図１８に示される駆動では、アドレス行程Ｗの間においてＸ電極Ｘ1〜Ｘnには０Ｖではなく所定の正電圧が印加される。所定の正電圧は、消去アドレス放電が生起された際に、間隙ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の行電極Ｙ及びＸ間で放電が生起される程度の電圧である。
【００３８】
サスティン行程Ｉでは、Ｘ電極ドライバ５１は、負極性のサスティンパルスＩＰXを行電極Ｘ1〜Ｘn各々に繰り返し印加し、Ｙ電極ドライバ５３が負極性のサスティンパルスＩＰYを行電極Ｙ2〜Ｙn各々に繰り返し印加する。そのサスティンパルスの印加は行電極Ｘ1〜Ｘnと行電極Ｙ2〜Ｙnとで交互に行われ、繰り返しはこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけである。サスティンパルスＩＰX又はＩＰYが印加されると、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａと透明電極Ｙａとの間でサスティン放電が生起される。図１８にはそのサスティン放電の放電電流の方向を矢印で示されている。
【００３９】
負極性のサスティンパルスＩＰX，ＩＰYの印加によって点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の列電極Ｄ側の放電空間には負の壁電荷が形成される。各サスティン行程Ｉは、サスティンパルスＩＰYの行電極Ｙ2〜Ｙn各々への印加で必ず終了する。この終了により、行電極Ｙ2〜Ｙn側の放電空間には正の壁電荷が形成される。よって、表示放電セルＣ１内にはそのサブフィールドのアドレス行程Ｗの終了時の壁電荷状態が形成される。
【００４０】
図１９は図５のプラズマディスプレイ装置におけるＰＤＰ５０に印加される各種駆動パルス波形の他の例を示している。この図１９では、図１２に示した各種駆動パルス波形と同様にサブフィールドＳＦ１とその次のサブフィールドＳＦ２の一部のみが示されている。サスティン行程Ｉでは、Ｘ電極ドライバ５１は、正極性のサスティンパルスＩＰXを行電極Ｘ1〜Ｘn各々に繰り返し印加し、Ｙ電極ドライバ５３が正極性のサスティンパルスＩＰYを行電極Ｙ2〜Ｙn各々に繰り返し印加し、サスティン行程Ｉの最後のサスティンパルスＩＰYだけを負極性にて行電極Ｙ2〜Ｙn各々に印加する。このサスティン行程ＩにおけるサスティンパルスＩＰX及びＩＰYの印加方法が図１２の負極性のサスティンパルスだけの印加方法とは異なる点である。図１９のパルス印加方法においても、サスティンパルスの印加は行電極Ｘ1〜Ｘnと行電極Ｙ2〜Ｙnとで交互に行われ、繰り返しはこのサスティン行程Ｉの属するサブフィールドに割り当てられている回数だけである。サスティンパルスＩＰX又はＩＰYが印加されると、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の透明電極Ｘａと透明電極Ｙａとの間でサスティン放電が生起される。図１９にはそのサスティン放電の放電電流の方向を矢印で示されている。
【００４１】
各サスティン行程Ｉは、負極性のサスティンパルスＩＰYの印加によって終了するので、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の列電極Ｄ側の放電空間には負の壁電荷が形成され、行電極Ｙ2〜Ｙn側の放電空間には正の壁電荷が形成される。よって、表示放電セルＣ１内にはそのサブフィールドのアドレス行程Ｗの終了時の壁電荷状態が形成される。
【００４２】
なお、図１３のプラズマディスプレイ装置においても図１９に示されたように、サスティン行程Ｉの最後のサスティンパルスＩＰYだけを負極性にて印加し、それ以外のサスティンパルスＩＰX，ＩＰYは正極性にて印加するようにしても良い。
以上のように、本発明によれば、選択放電の放電確率を向上させて選択動作の高速化を安定的に実現することができる。
【図面の簡単な説明】
【図１】従来のＰＤＰの構造の一部を表示面側から眺めた平面図である。
【図２】図１に示されるＶ−Ｖ線上でのＰＤＰの断面を示す図である。
【図３】図１に示されるＷ−Ｗ線上でのＰＤＰの断面を示す図である。
【図４】ＰＤＰに印加される各種駆動パルスと、その印加タイミングを示す図である。
【図５】本発明を適用したプラズマディスプレイ装置の概略構成を示す図である。
【図６】図５の装置中のＰＤＰの構造の一部を表示面側から眺めた平面図である。
【図７】図６に示されるＶ１−Ｖ１線上でのＰＤＰの断面を示す図である。
【図８】図６に示されるＶ２−Ｖ２線上でのＰＤＰの断面を示す図である。
【図９】図６に示されるＷ１−Ｗ１線上でのＰＤＰの断面を示す図である。
【図１０】選択消去アドレス法における画素データ変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図１１】選択消去アドレス法による駆動時における発光駆動シーケンスの一例を示す図である。
【図１２】図５の装置においてサブフィールドＳＦ１及びＳＦ２の一部の期間にＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。
【図１３】本発明を適用した他のプラズマディスプレイ装置の他の構成を示す図である。
【図１４】図１３の装置中のＰＤＰの構造の一部を表示面側から眺めた平面図である。
【図１５】図１４に示されるＶ１−Ｖ１線上でのＰＤＰの断面を示す図である。
【図１６】図１４に示されるＶ２−Ｖ２線上でのＰＤＰの断面を示す図である。
【図１７】図１４に示されるＷ１−Ｗ１線上でのＰＤＰの断面を示す図である。
【図１８】図１３の装置においてサブフィールドＳＦ１及びＳＦの一部の期間にＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。
【図１９】図５の装置においてサブフィールドＳＦ１及びＳＦの一部の期間にＰＤＰに印加される各種駆動パルスとその印加タイミングを示す図である。
【符号の説明】
５０，５００ ＰＤＰ
５１ Ｘ電極ドライバ
５３ Ｙ電極ドライバ
５５ アドレスドライバ
５６ 駆動制御回路
Ｃ１ 表示放電セル
Ｃ２ 制御放電セル
ＰＣ 画素セル

Claims (10)

  1. 入力映像信号に基づく各画素毎の画素データに応じて、１フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドの各期間に分割することによって画像表示を行う表示装置であって、
    放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられておりかつ前記背面基板側に２次電子放出材料層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルと、
    前記アドレス期間において前記行電極対の各々の一方の行電極に正極性の走査パルスを順次印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となるように１表示ラインずつ前記列電極各々に順次印加して前記第２放電セル内に選択的にアドレス放電を生起せしめるアドレス手段と、
    前記サスティン期間において前記行電極対を構成する行電極各々にサスティンパルスを印加するサスティン手段と、を備え、
    前記サスティン手段は、前記アドレス期間に印加される前記サスティンパルスのうちの最終サスティンパルスを負極性にて前記一方の行電極に印加することを特徴とする表示装置。
  2. 前記サスティン手段は、前記アドレス期間に印加される前記サスティンパルス全てを負極性にて前記一方の行電極に印加することを特徴とする請求項１記載の表示装置。
  3. 前記アドレス手段は、前記第２放電セル内における選択的なアドレス放電を前記第１放電セルに拡張して前記第１放電セルを点灯セル状態又は消灯セル状態のいずれか一方に設定することを特徴とする請求項１記載の表示装置。
  4. 前記放電セルは、前記行電極対を構成する前記一方の行電極と他方の行電極とが放電空間内で第１の放電間隙を介して対向する部分を含み、前記第２放電セルは、前記列電極と前記行電極対の前記一方の行電極とが放電空間内で第２の放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
  5. 前記行電極対を構成する前記一方の行電極と他方の行電極とは、行方向に延びる本体部と前記単位発光領域毎に第１の放電間隙を介して対向して前記本体部から列方向に突出する突出部とを備え、前記第１放電セルは、前記突出部が放電区間内で第１の放電間隙を介する部分を含み、前記第２放電セルは、前記行電極対の前記一方の行電極における本体部と列電極とが放電空間内で第２の放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
  6. 前記単位発光領域各々の第２放電セルの放電空間は、隣接する単位発光領域の放電区間と隔壁によって閉じられていると共に行方向に隣接する単位発光領域各々の第１放電セルの放電空間は連通していることを特徴とする請求項１記載の表示装置。
  7. 前記第１放電セル内のみに放電によって発光する蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
  8. 前記アドレス手段による前記アドレス放電に先立って、前記一方の行電極及び前記列電極間にリセットパルスを前記一方の行電極に印加することにより前記第２放電セル内においてリセット放電を生起せしめるリセット手段を更に含むことを特徴とする請求項１記載の表示装置。
  9. 前記リセットパルスは、前記サスティンパルスに比して立ち上がり区間又は立ち下がり区間でのレベル推移が緩やかな波形を有することを特徴とする請求項１又は８記載の表示装置。
  10. 放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に設けられている複数の行電極対と、前記背面基板の内面において前記行電極対に交叉して配列された複数の列電極とを有し、前記行電極対及び前記列電極の各交差部に、第１放電セルと、前面基板側に光吸収層が設けられておりかつ前記背面基板側に２次電子放出材料層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルを入力映像信号に基づく各画素毎の画素データに応じて駆動する駆動方法であって、
    １フィールドの表示期間をアドレス期間とサスティン期間とを有する複数のサブフィールドの各期間に分割し、
    前記アドレス期間において前記行電極対の各々の一方の行電極に正極性の走査パルスを順次印加しつつ前記走査パルスと同一タイミングにて前記画素データに対応した画素データパルスを前記列電極側が陰極となるように１表示ラインずつ前記列電極各々に順次印加して前記第２放電セル内に選択的にアドレス放電を生起せしめ、
    前記サスティン期間において前記行電極対を構成する行電極各々にサスティンパルスを印加し、
    前記アドレス期間に印加される前記サスティンパルスのうちの最終サスティンパルスを負極性にて前記一方の行電極に印加することを特徴とする駆動方法。
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