JP4445290B2 - プラズマディスプレイパネルの駆動方法 - Google Patents

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Description

画像を表示するプラズマディスプレイパネルの駆動方法に関する。
現在、薄型表示装置として、ＡＣ型(交流放電型)のプラズマディスプレイパネルが製品化されてきている。プラズマディスプレイパネルにおける各画素に対応した放電セルの各々は、放電現象を利用して発光するものである為、最高輝度レベルに対応した発光状態、及び最低輝度レベルに対応した消灯状態の２つの状態しかもたない。そこで、このようなプラズマディスプレイパネルに対して、入力映像信号に対応した中間調の表示輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
サブフィールド法に基づく階調駆動では、発光を実施する回数が夫々に割り当てられている複数のサブフィールド各々にて、１フィールド分の映像信号に対する表示駆動を実施する。この際、各サブフィールドでは、入力映像信号に応じて選択的に各放電セル内に選択放電を生起させて所定量の壁電荷を形成（又は壁電荷を消去）するアドレス行程と、所定量の壁電荷が形成されている放電セルのみを繰り返し放電させてその放電に伴う発光状態を維持するサスティン行程と、を順次実行する。更に、少なくとも先頭のサブフィールドにおいて、上記アドレス行程に先立ち、全ての放電セルを一斉にリセット放電させることにより全放電セル内に所定量の壁電荷を形成（又は、全放電セル内の壁電荷を消去）する初期化行程を実行する。
ここで、全放電セルにおいて一斉に生起される上記リセット放電は、表示すべき画像の内容には何ら関与しないものである為、この放電に伴う発光が画像のコントラストを低下させてしまうという問題があった。
そこで、入力映像信号に基づき輝度レベル０の表示を担う放電セルに対しては、初期化の為のリセット放電を実施させないようにした駆動方法が提案された（特許文献１参照）。かかる駆動方法では、サブフィールド各々のアドレス行程において、発光させるべき放電セルに対して選択放電を生起させる。かかる選択放電によってその放電セル内に所定量の壁電荷を形成させることにより、次のサスティン行程において放電可能な状態に設定するのである。
ところが、ある放電セルにおいて輝度レベル０の表示が長時間継続すると、暗電流等の影響によりその放電セル内に残留していた壁電荷が徐々に減少してしまい、その後のアドレス行程においてこの放電セルに選択放電が生起されても、形成される壁電荷の量が上記所定量に到らなくなる。よって、本来、サスティン行程において放電すべき放電セルが放電しなくなり、誤った表示が為される恐れがあるという問題が生じた。
特開２００１−３１２２４４号公報
本発明は、かかる問題を解決すべく為されたものであり、画像品質を落とすことなくコントラストの向上を図ることが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とするものである。
請求項１記載によるプラズマディスプレイの駆動方法は、各画素を担う複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネルに対し、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うにあたり前記放電セルに対して初期化の為のリセット放電を生起させないようにしたプラズマディスプレイパネルの駆動方法であって、前記サブフィールド各々は、前記入力映像信号に基づき前記放電セルの各々を発光モード又は消灯モードのいずれか一方に設定するアドレス行程と、前記発光モードに設定されている前記放電セルのみを前記サブフィールドの重み付けに対応した期間に亘り発光させるサスティン行程とからなり、前記輝度レベル０の入力映像信号が所定期間以上に亘り継続して入力されて場合に限り、前記サブフィールド各々の内の最も重み付けが小なるサブフィールドの前記アドレス行程では前記放電セル各々の内からランダムに選択した複数の放電セルの各々を強制的に前記発光モードに設定する。
本発明は、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うにあたり、放電セルに対して初期化の為のリセット放電を実施させないようにしたプラズマディスプレイパネルの駆動方法であって、前記サブフィールド各々は、前記入力映像信号に基づき前記放電セルの各々を発光モード又は消灯モードのいずれか一方に設定するアドレス行程と、前記発光モードに設定されている前記放電セルのみを前記サブフィールドの重み付けに対応した期間に亘り発光させるサスティン行程とからなり、前記輝度レベル０の入力映像信号が所定期間以上に亘り継続して入力されて場合に限り、前記サブフィールド各々の内の最も重み付けが小なるサブフィールドの前記アドレス行程では前記放電セル各々の内からランダムに選択した複数の放電セルの各々を強制的に前記発光モードに設定することを特徴とする。
図１は、本発明による駆動方法に基づいてプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置の概略構成を示す図である。
図１において、プラズマディスプレイパネルとしてのＰＤＰ１００は、夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜ＹnがＸＹ交互に配列された前面透明基板（図示せぬ）と、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmが形成されている背面基板（図示せぬ）とを備えている。ＰＤＰ１００では、互いに隣接する一対の行電極（Ｘ、Ｙ）にてＰＤＰ１００の１表示ラインを構成する。すなわち、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnにより、ＰＤＰ１００の第１表示ライン〜第ｎ表示ラインを形成しているのである。前面透明基板と背面基板との間には、放電ガスが封入されている放電空間が形成されており、この放電空間を含む各行電極対と列電極との各交叉部に画素を担う放電セルである画素セルが構築される構造となっている。すなわち、ＰＤＰ１００には、ｎ行×ｍ列なるマトリクス状に画素を担う画素セルが形成されているのである。
発光駆動制御回路１は、例えば図２に示す如きサブフィールド法を採用した発光駆動シーケンスに従ってＰＤＰ１００を発光駆動させるべく、入力映像信号に応じて、Ｙ電極ドライバ２、Ｘ電極ドライバ３、及びアドレスデータドライバ４各々を制御する。
尚、図２に示す発光駆動シーケンスにおいては、映像信号の各フィールド（又はフレーム）は、夫々が選択書込アドレス行程Ｗc、サスティン行程Ｉc及び消去行程Ｅcを含むＮ個のサブフィールドＳＦ１〜ＳＦ（Ｎ）からなる。サブフィールドＳＦ１〜ＳＦ（Ｎ）各々の選択書込アドレス行程Ｗcでは、そのサブフィールドに対応した画素駆動データビットＤＢ（後述する）に応じて、各画素セルが「発光モード」又は「消灯モード」のいずれか一方に設定される。又、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々のサスティン行程Ｉcには、そのサブフィールドの重み付けに対応した発光実施回数（発光期間）が割り当てられている。尚、図２に示す実施例においては、サブフィールドＳＦ１〜ＳＦ（Ｎ）の内でＳＦ１が最も重み付けが小であり、サブフィールドの番号が大になるほどその重み付けも大になる。サスティン行程Ｉcでは、「発光モード」に設定されている画素セルのみを、割り当てられている発光実施回数分だけ繰り返し発光させる。又、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々の消去行程Ｅcでは、「発光モード」に設定された画素セルを「消灯モード」に推移させる。
画素駆動データ生成回路５は、入力映像信号によって示される輝度レベルに応じて、図３に示す如き２N通りのＮビットの画素駆動データＧＤを生成し、論理和演算回路６に供給する。尚、画素駆動データＧＤの第１〜第Ｎビットの各々は、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々に対応しており、そのサブフィールドの選択書込アドレス行程Ｗcにおいて画素セルを発光モードに設定するのか、あるいは消灯モードに設定するのかを指定するものである。図３に示す実施例では、画素駆動データＧＤの各ビットが論理レベル１である場合にはそのビット桁に対応したサブフィールドの選択書込アドレス行程Ｗcにおいて画素セルを発光モードに設定する一方、論理レベル０である場合には消灯モードに設定することを示す。例えば、図３に示す如く、輝度レベル０（図３の階調１）の映像信号に応じて、画素駆動データ生成回路５は、第１〜第Ｎビットが全て論理レベル０となる画素駆動データＧＤを生成する。この際、画素セルは、サブフィールドＳＦ１〜ＳＦ（Ｎ）に亘り消灯モードに設定されることになる。よって、この画素セルは１フィールド（フレーム）に亘り消灯状態を維持することになり黒表示が為される。又、輝度レベル５（階調６で、図３に図示せず）の映像信号に応じて、画素駆動データ生成回路５は、第１〜第Ｎビットの内で第１及び第３ビットのみが論理レベル１となる画素駆動データＧＤを生成する。この際、画素セルは、サブフィールドＳＦ１〜ＳＦ（Ｎ）の内のＳＦ１及びＳＦ３の選択書込アドレス行程Ｗcのみで発光モードに設定されることになる。よって、この画素セルは、サブフィールドＳＦ１〜ＳＦ（Ｎ）の内のＳＦ１及びＳＦ３各々のサスティン行程Ｉcのみでサスティン放電することになる。従って、この際、ＳＦ１及びＳＦ３各々で画素セルがサスティン放電した合計回数に対応した輝度レベル５の表示が視覚されるようになる。
循環付加ビット生成回路７は、先ず、１画面内の画素セル各々の内からランダムに選択した複数の画素セル各々を発光モードに設定させるべき論理レベル１の付加ビットＣＢ、及びその他の画素セル各々に対しては現状態（発光モード又は消灯モード）を維持させるべき論理レベル０の付加ビットＣＢを生成する。例えば、循環付加ビット生成回路７は、１画面内の画素セル各々に対して、図４（ａ）の第１ビットパターンにて示されるが如き夫々１ビットの付加ビットＣＢを生成するのである。次に、循環付加ビット生成回路７は、上記第１ビットパターンによって発光モードへの設定が為されなかった画素セル各々の内からランダムに選択した複数の画素セル各々を発光モードに設定させるべき論理レベル１の付加ビットＣＢ、及びその他の画素セル各々に対しては現状態を維持させるべき論理レベル０の付加ビットＣＢを生成する。例えば、循環付加ビット生成回路７は、１画面内の画素セル各々に対して、図４（ｂ）の第２ビットパターンにて示されるが如き夫々１ビットの付加ビットＣＢを生成するのである。次に、循環付加ビット生成回路７は、上記第１及び第２ビットパターンのいずれにおいても発光モードへの設定が為されなかった画素セル各々を発光モードに設定させるべき論理レベル１の付加ビットＣＢ、及びその他の画素セル各々に対しては現状態を維持させるべき論理レベル０の付加ビットＣＢを生成する。例えば、循環付加ビット生成回路７は、１画面内の画素セル各々に対して、図４（ｃ）の第３ビットパターンにて示されるが如き夫々１ビットの付加ビットＣＢを生成するのである。
ここで、かかる第３ビットパターンに基づく付加ビットＣＢの生成が終了すると、循環付加ビット生成回路７は、再び、第１ビットパターンに基づく付加ビットＣＢの生成を開始し、上述した如き動作を繰り返し実行する。すなわち、循環付加ビット生成回路７は、図４（ａ）の如き第１ビットパターン、図４（ｂ）の如き第２ビットパターン、図４（ｃ）の如き第３ビットパターンの各々に基づく付加ビットＣＢの生成動作を順次、循環して実行するのである。この際、第１ビットパターン、第２ビットパターン、及び第３ビットパターン各々による１サイクル分の生成動作を通して、各画素セル毎に、その画素セルに対応した付加ビットＣＢは必ず１度だけ論理レベル１となる。例えば、図４（ａ）〜図４（ｃ）に示す如く、第２表示ライン・第２列の画素セルに対応した付加ビットＣＢは、第１及び第２ビットパターンでは論理レベル０であるが第３ビットパターンにおいて論理レベル１となる。循環付加ビット生成回路７は、第１（第２、第３）ビットパターンに基づく付加ビットＣＢの生成動作から第２（第３、第１）ビットパターンに基づく付加ビットＣＢの生成動作への切り替えを、入力映像信号のｋフィールド毎（ｋは１以上の整数）に実施する。
そして、循環付加ビット生成回路７は、生成した各画素セル毎の付加ビットＣＢを順次、論理和演算回路６に供給する。
論理和演算回路６は、循環付加ビット生成回路７から供給された各画素セル毎の１ビットの付加ビットＣＢと、その画素セルに対応したＮビットの画素駆動データＧＤの第１ビットとの論理和演算を行い、その演算結果を新たな第１ビットとしたＮビットの画素駆動データＧＤＤをメモリ８に供給する。すなわち、論理和演算回路６は、重み付けが小、つまり発光実施回数（発光期間）の割り当てが最も小なるサブフィールドＳＦ１に対応した画素駆動データＧＤの第１ビットのみに、付加ビットＣＢによる論理和演算を施したものを新たな第１ビットとしたＮビットの画素駆動データＧＤＤを得るのである。
メモリ８は、かかる画素駆動データＧＤＤを順次書き込む。ここで、１画面分、つまり第１行第１列〜第ｎ行第ｍ列の各画素セルに対応した(ｎ×ｍ)個分の画素駆動データＧＤ各々の書き込みが終了すると、メモリ８は、以下の如き読出動作を行う。
メモリ８では、１画面分の各画素セルに対応した画素駆動データＧＤの各々を、ビット桁(第１ビット〜第Ｎビット)毎に分割した画素駆動データビットＤＢ１〜ＤＢ（Ｎ）と捉える。ここで、メモリ８は、各画素セルに対応した画素駆動データビットＤＢ１の各々をサブフィールドＳＦ１にて１表示ライン分ずつ順次読み出し、アドレスデータドライバ４に供給する。次に、メモリ８は、各画素セルに対応した画素駆動データビットＤＢ２の各々をサブフィールドＳＦ２にて１表示ライン分ずつ順次読み出し、アドレスデータドライバ４に供給する。同様に、メモリ８は、各画素セルに対応した画素駆動データビットＤＢ３、ＤＢ４、ＤＢ５、・・・、ＤＢ（Ｎ）を夫々サブフィールドＳＦ３、ＳＦ４、ＳＦ５、・・・、ＳＦ（Ｎ）の各アドレス行程Ｉcにて１表示ライン分ずつ順次読み出し、アドレスデータドライバ４に供給する。
Ｙ電極ドライバ２は、各サブフィールドＳＦの選択書込アドレス行程Ｗcにおいて、ＰＤＰ１００の行電極Ｙ1〜行電極Ｙnへと順次、走査パルスを印加して行く。この間、アドレスデータドライバ４は、メモリ８から供給された１表示ライン分のｍ個の画素駆動データビットＤＢ各々の論理レベルに対応した電圧を有するｍ個の画素データパルスＤＰ1〜ＤＰmを生成し、夫々ＰＤＰ１００の列電極Ｄ1〜Ｄmに印加する。例えば、アドレスデータドライバ４は、画素駆動データビットＤＢが論理レベル１である場合には所定の高電圧、論理レベル０である場合には低電圧（０ボルト）の画素データパルスＤＰを生成する。かかる動作により、上記走査パルスＳＰが印加され、且つ高電圧の画素データパルスＤＰが印加された画素セルのみに選択的に放電（選択書込放電と称する）が生起され、その画素セル内に所定量の壁電荷が形成される。尚、走査パルスが印加されたものの、低電圧の画素データパルスＤＰが印加された画素セルには上記の如き選択書込放電は生起されず、壁電荷の形成も為されない。この際、所定量の壁電荷が形成された画素セルは「発光モード」、壁電荷の形成が為されなかった画素セルは「消灯モード」に夫々設定される。
Ｘ電極ドライバ３は、各サブフィールドＳＦのサスティン行程Ｉcにおいて、そのサブフィールドＳＦの重み付けに対応した回数だけ繰り返しサスティンパルスをＰＤＰ１００の行電極Ｘ1〜Ｘn各々に印加する。更に、この間、Ｙ電極ドライバ２は、そのサブフィールドＳＦの重み付けに対応した回数だけ繰り返しサスティンパルスをＰＤＰ１００の行電極Ｙ1〜Ｙn各々に印加する。尚、図２に示す実施例においては、サブフィールドＳＦ１〜ＳＦ（Ｎ）の内でＳＦ１が最も重み付けが小であり、サブフィールドの番号が大になるほどその重み付けも大になる。すなわち、図２に示される実施例においては、サブフィールドＳＦ１〜ＳＦ（Ｎ）の内で、ＳＦ１のサスティン行程Ｉcにおいて印加されるサスティンパルスの数が最も少なく、ＳＦ（Ｎ）のサスティン行程Ｉcにおいて印加されるサスティンパルスの数が最も多い。ここで、上記サスティンパルスが印加される度に、発光モードに設定された画素セルが放電（サスティン放電と称する）し、その放電に伴う発光状態を維持する。
従って、図３に示す如き２N通りの画素駆動データＧＤに基づく画素駆動データＧＤＤに応じた駆動によれば、１フィールド（フレーム）内において、サスティン放電に伴う発光が為されるサブフィールド（図３中の白丸にて示す）の組み合わせパターンは、図３に示す如く２N通りとなる。よって、かかる駆動によれば、１フィールド（フレーム）内において画素セルがサスティン放電発光した合計回数に対応した、２N階調分の輝度が表現されることになる。
又、各サブフィールドＳＦの消去行程Ｅcでは、Ｘ電極ドライバ３が、比較的短パルス幅の消去パルスを行電極Ｘ1〜Ｘnに同時に印加する。これにより、発光モードに設定された画素セルにおいて消去放電が生起され、その画素セル内に残留する壁電荷が消去される。
以下に、かかる構成による動作について、例えば循環付加ビット生成回路７が１フィールド毎に図４（ａ）〜図４（ｃ）に示す如きビットパターンを変更してそのビットパターンに基づく付加ビットＣＢの生成動作を行う場合を例にとって説明する。
先ず、最初の第１フィールドでは、各画素セルに対応した画素駆動データＧＤにおける第１ビットと、図４（ａ）に示す如き第１ビットパターンに基づく付加ビットＣＢとの論理和演算が施され、その演算結果を新たな第１ビットとした画素駆動データＧＤＤが生成される。よって、この画素駆動データＧＤＤに応じた駆動によれば、サブフィールドＳＦ１において、図４（ａ）中の論理レベル１の付加ビットＣＢに対応した画素セルが入力映像信号に拘わらずに「発光モード」に設定されサスティン放電する。
次に、第２フィールドでは、各画素セルに対応した画素駆動データＧＤにおける第１ビットと、図４（ｂ）に示す如き第２ビットパターンに基づく付加ビットＣＢとの論理和演算が施され、その演算結果を新たな第１ビットとした画素駆動データＧＤＤが生成される。よって、この画素駆動データＧＤＤに応じた駆動によれば、サブフィールドＳＦ１において、図４（ｂ）中の論理レベル１の付加ビットＣＢに対応した画素セルが入力映像信号に拘わらずに「発光モード」に設定されサスティン放電する。
次に、第３フィールドでは、各画素セルに対応した画素駆動データＧＤにおける第１ビットと、図４（ｃ）に示す如き第３ビットパターンに基づく付加ビットＣＢとの論理和演算が施され、その演算結果を新たな第１ビットとした画素駆動データＧＤＤが生成される。よって、この画素駆動データＧＤＤに応じた駆動によれば、サブフィールドＳＦ１において、図４（ｃ）中の論理レベル１の付加ビットＣＢに対応した画素セルが入力映像信号に拘わらずに「発光モード」に設定されサスティン放電する。
この際、上記第１〜第３ビットパターン各々による１サイクル分の生成動作を通して、各画素セルに対応した付加ビットＣＢは必ず１度だけ論理レベル１となる。
すなわち、全ての画素セルは、入力映像信号に拘わらずに、上記の如き第１フィールド〜第３フィールドを通して少なくとも１度はＳＦ１にてサスティン放電することになる。したがって、例え黒表示を担う輝度レベル０の映像信号が長期間に亘り入力された場合においても、全画素セルが上記の如き３フィールド内において必ず１度は放電することになるので、各画素セル内に残留する壁電荷の減少を抑制することができる。尚、各画素セルは、第１フィールド、第２フィールド及び第３フィールド各々にて時間的に分割して放電することになるので、一斉リセット放電の如き、全ての放電セルを同時に一斉に放電させる場合に比して、コントラストの低下を抑えることができる。
従って、例え黒表示を担う輝度レベル０の映像信号が長期間に亘り入力された場合にも、壁電荷の減少が抑制されて正しい選択放電が為されるようになり、それ故、画像品質を落とすことなくコントラストの向上を図ることが出来る。
尚、上記実施例における循環付加ビット生成回路１１では、図４（ａ）〜図４（ｃ）に示す如き３種類のビットパターンに基づき付加ビットを生成するようにしているが、用いるビットパターンは３種類に限られるものではなく、２又は４種類以上の複数であっても構わない。又、上記実施例における論理和演算回路においては、付加ビットＣＢに対する論理和演算の対象を、画素駆動データＧＤにおける第１ビット（サブフィールドＳＦ１に対応したビット桁）にしているが、重み付けの小なるサブフィールドに対応したビット桁であれば第１ビットに限定されない。
又、上記実施例においては、各フィールドのサブフィールドＳＦ１において画素駆動データＧＤの第１ビットと付加ビットＣＢとの論理和演算を常時、実施させるようにしているが、ユーザからの操作に応じて実施させるようにしても良い。 又、全画面が黒表示となる輝度レベル０の映像信号が所定期間以上に亘り継続して入力された場合に限り、この論理和演算を実施させるようにしても良い。この際、発光駆動制御回路１は、黒表示に対応した輝度レベル０の映像信号が所定期間以上に亘り継続して入力された場合には論理レベル１、そうでない場合には論理レベル０の演算実施信号を論理和演算回路６に供給する。論理和演算回路６は、論理レベル０の演算実施信号が供給されている間は、画素駆動データ生成回路５から供給された画素駆動データＧＤをそのまま画素駆動データＧＤＤとしてメモリ８に供給する。一方、論理レベル１の演算実施信号が供給されている間においては、論理和演算回路６は、上記画素駆動データＧＤにおける第１ビットと、付加ビットＣＢとの論理和演算を実行し、その演算結果を新たな第１ビットとした画素駆動データＧＤＤをメモリ８に供給するのである。
要するに、黒表示に対応した輝度レベル０の映像信号が所定期間以上に亘り継続して入力された場合に限り、重み付けが小なるサブフィールドのアドレス行程において、全ての画素セル各々の内からランダムに選択した複数の画素セルの各々を強制的に発光モードに設定するのである。この際、ｋフィールド毎（ｋは１以上の整数）に上記の如きランダム選択を実施することにより、（Ｍ・ｋ）フィールド内（Ｍは２以上の整数）において全ての画素セルを少なくとも１度は発光モードに設定すれば良いのである。
又、上記実施例において発光駆動制御回路１は、図２に示す如き発光駆動シーケンスに従ってＰＤＰ１００を発光駆動制御しているが、その発光駆動シーケンスは図２に示されるものに限定されない。
例えば、発光駆動制御回路１は、図５に示す如き発光駆動シーケンスに従ってＰＤＰ１００を発光駆動制御するようにしても良い。
図５に示す発光駆動シーケンスにおいては、サブフィールドＳＦ１〜ＳＦ（Ｎ）各々において、図２に示される発光駆動シーケンスと同様にサスティン行程Ｉcを実行する。この際、図５に示す発光駆動シーケンスでは、先頭のサブフィールドＳＦ１においてはサスティン行程Ｉcに先立ち、図２に示す発光駆動シーケンスと同様に選択書込アドレス行程Ｗcを実行するが、それ以降のサブフィールドＳＦ２〜ＳＦ（Ｎ）各々では選択消去アドレス行程ＷＥcを実行する。かかる選択消去アドレス行程ＷＥcにおいては、Ｙ電極ドライバ２が、ＰＤＰ１００の行電極Ｙ1〜行電極Ｙnへと順次、走査パルスを印加して行く。この間、アドレスデータドライバ４は、メモリ８から供給された１表示ライン分のｍ個の画素駆動データビットＤＢ各々の論理レベルに対応した電圧を有するｍ個の画素データパルスＤＰ1〜ＤＰmを生成し、夫々ＰＤＰ１００の列電極Ｄ1〜Ｄmに印加する。例えば、アドレスデータドライバ４は、画素駆動データビットＤＢが論理レベル１である場合には所定の高電圧、論理レベル０である場合には低電圧（０ボルト）の画素データパルスＤＰを生成する。かかる動作により、上記走査パルスＳＰが印加され、且つ高電圧の画素データパルスＤＰが印加された画素セルのみに選択的に放電（選択消去放電と称する）が生起され、その画素セル内に残留する壁電荷が消去される。尚、走査パルスが印加されたものの、低電圧の画素データパルスＤＰが印加された画素セルには上記の如き選択消去放電は生起されず、画素セル内の壁電荷はそのまま残留する。この際、所定量の壁電荷が残留する画素セルは「発光モード」、壁電荷が消去された画素セルは「消灯モード」に夫々設定される。
又、図５に示す発光駆動シーケンスでは、最後尾のサブフィールドＳＦ（Ｎ）においてのみで、サスティン行程Ｉcの実行後、消去行程Ｅcを実行する。
更に、図５に示す発光駆動シーケンスに従ってＰＤＰ１００を発光駆動するにあたり、画素駆動データ生成回路５は、入力映像信号によって示される輝度レベルに応じて、図６に示す如き（Ｎ＋１）通りのＮビットの画素駆動データＧＤを生成して論理和演算回路６に供給する。
従って、図６に示す如き（Ｎ＋１）通りの画素駆動データＧＤに基づく駆動によれば、輝度レベル０を表現する場合（第１階調）を除き、先頭のサブフィールドＳＦ１の選択書込アドレス行程Ｗcにて１表示ライン分ずつ各画素セル内で選択書込アドレス放電（二重丸にて示す）が生起される。これにより、１表示ライン分ずつ各画素セル内に所望量の壁電荷が形成されて行き、全ての画素セルが発光モードに設定されるのである。そして、最大輝度レベルを表現する場合（第Ｎ＋１階調）を除き、画素駆動データＧＤによって表される輝度レベルに応じて、サブフィールドＳＦ２〜ＳＦ（Ｎ）の内のいずれか１のサブフィールドにおいて選択消去アドレス放電（黒丸にて示す）が生起される。かかる選択消去アドレス放電により、画素セル内に残留する壁電荷が消去され、この画素セルは消灯モードに設定される。すなわち、各画素セルは、表現すべき中間輝度に対応した分だけ連続したサブフィールドＳＦ各々で発光モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電（白丸にて示す）するのである。この際、１フィールド（フレーム）内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図６に示す如き第１〜第（Ｎ＋１）階調駆動による（Ｎ＋１）種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した（Ｎ＋１）階調分の中間輝度が表現される。
又、ＰＤＰ１００の画素セルとしては、図７及び図８に示される構造を採用しても良い。尚、図７は、表示面側から眺めた場合におけるＰＤＰ１００の内部構造の一部を抜粋して示す平面図であり、図８は、図７に示されるＶ１−Ｖ１線から眺めた断面図である。
図７に示すように、行電極Ｙは、表示画面の行方向（左右方向）に伸長する帯状のバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸長しており、その一端及び他端が夫々図７に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の行方向（左右方向）に伸長する帯状のバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸長しており、その一端が図７に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図７に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図８に示す如く、ＰＤＰ１００の表示面を担う前面透明基板１０の内側の面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図７に示す如く表示面の行方向（左右方向）に伸長して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層（図示せず）によって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向に伸長している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸長して形成されている。又、図８に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ3、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図８に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図８に示すように、嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図８に示す如く第２横壁１５Ｂと嵩上げ誘電体層１２との間には、放電ガスの流通が可能な隙間ｒが存在する。第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電の干渉を防ぐべくこの第１横壁１５Ａに沿った方向に伸長した誘電体層１７が形成されている。ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図７中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。更に、図７及び図８に示す如く画素セルＰＣは、第２横壁１５Ｂによって表示セルＣ１及び選択セルＣ２に区分けされている。表示セルＣ１は、図７及び図８に示されるように、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、嵩上げ誘電体層１２と、２次電子放出材料層３０とを含む。尚、表示セルＣ１内では、図７に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。又、図８に示す如く、表示面の上下方向(図８では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。一方、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図８に示す如き隙間ｒにて連通している。このように、各画素セルＰＣは、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。
本発明による駆動方法に基づいてプラズマディスプレイパネルを階調駆動するプラズマディスプレイ装置の概略構成を示す図である。 図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。 図２に示す発光駆動シーケンスに従った駆動を行う際に画素駆動データ生成回路５で生成される画素駆動データＧＤと、１フィールド（フレーム）内での発光パターンを示す図である。 循環付加ビット生成回路７において生成される付加ビットＣＢによるビットパターンの一例を示す図である。 図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。 図５に示す発光駆動シーケンスに従った駆動を行う際に画素駆動データ生成回路５で生成される画素駆動データＧＤと、１フィールド（フレーム）内での発光パターンを示す図である。 画素セルの構造の一例を示す平面図である。 図７に示される画素セルの断面図である。
主要部分の符号の説明
１ 発光駆動制御回路
５ 画素駆動データ生成回路
６ 論理和演算回路
７ 循環付加ビット生成回路

Claims (1)

  1. 各画素を担う複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネルに対し、入力映像信号の各フィールドを構成する複数のサブフィールド毎に駆動して階調表示を行うにあたり前記放電セルに対して初期化の為のリセット放電を生起させないようにしたプラズマディスプレイパネルの駆動方法であって、
    前記サブフィールド各々は、前記入力映像信号に基づき前記放電セルの各々を発光モード又は消灯モードのいずれか一方に設定するアドレス行程と、前記発光モードに設定されている前記放電セルのみを前記サブフィールドの重み付けに対応した期間に亘り発光させるサスティン行程とからなり、
    前記輝度レベル０の入力映像信号が所定期間以上に亘り継続して入力されて場合に限り、前記サブフィールド各々の内の最も重み付けが小なるサブフィールドの前記アドレス行程では前記放電セル各々の内からランダムに選択した複数の放電セルの各々を強制的に前記発光モードに設定することを特徴とするプラズマディスプレイパネルの駆動方法。
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