KR20030017399A - 세라믹 커패시터의 처리 방법 - Google Patents

세라믹 커패시터의 처리 방법 Download PDF

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Abstract

본 발명의 세라믹 커패시터의 처리 방법은 제1DC 전원에 의해 세라믹 커패시터에 DC 전압을 인가하는 제1단계, 및 제2DC 전원에 의해 DC 전압을 인가하여 상기 제1단계에서 DC 전압의 인가에 의해 발생한 분극작용 방향과 역 방향의 분극작용을 세라믹 커패시터에서 발생시키고 이에 따라 세라믹 커패시터에 잔류하는 전하를 감소시키는 제2단계를 포함한다.

Description

세라믹 커패시터의 처리 방법{Method of processing a ceramic capacitor}
본 발명은 세라믹 커패시터 처리 방법에 관한 것이다.
세라믹 커패시터들은 산화 티타늄 및 티탄산 바륨과 같은 세라믹 재료를 유전체 부재로서 이용한다. 상기 세라믹 커패시터와 같은 제품의 품질 보증을 하기 위한 특성 선별 시험에서, 세라믹 커패시터들은 DC 전압으로 충전되고, 그 다음 방전된다. 이 시험은 절연 저항 시험 및 파괴 전압 시험을 포함한다. 그러나, 이 세라믹 커패시터들은 완전히 방전되는 것이 아니고, 분극작용으로 인해 일부 전하가 트랩(trap)되어 내부에 잔류된다.
이하, 분극작용에 대해 설명한다. 세라믹 커패시터에서는, 세라믹 재료를 유전체 부재로서 이용하기 때문에, 내부에 있는 유전체 입자들 각각은 양극과 음극을 갖는 각각의 전기 쌍극자들을 형성한다. DC 전압 인가 전에, 전기 쌍극자들은 서로 자유롭게 회전이 가능하여, 전기적으로 중화된다. 따라서, 세라믹 커패시터는 소정의 용량을 갖는다. 상술한 선별 시험 도중 DC 전압이 인가될 때, 음극들은 세라믹 커패시터의 양으로 대전된 전극으로 향하는 반면에 양극들은 음으로 대전된 전극으로 향하도록 내부 전기 쌍극자들이 배열된다. 따라서, DC 전압 인가 후 세라믹 커패시터에서, 전기 쌍극자는 전류의 흐름을 억제하는, 즉, 용량이 감소되도록 배열된다.
용량을 감소시키는 세라믹 커패시터는 제품으로서 이용될 수 없다. 따라서, 세라믹 커패시터의 용량을 회복하기 위해서는, 감소된 용량을 갖는 세라믹 커패시터는 일반적으로 절연 저항 시험 후 어닐링(annealing) 처리를 실행한다. 이 처리에서, 세라믹 커패시터는 내부 유전체 부재의 큐리점(Curie point; 분극이 사라지는 온도) 이상의 온도로 가열된다. 따라서, 세라믹 커패시터에서, 유전체 부재의 배열된 전기 쌍극자는 자유로워서, 전기 쌍극자가 서로 자유롭게 회전이 가능하며, 이에 따라 세라믹 커패시터의 용량이 회복된다.
세라믹 커패시터가 고온으로 가열되어야 하기 때문에, 상술한 어닐링 처리는 장시간이 걸린다. 따라서, 생산 능력을 증가시키기 위해서는, 세라믹 커패시터는 일괄 처리에 의해 제조된다; 즉, 커패시터 마다 하나씩 하나씩 처리되는 대신에 다수의 세라믹 커패시터가 동시에 처리된다.
이 일괄 처리에서, 수 많은 세라믹 커패시터가 금속 트래이(tray)에 탑재되어 어닐링 처리가 수행된다. 세라믹 커패시터들이 이 트래이에서 떼어낼 때, 세라믹 커패시터들은 어닐링 처리시 고온으로 인해 트래이의 표면에 부착되어, 떼어내기가 더욱 곤란해 진다. 세라믹 커패시터를 떼어낸다고 하더라도, 세라믹 커패시터들의 성분 부착에는 트래이를 청소하는 등에 걸리는 시간이 소요되고, 이에 따라 제조 효율의 저하를 초래한다.
게다가, 세라믹 커패시터 제조 공정에서 시험 후 실행되는 어닐링 처리의 일부로서, 커패시터들은 고온으로 가열되기 때문에 냉각시키는 시간이 필요하게 된다. 결과적으로, 어닐링 처리는 테이핑(taping) 또는 벌크 패킹(bulk packing)과 같은 제조 후 패킹 제품 공정으로부터 개별적으로 실행되어야 한다.
어닐링 처리 및 패킹 처리는 상술한 바와 같이 개별적으로 실행되기 때문에, 최소한 증가된 작업량에 대해 세라믹 커패시터의 제조 비용이 더 높아진다. 또한,한 번의 어닐링 처리에 더 긴 시간이 요구되며, 생산 능력의 감소를 초래한다.
따라서, 발명자들은 상술한 어닐링 처리에 대한 집중적인 연구를 하였고, 어닐링 처리가 실행될 때 회로 기판에 세라믹 커패시터 솔더링 시 고열로 가열함으로써 세라믹 커패시터의 용량 회복이 이루어지는 것이라고 생각하게 되었다. 티탄산 바륨의 큐리점, 즉, 어닐링 처리 시의 온도는 약 130℃인 반면에, 솔더링 온도는 큐리점 이상으로 설정된다.
어닐링 처리가 솔더링에 의해 이루어질 수 있다는 전제의 추가 연구 결과로서, 솔더링에 의한 어닐링 처리 시에 전압이 발생하는 단점이 발견됐다.
따라서, 본 발명은 상술한 바와 같이 어닐링 처리를 이용하지 않고, 솔더링과 같이, 세라믹 커패시터에 고온의 열이 가해지는 후기-공정에서 세라믹 커패시터의 용량이 회복된다는 것을 전제로 한다. 또한, 본원 발명의 목적은 솔더링과 같은 고온 처리에서 전기 방전을 수반하는 전압의 발생을 저지하도록 내부 정전 흡수 전하량이 보통 전기 소자에 의해 감소되는 세라믹 커패시터의 처리 방법을 제공하는 것이다. 이런 방법은 전반적인 작업량, 제조 시간, 및 제조 비용을 감소시킬 수 있다.
도 1은 본 발명의 실시형태에 따른 세라믹 커패시터 처리 방법에 있어서 DC 전압 인가 전의 세라믹 커패시터의 개략도이다.
도 2는 본 실시형태에 따른 세라믹 커패시터 처리 방법에 있어서 DC 전압 인가시 세라믹 커패시터의 개략도이다.
도 3은 본 실시형태에 따른 세라믹 커패시터 처리 방법에 있어서 방전시 세라믹 커패시터의 개략도이다.
도 4는 본 실시형태에 따른 세라믹 커패시터 처리 방법에 있어서 역극성의 DC 전압 인가시 세라믹 커패시터의 개략도이다.
도 5는 본 실시형태에 따른 세라믹 커패시터 처리 방법에 있어서 방전시 세라믹 커패시터의 개략도이다.
도 6은 본 실시형태에 따른 세라믹 커패시터 처리 방법의 단계들을 나타내는 흐름도이다.
도 7은 세라믹 커패시터에서 잔류 전하를 감시하는 회로도이다.
본 발명은 DC 방전 전압을 세라믹 커패시터에 인가한 후 내부 전극에 잔류하는 전하가 감소되는 세라믹 커패시터의 처리 방법에 관한 것으로, 상기 DC 방전 전압이 인가될 때 전기적 수단에 의해 세라믹 커패시터에서 발생한 분극작용의 방향과 역방향으로 분극을 발생시키는 단계를 포함한다.
본 발명의 바람직한 실시형태에서, DC 전압이 이미 세라믹 커패시터에 인가되기 때문에, 세라믹 커패시터 내의 전기 쌍극자들이 배열되어 있다. 따라서, 세라믹 커패시터의 용량이 감소하게 된다. 그 다음, 전 단계에서 발생한 분극작용의 방향과 역방향의 분극작용이 세라믹 커패시터 내에서 발생한다. 분극작용은 서로 다른 방향으로 형성되기 때문에, 세라믹 커패시터 내의 잔류 전하가 감소된다. DC 전압에 의해 세라믹 커패시터에 발생한 분극작용의 방향과 역방향의 분극작용이 전기적 수단에 의해 발생하기 때문에, 커패시터 내의 잔류 전하는 감소하게 된다. 따라서, 예를 들어, 세라믹 커패시터가 회로 기판에 솔더링될 때 발생한 전압은 감소하게 된다.
본 발명의 바람직한 실시형태들은, 상술한 여러가지 단점들을 고려한 것으로, 세라믹 커패시터의 제조 공정에 있어서 주지의 어닐링 처리가 필요없는 장점을 갖는다. 따라서, 작업량이 감소하게 되고, 제조 비용 및 제조 시간을 절감할 수 있다. 이 경우에, 감소된 용량은 솔더링과 같은 제조 후 고온 처리에서 감극에 의해 회복된다.
본 발명의 보다 바람직한 실시형태들에 따르면, 전기 소자는 인가된 DC 전압의 극성에 대하여 역극성을 갖는 세라믹 커패시터에 DC 전압을 인가하는 방식으로 정전 흡수 전하를 감소시킨다.
선택적으로, 전기 소자는 극성이 점진적으로 변하고 진폭이 점진적으로 줄어드는 극성 변화 전압을 인가하는 방식으로 정전 흡수 전하를 감소시킨다. 이런 극성 변화 전압이 인가되는 경우, 정전 흡수 전하는 특별한 조건을 설정하지 않고서도 중화된다. 즉, 역극성이 인가될 때 전압 및 인가 시간이 설정되어야 하지만, 극성 변화가 이용되는 경우 어떤 형태의 세라믹 커패시터들도 동일한 조건에서 처리될 수 있다. 구형파 및 정현파는 극성 변화 전압의 파의 예로서 주어질 수 있다.
또한, 전하의 감소량은 커패시커가 고온으로 가열될 때 세라믹 커패시터에 의해 발생한 전압이 소정의 값 보다 크지 않도록 설정되는 것이 바람직하다. 이 경우에, 전하는 충분히 자유로워지고, 그런 목적에 소요되는 시간을 적절하게 감소시킬 수 있다.
또한, 세라믹 커패시터에 잔류하는 전하량이 감시되고, 세라믹 커패시터에 인가된 DC 전압이 전하량에 기초하여 조정되는 것이 바람직하다. 따라서, 정전 흡수 전하는 고정밀도로 중화되는 것이 바람직하다.
DC 전압이 세라믹 커패시터에 인가되는 방식은 특별히 한정되지는 않지만, 본 발명은 소정의 잔류 전하량을 얻을 때 고정 DC 전압이 인가되어 차단되는 방식 및 잔류 전하량을 소정의 값으로 접근시킬 때 전압이 점진적으로 감소되는 방식 등이 제공된다.
<바람직한 실시형태들>
이제, 본 발명의 바람직한 실시형태들이 첨부된 도면을 참조로 하여 상세히 기술된다.
본 발명의 일 실시형태에 따른 세라믹 커패시터 처리 방법은 도 1 내지 6을 참조로 기술된다. 도 1 내지 5 각각은 DC 전압의 인가 전 세라믹 커패시터의 상태, DC 전압 인가, 방전, 정전 흡수 전하 중화 및 단락에 해당한다. 도 6은 세라믹 커패시터의 처리 방법의 흐름도이다. 도 1 내지 5를 참조로, 세라믹 커패시터(10)는 한 쌍의 전극(11) 및 그 사이의 유전체 부재(12)를 포함한다. 유전체 부재(12)는 전기 쌍극자(13)를 포함하며, 그 방향은 화살표로 나타낸다. 전기 쌍극자(13)의 양극은 +부호로 나타내고, 반대로 음극은 -부호로 나타낸다. 양 전하는 14로 표시하고, 음 전하는 15로 표시한다.
제1DC 전원(16)은 DC 전압을 세라믹 커패시터(10)에 인가하는데 이용되어, 전기 쌍극자(13)가 소정의 방향으로 배열하게 한다. 제2DC 전원(17)은 제1DC 전원(16)의 극성에 대하여 역극성을 갖도록 세라믹 커패시터(10)에 접속되고 제1DC 전원(16)에 의해 인가된 DC 전압의 극성에 대하여 역극성을 갖는 DC 전압을 인가하는데 이용된다. 단락회선(18)은 세라믹 커패시터(10)의 전극(11)을 전기적으로 단락시키는데 이용된다.
세라믹 커패시터(10)에 DC 전압을 인가하기 전(도 1 및 도 6의 단계 S1)에는, 내부 유전체 부재(12) 내의 전기 쌍극자(13)는 자유롭게 회전이 가능하게 되고, 전기 쌍극자(13)는 양극 및 음극에 의해 서로 전기적으로 중화된다. 따라서, 소정의 용량이 존재한다. 개략적으로는, 전기 쌍극자(13)는 자유롭게 회전이 가능하게 되는 직방체형 입자 내에 대향하는 양극 및 음극을 갖는다.
DC 전압 인가(도 2 및 도 6의 단계 S2)
세라믹 커패시터(1)에 대한 절연 저항 시험 및 파괴 전압 시험을 포함하는 특성 선별 시험을 실행하기 위해, 단계 S2에서는, 제1DC 전원(16)이 세라믹 커패시터(16)에 접속된다. 따라서, 세라믹 커패시터(10) 내의 전기 쌍극자(13)는 음극이 세라믹 커패시터(10) 내의 양 전하(14)로 대전된 전극(11)으로 향하는 반면에, 양극은 음 전하(15)로 대전된 전극(11)으로 향하도록 배열된다.
결과적으로, DC 전압 인가 후, 세라믹 커패시터(10) 내의 전기 쌍극자(13)의 화살표 방향은 전류 흐름을 방해하도록 배열된다; 즉, 용량이 낮아진다.
충전이 완료할 때, 상기 시험들에서 절연 저항 및 파괴 전압이 측정된다.
방전(도 3 및 도 6의 단계 S3)
그 다음, 단락 회선(18)은 2개의 전극(11) 사이에 접속되고, 이에 따라 세라믹 커패시터(10)가 방전된다. 따라서, 세라믹 커패시터(1)의 전극(11)에서 양 전하(14) 및 음 전하(15)는 줄어든다; 그러나, 일부 양 전하(14) 및 음 전하(15)는 전기 쌍극자(13)에 의해 트랩(trap)되어 세라믹 커패시터(10) 내에 잔류하며, 이들 전하는 정전 흡수 전하를 구성한다.
즉, 일부 전기 쌍극자는 자유롭게 회전이 가능하게 되지만, 잔류 쌍극자는, 도 3에 도시된 바와 같이, 화살표 방향으로 배열된다. 이 상태에서, 세라믹 커패시터(10)의 용량은 낮아진다.
역극성을 갖는 DC 전압 인가(도 4 및 도 6의 단계 S4)
그 다음, 제1DC 전원(16)의 극성에 대하여 역극성을 갖는 제2DC 전원(17)은 세라믹 커패시터(10)에 접속된다. 이 접속으로 인해, 도 4에서 화살표가 나타낸 바와 같이, 세라믹 커패시터(10) 내의 일부 전기 쌍극자(13)가 이전의 분극 작용과 역방향으로 배열된다. 도 4에서, 2가지 형태의 화살표가 서로 역방향으로 도시되어 있다. 좌방향 화살표는 제1DC 전원과 관련된 분극작용(제1방향의 분극 작용)의 방향을 나타내고, 반면에 우방향 화살표는 제2DC 전원(17)과 관련된 분극작용(제2방향의 분극작용)의 방향을 나타낸다.
정전 흡수 전하는 양 방향의 분극작용에 의해 중화되고, 이에 따라 감소되거나 없어진다.
방전(도 5 및 도 6의 단계 S6)
그 다음, 도 5에 도시된 바와 같이, 단락 회선(18)은 세라믹 커패시터(10)의 전극(11) 사이에 접속되고, 이에 따라 세라믹 커패시터(10)는 방전된다. 따라서, 세라믹 커패시터(10)에서 분극작용의 제1방향의 전기 쌍극자와 분극작용의 제2방향의 전기 쌍극자가 서로 접속된다.
이 상태에서, 정전 흡수 전하량은 극히 적다. 그러나, 모든 전기 쌍극자가 자유롭게 회전이 가능하게 되는 도 1에 도시된 상태와 반대로, 도 5에 도시된 상태에서는 전기 쌍극자가 배열되어 있어서, 세라믹 커패시터(10)의 용량이 감소되도록 배열된다.
상술한 처리 단계들을 갖는 본 실시형태에 따르면, 잔류 전하는 상당히 감소된다. 따라서, 다음 공정에서, 예를 들면, 세라믹 커패시터를 회로 기판에 솔더링하는 공정에서 발생한 전압이 감소하게 된다. 또한, 세라믹 커패시터(10)의 제조 공정으로부터 주지의 어닐링 처리가 필요가 없어서, 작업량을 줄일 수 있는 역할을 한다. 따라서, 제조 비용 및 제조 시간이 감소된다.
또한, 세라믹 커패시터(10)의 용량은 제조 후 솔더링과 같은 고온 처리에 의해 회복될 수 있다.
본 발명은 상술한 실시형태에 한정되는 것은 아니고, 여러가지 응용 및 변형이 가능하다.
(1)상술한 실시형태에서, 제2DC 전압이 제1DC 전압과 반대로 인가된다. 선택적으로, 구형파 전압이나 정현파 전압과 같은 변화 극성을 갖는 전압이 제1DC 전압과 반대로 인가될 수 있다.
즉, 상술한 실시형태의 단계 S4에서 제2DC 전압을 인가하는 대신에, 구형파 전압 또는 정현파 전압과 같은 변화 극성을 갖는 전압이 인가되어, 그 진폭이 점진적으로 줄어들어, 마침내 전압 인가가 정지된다.
본 실시형태에 따르면, 세라믹 커패시터에 인가된 전압은 변화-극성 전압의 인가의 초기 단계에서 크기 때문에, 세라믹 커패시터 내의 대부분의 전기 쌍극자들은 그들 방향을 교번한다; 즉, 전기 쌍극자는 회전한다. 시간이 지연될 때는, 극성 변화 전압의 진폭이 줄어든다. 일부 전기 쌍극자는 더 이상 변화-극성 전압의 변화를 따르지 않기 때문에, 제1 및 제2방향으로 모두 배열된 전기 쌍극자들은 세라믹 커패시터에 존재한다. 마직막 단계에서, 변화-극성 전압의 레벨이 실질적으로 0에 도달한 다음 변화-극성 전압의 인가가 정지된다. 이 때, 제1 및 제2방향의 전기 쌍극자의 양은 실질적으로 동일하다. 각 방향의 전기 쌍극자의 양은 상술한 바와 같이 실질적으로 동일해 질 때, 정전 흡수 전하는 실질적으로 상쇄되어 없어진다. 따라서, 이런 변형은 이전 실시형태와 같은 동일한 이점을 이룬다.
(2) 처음에 상술한 실시형태에서, 단계 S2에서는 세라믹 커패시터에 대해 충전 처리가 실행되고, 단계 S3에서는 세라믹 커패시터에 대해 방전 처리가 실행된다. 선택적으로, 적분 처리는 단계 S3에서 충전 및 방전과 동시에 실행될 수 있고, 적분 처리는 또한 단계 S5에서 충전과 동시에 실행될 수 있다. 충전은 적분값에 기초하여 제어되므로, 정전 흡수 전하량은 소정의 양보다 크지 않게 된다. 이 경우에, 정전 흡수 전하는 정전 흡수 전하량을 실질적으로 측정하는 동안 제어되어 상쇄되고, 정전 흡수 전하를 보다 확실하게 감소시키는 역할을 한다. 따라서, 세라믹 커패시터에 잔류하는 전하량은 고정밀도로 감시된다.
이제, 도 7을 참조로 하여 감시 회로가 상세하게 기술된다. 도 7에서, 참조 번호 10은 감시되는 대상인 세라믹 커패시터를 나타내고, 참조 번호 16은 세라믹 커패시터(10)에 양 전압을 인가하는 제1DC 전원을 나태내며, 참조 번호 17은 세라믹 커패시터(10)에 음 전압을 인가하는 제2DC 전원을 나타내고, 참조 번호 18은 단락회로 회선을 나타내며, 참조 번호 20은 멀티플렉서를 나태내고, 참조 번호 21은 전류 제한 저항을 나타내며, 참조 번호 22는 전기 계전기를 나타내고, 참조 번호 23은 전류 적분 커패시터를 나타내며, 참조 번호 24는 연산 증폭기를 나타낸다.
도 7에서 세라믹 커패시터(10)의 좌측에 위치한 회로는 제1DC 전원(16)에 의해 양 전압을 세라믹 커패시터(10)에, 제2DC 전원(17)에 의해 음 전압을 세라믹 커패시터(10)에 각각 인가하는 회로이다. 멀티플렉서(20)는 전류 제한 저항을 통해 제1DC 전원(16), 제2DC 전원(17) 및 단락회로 회선(18)에 접속되고, 이에 따라 세라믹 커패시터(10)는 상기한 것들에 선택적으로 접속되며, 세라믹 커패시터(10)에 전압의 인가를 방전으로 스위치(switch)할 수 있게 된다. 세라믹 커패시터(10)에전압을 인가하는 경우에, 멀티플렉서(20)는 전압 인가의 극을 반전(switch)시킬 수 있게 한다.
도 7에서 세라믹 커패시터(10)의 우측에 위치한 회로는 전기 계전기(22), 전류 적분 커패시터(23) 및 연산 증폭기(24)를 포함하는 전류 적분 회로이다. 세라믹 커패시터(10)에 축적된 정전 흡수 전하는 출력 전압 "V"로 전류 적분 회로로부터 출력된다.
또한, 전류 적분 회로는 여기에서 설명된다. 세라믹 커패시터(10)로부터 전류 "i"가 연산 증폭기(24)의 특성에 의해 전류 적분 커패시터(23)를 통과하기 때문에, 전류 적분 회로(23)의 용량이 "C"로 입력되는 경우 회로 출력 전압 "V"는 "-VC"로 표현된다. 회로 출력 전압 "V"는 세라믹 커래시터(10)를 통해 흐르는 전류 "i"의 시간 적분을 의미하기 때문에, 축적된 전하 "Q"는 "Q=idt=-VC"로 표현된다. 그러므로, 양 전압이 세라믹 커패시터(10)에 인가될 때, 전류 "i"는 양이므로 축적된 전하 "Q"는 증가하는 반면에, 음 전압이 세라믹 커패시터(10)에 인가될 때, 전류 "i"가 음이므로 축적된 전하 "Q"는 감소한다. 따라서, 도 7에 도시된 회로에서는, 세라믹 커패시터(10)에 축적된 전하량에 비례하는 전압이 출력된다.
본 실시형태에서, 전기 계전기(22)는 전류 적분 커패시터(23)에 축적된 전하를 방전함으로써 전류 적분 커패시터(23)에 축적된 전하량을 "0"으로 설정하는데 이용된다. 세라믹 커패시터(10)을 처리하기 바로 전에 전기 계전기(22)를 닫고 그 다음 전기 계전기(22)를 개방하여 처리를 개시함으로써 쉽게 처리되는 세라믹 커패시터(10)의 전하만을 감시할 수 있게 된다.
기타 변형은 다음 청구항들 만으로 정의되는 본 발명의 청구을 벗어나지 않는 범위 내에서 가능하다.
본 발명은 DC 방전 전압을 세라믹 커패시터에 인가한 후 내부 전극에 잔류하는 전하가 감소되는 세라믹 커패시터의 처리 방법에 관한 것으로, 상기 DC 방전 전압이 인가될 때 전기적 수단에 의해 세라믹 커패시터에서 발생한 분극작용의 방향과 역방향으로 분극을 발생시키는 단계를 포함한다.
본 발명의 바람직한 실시형태에서, DC 전압이 이미 세라믹 커패시터에 인가되기 때문에, 세라믹 커패시터 내의 전기 쌍극자들이 배열되어 있다. 따라서, 세라믹 커패시터의 용량이 감소하게 된다. 그 다음, 상기 단계에서 발생한 분극작용의 방향과 역방향의 분극작용이 세라믹 커패시터 내에서 발생한다. 분극작용은 서로 다른 방향으로 형성되기 때문에, 세라믹 커패시터 내의 잔류 전하가 감소된다. DC 전압에 의해 세라믹 커패시터에 발생한 분극작용의 방향과 역방향의 분극작용이 전기적 수단에 의해 발생하기 때문에, 커패시터 내의 잔류 전하는 감소하게 된다. 따라서, 예를 들어, 세라믹 커패시터가 회로 기판에 솔더링될 때 발생한 전압은 감소하게 된다.
본 발명의 바람직한 실시형태들은, 상술한 여러가지 단점들을 고려한 것으로, 세라믹 커패시터의 제조 공정에 있어서 주지의 어닐링 처리가 필요없는 장점을 갖는다. 따라서, 작업량이 감소하게 되고, 제조 비용 및 제조 시간을 절감할 수 있다. 이 경우에, 감소된 용량은 솔더링과 같은 제조 후 고온 처리에서 감극에 의해 회복된다.

Claims (7)

  1. DC 방전 전압을 세라믹 커패시터에 인가한 후 내부 전극에 잔류하는 전하가 감소되는 세라믹 커패시터의 처리 방법으로서,
    상기 DC 방전 전압이 인가될 때 전기적 수단에 의해 상기 세라믹 커패시터에 발생하는 분극작용의 방향과 역방향으로 분극작용을 발생시키는 단계를 포함하는 것을 특징으로 하는 세라믹 커패시터의 처리 방법.
  2. 제 1 항에 있어서, 상기 전기적 수단은 인가된 상기 DC 방전 전압의 극성에 대하여 역극성을 갖는 DC 방전 전압을 상기 세라믹 커패시터에 인가하는 것을 특징으로 하는 세라믹 커패시터의 처리 방법.
  3. 제 1 항에 있어서, 상기 전기적 수단은 진폭이 점진적으로 감소되고 극성이 점진적으로 변화되는 극성 변화 전압을 상기 세라믹 커패시터에 인가하는 것을 특징으로 하는 세라믹 커패시터의 처리 방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 세라믹 커패시터가 고온으로 가열될 때 상기 세라믹 커패시터에 의해 발생하는 전압이 소정의 값 보다 크지 않도록 전하의 감소량이 설정되는 것을 특징으로 하는 세라믹 커패시터의 처리 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 세라믹 커패시터에 잔류하는 전하량이 감시되고, 상기 세라믹 커패시터에 인가되는 상기 DC 전압이 상기 전하량을 기초로 조정되는 것을 특징으로 하는 세라믹 커패시터의 처리 방법.
  6. DC 방전 전압을 세라믹 커패시터에 인가하는 단계;
    상기 커패시터에 전압을 인가하여 상기 방전 전압에 의해 발생한 방향과 역방향으로 분극작용을 발생시켜, 내부 커패시터 전극에 잔류하는 전하를 감소시키는 단계; 및
    고온 후기-제조 공정에서 상기 커패시터를 감극하는 단계를 포함하는 것을 특징으로 하는 세라믹 커패시터의 처리 방법.
  7. 제 6 항에 있어서, 상기 후기-제조 공정은 솔더링 공정인 것을 특징으로 하는 세라믹 커패시터의 처리 방법.
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