KR20030007784A - 디지털 텔레비전 신호들의 수신을 위한 다이버시티 조합기 - Google Patents

디지털 텔레비전 신호들의 수신을 위한 다이버시티 조합기 Download PDF

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Abstract

신호 수신기에서 시호 수신을 개선하는 장치 및 방법이 개시된다. 상기 장치는 적어도 2개의 수신기 칩들, 디지털 조합기 회로 및 단일 제 3 수신기 칩을 포함한다. 적어도 2개의 안테나는 적어도 2개의 신호들을 수신하도록 이용되고, 상기 신호들은 프런트-엔드 섹션 및 제 1 수신기 칩들의 이퀄라이저를 통해 넘어가며, 신호들의 품질이 평가된다. 신호들은 각 신호의 품질에 기초하여 디지털 조합기 회로에서 지적으로 조합된다. 조합된 결과는 단일 제 3 수신기 칩의 벡-엔드 섹션에 위치된 디코더에 공급된다.

Description

디지털 텔레비전 신호들의 수신을 위한 다이버시티 조합기{Diversity combiner for reception of digital television signals}
텔레비전에 대한 "디지털 혁명"은 1990년 초기, 제 1 위성 조작자들이 디지털 형식으로 신호들을 방송하기 시작했을 때 시작했다. 그 이후로 현존하는 지상파 아날로그 NTSC(전국 텔레비전 방식 위원회) 텔레비전 시스템들을 디지털 텔레비전(DTV) 시스템들로 바꾸기 시작하였다.
몇 개의 동시에 일어나는 표준 화질 텔레비전(SDTV; Standard Definition Televsion) 영상 시스템들 또는 단일 고화질 텔레비전(HDTV; High Definition Television) 영상은 통상적으로 디지털 텔레비전 프로그래밍 방송들을 구성할 것이다. SDTV는 대략 오늘날의 아날로그 텔레비전 방송들과 같은 품질 레벨로 간주되고, HDTV는 스크린 상의 화상의 품질 및 사운드의 품질을 크게 개선하는 보다 고화질 비디오 표준들의 수에 관한 것이다. 이 광범위한 텔레비전 표준들 양자 모두는 ATSC(차세대 텔레비전 표준 위윈회) 표준, 즉 지상파 방송들을 위해 미국에 의해1994년에 착수된 새로운 표준 내에 있는 것으로 간주된다. 소비자들이 수신기들을 갖는 그들의 구 텔레비전 세트들을 바꾸게 하고, TV 체험을 시각적으로 향상시키기 위하여 ATSC 표준은 HDTV 호환성이 있다. HDTV 표준 영상들은 아날로그 텔레비전 영상들의 해상도를 6배까지 허용하고, 현재 NTSC 해상도의 2배인 초 시간적인 해상도마다 가득 찬 60 프레임들까지 허용한다. 움직임은 매끄럽게 보여지고, 화상은 매우 큰 스크린에 매우 가까이 앉아도 될 정도로 충분히 명확하다. 화상은 더 영화들과 같아지고 TV에 사실적인 느낌을 부가하도록 파노라마 16:9 수평 대 수직 종횡비로 디스플레이된다. HDTV 비디오 신호는 거의 4 내지 5배의 NTSC 영상의 데이터를 포함한다.
실내 안테나를 통해 HDTV 신호를 수신하는 것은 표준이 시작된 이래 도전해 왔다. 일반적으로, 현재 실내 안테나는 단일 수신기 칩으로 구성된 텔레비전 수신기들에 접속된다. 전형적인 신호 수신기 시스템은 도 1에 도시된다. 이 수신기들은 HDTV로 된 품질보다 상당히 나쁜 저 품질 신호를 수신한다. 종종, 신호에서의 잡음은 15dB SNR(신호대 잡음비)의 가시도의 표준 문턱치로 인해 신호를 수신할 때조차도 수신기들을 곤란하게 한다. 결과로서, 15dB보다 더 낮은 신호 대 잡음비를 갖는 "노이지" 텔레비전 신호를 수신하는 것은 불가능하다. 그러므로, 15dB보다 더 낮은 SNR로 수신될 신호를 허용하는 수신기를 필요로 한다.
더구나, 한 방향의 안테나를 사용해서, 안테나의 배치가 만족스러운 수신을 얻도록 안테나의 배치가 비판된다. 현재 수신기 시스템들로, 채널 서핑은 안테나를 돌리지 않고는 거의 불가능하다. 그러므로, 위기를 매우 적게 하는 안테나 배치를허용하는 수신기를 필요로 하게 된다.
공공 ATSC 웹사이트(http://www.atsc.org)에 보고된 바와 같이 NAB/MSTV (National Association of Broadcasters in cooperation with the Association for Maximum Service Television Inc.)협회에 의해 수행된 필드 테스트들에 따라, 수신기 실패들의 30%는 약한 필드 세기 때문이다. 그러므로, 수신기가 낮은 필드 세기에 있을 가능성을 줄이는 수신기를 필요로 하게 된다.
본 발명은 일반적으로 안테나 시스템들 및 신호 수신기들에 관한 것으로, 특히 디지털 지상파 텔레비전들에서 이용된 디지털 텔레비전 신호들과 같은 신호들의 수신을 향상시키는 장치 및 방법에 관한 것이다.
도 1은 종래 기술에 따른 단일 수신기 장치의 블록도.
도 2는 본 발명의 일 실시예와 따른 단일 수신기 장치의 예시적인 실시예에 대한 블록도.
도 3은 본 발명의 일 실시예에 따른 도 2의 장치에서의 수신기들 사이의 통신들을 예시하는 블록도.
도 4는 본 발명의 일 실시예에서 이용된 최대 비율 조합 알고리즘을 도시하는 흐름도.
따라서, 본 발명의 목적은 실내들 또는 실외들에 위치된 적어도 2개의 안테나에 접속된 수신기에서 시호의 수신을 개선하는 시스템 및 방법을 제공하는 것이다.
종래 기술에 대한 필요를 제기한 본 발명은 각각이 안테나와 결합된 적어도 2개의 제 1 수신기 칩들을 포함하는 장치를 제공하고, 각 칩은 프런트-엔드 섹션, 이퀄라이저, 및 백-엔드 섹션을 갖고, 디지털 조합기 회로는 상기 칩들로부터 신호들을 수신하고 적어도 2개의 제 1 버퍼 메모리들, 적어도 2개의 제 2 버퍼 메모리들 및 클록 동기 모듈을 갖고, 각 버퍼 메모리는 출력 신호를 발생시키며, 공통 버스는 제 1 수신기 칩들 및 디지털 조합기 회로에 연결되고, 클록 동기 모듈은 지연 신호를 발생시키고 공통 클록에 기초하여 각 버퍼 메모리의 출력 신호를 정렬시킬 수 있고, 단일 제 2 수신기 칩은 디지털 조합기 회로의 조합된 출력 신호를 수신하고, 제 2 수신기 칩은 프런트-엔드 섹션, 이퀄라이저 및 백-엔드 섹션을 포함한다.
다른 실시예에서, 제 1 수신기 칩들내의 제 1 및 제 2 안테나로부터 제 1 및제 2 신호들을 수신하는 단계, 조합된 출력 신호를 발생시키도록 버퍼 메모리들로부터 출력 신호들을 동기하고 조합하는 지연 신호를 발생시키기 위해, 제 1 및 제 2 버퍼 메모리 및 클록 동기 모듈을 포함하는 디지털 조합기 회로에서 신호들을 처리하는 단계, 및 조합된 출력 신호를 단일 제 2 수신기 칩에 공급하는 단계를 포함하는 방법이 제공된다.
본 발명의 상기 및 다른 특징들 및 그의 이점들는 그의 일부를 형성하는 수반하는 도면들과 관련하여 이해되는 어떤 유리한 실시예들의 상세한 설명에서 명백해지고, 대응하는 부분들 및 구성요소들은 도면들의 여러 시계들에서 같은 참조 부호들에 의해 동일하다고 간주된다. 본 발명의 범위는 첨부된 청구범위에 지적된다.
이제 본 발명의 실시예들을 다음의 도면들을 참조로 하여 예에 의해 설명한다.
도 1 에 도시된 바와 같이, 전형적인 신호 수신기 시스템은 중간 주파수(IF) 신호(2)를 수신하고 상기 신호를 저 IF 신호(3)로 다운-변환시키는 튜너(5)에 연결된 텔레비전 신호를 수신하는 안테나(1)를 포함한다. 일반적으로, 표준 IF 신호는 $$Mhz 신호이고, 저 IF 신호는 10Mhz보다 작은 신호이다. 이어서, 저 IF 신호(3)는 아날로그 대 디지털 변환기(ADC)에 의해 디지털 신호로 변환된다. 프런트-엔드 섹션(FE)(16), 이퀄라이저(EQ)(17) 및 백-엔드 섹션(BE)(18)을 포함하는 수신기 칩(15)은 디지털 신호(4)를 수신하고 3개의 모든 섹션들에서 신호를 처리한다. 바람직하게, 수신기 칩(15)은 8-VSB 신호를 수신할 수 있다는 것을 의미한 ATSC A/53 컴플라이언트 칩(compliant chip)이고, 같은 6 Mhz 채널을 통하는 지상파 방송 모드에서 방송된 8 레벨({±1,±3,±5,±7}) VSB 신호는 일반적으로 아날로그 NTSC 텔레비전 시스템에 의해 이용된다. 숫자 및 문자들, 8-VSB는 텔레비전 신호가 8개의 잔류 측파대들을 가진 텔레비전 신호 변조 형태를 언급한다. 전형적인 표준 심벌 레이트는 10.76Mhz이다.
도 2에 도시된 바와 같은 본 발명의 바람직한 실시예에 따라, 복수의 및 적어도 2개의, ATSC A/53 컴플라이언트 DTV 수신기 칩들 15A, 15B 및 15C는 디지털 지상파 TV을 위한 수신기 성능을 개선하는 다이버시티 조합기 수신기로서 작동하도록 하나의 보드에 조합된다. 특히, 안테나 1A 및 1B는 튜너들 5A-5B를 통과하는 2개의 서로 다른 IF 신호들 2A-2B를 수신한다. 하나 대신에 2개의 안테나를 사용하는 것은 신호를 수신할 더 높은 확률을 제공한다. I2c 버스(30A)는 전기적으로 집적칩(IC) 보드들(20A-20B)에 연결되고, 튜너들(5A-5B) 사이의 통신을 확립한다. 이어서, 튜너들(5A-5B)은 컴퓨터(도시안됨)에 의해 제어되고 프로그램가능한 I2C버스(30A)를 통해 같은 채널에 동조된다. 대안적으로, 상기 버스(30A)는 텔레비전 세트에 의해 제어될 수 있다. 튜너들(5A-5B)은 같은 시호를 수신해야 한다. 컴퓨터는 통상적으로 I2C버스(30A)를 제어하기 위해 설치된 표준 통신 소프트웨어를 가질 수 있다. 튜너들(5A-5B)은 IF 신호들(2A-2B)을 저 IF 신호들(3A-3B)로 다운-변환하고, 이어서 아날로그 대 디지털 변환기들(10A-10B) 각각에 의해 디지털 신호들(4A-4B)로 변환된다.
수신기 칩들(15A-15B)은 프런트-엔드 섹션들(16A-16B)에서 디지털 신호들(4A-4B)을 수신하고 이 프런트엔트 섹션(16A-16B) 및 이퀄라이저(17A-17B)에서 상기 신호들을 처리한다. 도 3에 도시된 바와 같이, 백엔트 섹션(18A-18B)은 이용되지 않는다. 수신기 칩의 프런트-엔드 섹션은 통상적으로 타이밍 회복 목적들을 위해 이용되는 반면, 이퀄라이저는 간섭들 및 에코들(echoes)을 제거하는 복조기로서 이용된다. 백-엔드 섹션은 특히 순방향 오류 정정(FEC) 처리를 위해 디코더로서 이용된다.
수신기 칩들(15A-15B)의 출력들 모두는 디지털 조합기 회로(25)로 공급된다. 본 발명의 바람직한 실시예에서, 디지털 조합기 회로(25)는 필드 프로그램 가능한 게이트 어레이(FPGA; field programmable gate array)이다. 대안적으로, 디지털 조합기 회로(25)는 컴퓨터 상에서 실행되는 디지털 신호 프로세서(DSP) 또는 소프트웨어일 수 있다. 동기 출력들(33A-33B)은 클록 동기 모듈(85)의 상관기(50)로 공급된다. 동기 출력들(33A-33B)은 세그먼트 동기가 도착하게 될 때를 나타낸다. 세그먼트 동기는 표준 ATSC 신호에서 수직으로 전송된다. 이 동기 출력들에 기초하여, 상관기(50)는 2개의 신호들(4A-4B) 사이의 시간차인 지연 신호(45)를 발생시킨다. 예를 들어, 채널 1에서의 신호는, 채널 2에서의 신호가 예를 들어 안테나(1A)가 안테나(1B)보다 일찍 신호를 수신하기 전 0.1 마이크로초 도착할 수 있다. 따라서, 지연(45)이 발생된다. 상관기(50)는 통상적으로 2개의 동기 신호들 사이의 시간차를 계산하는 서브트랙터로서 작용하는데, 예를 들어 상관기(50)는 2개의 데이터 스트림들 사이의 시간에서의 오브셋 및 향후 지연(45)이 버퍼 메모리(35)에 위한 스트림들 중 어떤 것에 달렸는지를 디지털 조합기(25)에 통보한다. 이어서, 상관기(50)는 다중 동기 신호들을 거친 오프셋을 평균한다. 또한, 상관기(50)는 심볼 클록 선택기(55)로 공급된 동기화 출력 신호(52)를 발생시킨다. 동기화 출력 신호(52)는 데이터 스트림이 ATSC 구조내 어디에 있는지를 시스템에 통보한다. 각 수신기 칩은 독립적으로 이의 데이터 스트림이 ATSC 프레임내 어디에 있는지를 안다.
또한, 수신기 칩들(15A-15B)은 신호들(4A-4B)의 존재 또는 그의 부재를 나타내는 클록 신호들(34A-34B)을 발생시키는데, 예를 들어 클록 신호들은 신호들이 획득됐는지 여부를 가리킨다. 수신기 칩들(15A-15B)의 다른 출력들은 버퍼 메모리들(35 및 40)에 입력들로 작용하는 이퀄라이저 출력들(41A-41B) 및 심볼 스트로브 출력들(42A-42B)이다. 이어서, 로크 신호들(34A-34B) 및 심볼 스트로브 신호들(42A-42B)은 심볼 클록 선택기(55)에 공급된다. 바림직하게, 심볼 스트로브 신호들(42A-42B)은 10.76MHz의 주파수에서 동작한다. 결과로서, 각각의 심볼 스트로브(42A-42B)에 대응하는 2개의 클록들이 있는데, 예를 들어 각각의 수신기 칩은 서로 다른 클록들에서 동작한다. 그러나, 상기 신호들이 조합될 것이기 때문에, 결국 하나의 클록에서 동작해야 한다. 따라서, 결과적으로 어떤 클록 글리치들(clock glitches)이 생길 수도 있는 2개의 클록들 사이에 스위칭이 발생한다. 클록 글리치들을 최소화하기 위하여, 12MHz 신호들은 10.76MHz대신에 이용될 수 있다. 입력들(34A-34B) 및 (42A-42B)에 응답하여, 심볼 클록 선택기(55)는 도 2에 도시된 시스템의 공통 클록으로서 선택된 심볼 스트로브 출력(60)을 발생시킨다.
제 1 메모리 버퍼는 바람직하게 선입선출 메모리(FIFO)(35)이다. 이것은 버퍼에 먼저 기록된 데이터가 먼저 나간다는 것을 의미한다. 제 2 메모리 버퍼는 바람직하게 임의 접근 메모리(RAM)(40)이다. FIFO(35)는 바람직하게 하드웨어로 구현되나, 소프트웨어로의 대안의 구현이 또한 가능하다. FIFO(35)는 이퀄라이저 출력 신호(41A) 및 심볼 스트로브 신호(42A)를 수신한다. 그러므로, 이퀄라이저 출력 신호(41A)는 심볼 스트로브(42A)에 기초하여 FIFO(35)에 기록된다. 2개의 인입하는 10.76MHz 심볼 스트림들은 각각의 심볼이 다른 스트림으로부터 각 심볼에 부가되도록 정렬된다. 다만 1 내지 2 심볼들 변동량(<200ns)이 각 경로에 존재할 것이라고 예상된다. 이것은 비교적 짧은 FIFO가 이용될 수 있다는 것을 의미한다. 예를 들어, 2심볼 변동량을 위해, 길이 FIFO의 4 심볼이 이용될 수 있다. 각각의 필드 동기화 출력들은 심볼 스트림들을 정렬하도록 이용될 수 있다. 필드 동기화 출력들은 표준 ATSC 신호의 일부이다. ATSC 표준은 필드들에서 구조된 데이터-데이터의 매312 세그먼트들-을 갖고, 필드 동기에게 완전한 ATSC 필드를 생성하게 하는 하나의 세그먼트가 있다. 심볼 클록 선택기(55)는 심볼 스트로브(42A 또는 42B)를 선택하고, 심볼 스트로브 출력 신호(60)를 발생시킨다. 또한 상관기(50)에 의해 발생된 지연 신호(45)는 FIFO(35)로 공급된다. 이 지연 신호(45)에 기초하여, FIFO(35)는 버퍼 출력 신호들(74A-74B)이 정확하게 동기되고 동시에 지점들(75A 및 75B)에 도착하도록 신호(41A)를 지연시킨다. FIFO는 통상적으로 FIFO의 길이를 나타내는 깊이의 표현으로 측정된다. 바람직한 실시예에서, FIFO의 길이는 지연과 같다. 예를 들어, 8×16(길이가 16 심볼 어레이인 심볼당 8비트)의 FIFO가 이용될 수 있다. 버퍼 출력 신호들은 동시에 심볼 클록 선택기(55)로부터 각 버퍼(35 및 40)로 공급되는 심볼 스트로브 출력(60)에 기초하여 판독된다.
언급된 출력들 외로, 수신기 칩들(15A-15B)은 또한 신호 품질 지시자(SQI) 출력(도시안됨)을 발생시킨다. 전기적으로 수신기 칩들(15A-15B)에 연결된 I2C 버스(30B)는 입력 및 출력을 가진다. I2C 버스(30B)는 수신기 칩들(15A-15B)중에 SQI 출력을 판독한다. SQI 값은 통상적으로 컴퓨터(도시 단됨) 상에서 실행된 소프트웨어로 발생된다. 표준 ATSC 신호는 수평으로 전??된 프레임 동기 및 수직으로 전송된 세그먼트 동기를 가진다. 프레임 동기는 트레이닝 신호로서 작용하는데, 일단 이것이 전체 신호에 도착하면 다음에 명백해진다. 이어서, 예상 신호는 어떤 것이 정확하게 도착했는지와 비교되고, 이 비교에 기초하여, SNR(신호대 잡음비)가 각 수신기 칩내에 발생된다. SQI는 SNR로부터 유도된다.
최대 비율 조합:
I2C버스(30C)는 전기적으로 디지털 조합기 회로(24), 특히 가중 인자들 K 및 1-K 버퍼 출력 신호들(74A-74B)에 적용하는 인터페이스 모듈(65)에 연결된다. 가중 인자들은 도 4에 도시된 최대 비율 조합 알고리즘을 이용하여 결정된다.
단계 A1에서 신호들을 수신한 후, 각 신호의 품질은 수신기 칩들내에서 결정되고 I2C 버스를 통해 통신된다. SQI는 신호의 품질을 나타낸다. 본 발명의 바람직한 실시예에서, 평균 제곱 오차(MSE)는 SQI를 위해 이용된다. 대안적으로, 신호에서 오차를 측정하는 다른 기능들이 이용된다. 공지된 필드 동기 는 표준 ATSC 신호의 일부로서 매 24 밀리초 마다 도착한다. 필드 동기는 심볼 스트로브 신호들(42A-42B) 및 동기 클록 신호들(33A-33B)에 기초하여 미리 알려져 있는데, 그 이유는 프레임내의 정확한 위치가 알려져 있기 때문이다. 그러므로, 표준 프레임은 832×313 심볼들이라고 알려져 있기 때문에, 다름 프레임이 도착하게 될 때의 정확한 시간이 알려져 있다. 필드 동기는 정확히 어떤 것이 도착했는지와 비교되고, 이 비교로부터 MSE가 계산된다. 복수의 필드 동기들을 위해 각 채널에서 같은 절차를 수행하고 MSE들을 평균내는 것은 SQI인 평균 MSE를 만든다. 채널에서 MSE가 낮을수록 신호 품질이 향상된다. 반대도 또한 참이 되는데, MSE가 높을수록 신호 품질이 나빠진다. 단계 A5에서, 신호의 품질을 결정하는 상기한 기재의 절차가 실행된다. 오직 채널 1에서의 신호가 양호하다면, 채널 2에서 신호가 이용되지 않고, 가중 인자 K는 단계 A10에서 0으로 설정된다. 오직 채널 2에서의 신호가 양호하다면, 가중 인자 K는 단계 A20에서 1로 설정된다. 신호들이 양자 채널들에서 양호하다면, 그들은 지적으로 단계 A15에서 가산기(70)에 의해 조합된다.
K=MSE1(MSE1+MSE2) (EQ.1)
조합된 출력 신호(77)(eqout)는 단계 A25에서 계산되고,
Eqout=(1-K)(eqout1(n))+(K)(eqout2(n)) (EQ.2)
가중 인자 K는 0 및 1 사이이다. K가 0에 가까울수록 채널 1 신호가 더 우세하다. K가 1에 가까울수록 채널 2 신호가 더 우세하다. 이어서, 조합된 출력 신호(77)는 수신기 칩(15C)으로 공급된다. 특히, 도 3에 도시된 바와 같이, 신호(77)는 백-엔드 섹션(18C)으로만, 바람직하게 목적들을 디코딩하는 순방향 오류 정정(FEC) 유닛으로 공급된다. 백-엔드 섹션(18C)의 출력은 소망의 디지털 신호(80)이다. 이 조합된 신호(80)는 도 3에 도시된 신호(13)보다 현저히 양호한 품질의 것이다. 서로 다른 잡음들을 갖는 2개의 신호들을 조합함으로써, 대략 3db 이득이 획득된다. 실험적으로, 14.9 dB SNR의 가시도에 대한 이론적인 문턱치는 본 발명에 따른 신호들의 조합으로 대략 12.5 dB로 낮아진다. 더구나, 본 발명에 따른 수신기는 수신기가 낮은 필드 세기 영역에 있을 가능성을 감소시킨다. 예를 들어, n개의 안테나들로, 필드 널에 존재하는 n배 적은 기회가 있다. 또한, 가시도의 감소된 문턱치는 더 낮은 필드 세기의 영향을 감소시킨다.
대안의 실시예에서, 안테나와 결합된 2개 이상의 병렬 수신기 체인들을 갖는 안테나는 2개 이상의 안테나를 구현할 수 있다. 이것은 본 기술의 통상의 기술자들에게 명백해지는 같이, 2개의 안테나 시스템보다 더 복잡하고 값비싼 시스템이다.디지털 조합기 회로는 더 복잡해져, 특히 복수의 버퍼 메모리들이 이용될 필요가 있다. 예를 들어, n 수신기 체인들을 위해, n>2에 대해 (n-1)FIFO들 및 (n-1)RAM들이 될 필요가 있다. 그러나, 바람직한 실시예에서와 같은 하나의 클록 동기 모듈 및 신호 수신기 칩에서의 하나의 디코더만이 이용된다.
본 발명의 장치 및 방법은 텔레비전 신호만을 개선하는 것에 제한되지 않는다. 본 기술의 숙련된 자들은 본 발명의 원리들이 다른 유형의 신호들에 성공적으로 적용될 수 있음을 쉽게 이해할 수 있다.
본원에 사용된 용어들은 제한 보다 설명의 용어들로서 해석되어야 하는데, 왜냐하면 이들 전에 본 명세서를 갖는 이 분야의 기술자가 본 발명의 정신으로부터 벗어나지 않고 그 안에서 변경될 수 있게 할 수 있기 때문이다. 여기서 논의된 것 이상의 다른 실시예들은 첨부된 청구범위의 정신 및 범위내에 있다.

Claims (12)

  1. 적어도 2개의 안테나를 가진 수신기에서 수신을 개선하는 장치에 있어서,
    각 칩이 프런트-엔드 섹션, 이퀄라이저 및 백-엔드 섹션을 포함하는, 각각 상기 안테나중의 하나에 결합된 적어도 2개의 제 1 수신기 칩들,
    상기 칩으로부터 신호들을 수신하고, 적어도 2개의 제 1 버퍼 메모리들, 적어도 2개의 제 2 버퍼 메모리들 및 클록 동기 모듈을 포함하는 디지털 조합기 회로로서, 각 버퍼 메모리가 출력 신호를 발생시키는, 상기 디지털 조합기 회로,
    상기 제 1 수신기 칩들 및 상기 디지털 조합기 회로에 연결된 공통 버스,
    지연 신호를 발생시키고 공통 클록에 기초하여 각 버퍼 메모리의 상기 출력 신호를 정렬시킬 수 있는 상기 클록 동기 모듈,
    조합된 출력 신호를 발생시킬 수 있는 상기 디지털 조합기 회로, 및
    상기 디지털 조합기 회로의 상기 조합된 출력 신호를 수신하고, 프런트-엔드 섹션, 이퀄라이저 및 백-엔드 섹션을 포함하는 단일 제 2 수신기 칩을 포함하는, 수신 개선 장치.
  2. 제 1 항에 있어서,
    각 안테나로부터 IF 신호들을 수신하고, 상기 IF 신호들을, 저 IF 신호들을 상기 제 1 수신기 칩들에 전송하기 전 상기 저 IF 신호들로 변환시키는 적어도 2개의 튜너들을 더 포함하는, 수신 개선 장치.
  3. 제 2 항에 있어서,
    각각 상기 저 IF 신호를 수신하고 상기 제 1 수신기 칩들에 전송될 디지털 입력 신호를 발생시키는, 적어도 2개의 아날로그 대 디지털 변환기들을 더 포함하는, 수신 개선 장치.
  4. 제 3 항에 있어서,
    각각의 상기 제 1 수신기 칩들은 상기 디지털 입력 신호에 응답하여 이퀄라이저 출력 신호를 발생시키며, 상기 디지털 입력 신호는 상기 프런트-엔드 섹션 및 상기 이퀄라이저에서 처리되고, 이후 상기 이퀄라이저는 이퀄라이저 출력 신호를 발생시키는, 수신 개선 장치.
  5. 제 4 항에 있어서,
    각각의 상기 제 1 버퍼 메모리들 및 각각의 상기 제 2 버퍼 메모리들은 상기 이퀄라이저 출력 신호를 수신하고 동기 메모리 버퍼 출력 신호를 발생시키며, 상기 동기 메모리 버퍼 출력 신호는 신호 품질 지시자 값에 기초하여 가중되는, 수신 개선 장치.
  6. 제 5 항에 있어서,
    상기 신호 품질 지시자 값은 공통 버스를 통해 주어지고, 상기 공통 버스는컴퓨터에 의해 제어되는, 수신 개선 장치.
  7. 제 5 항에 있어서,
    상기 동기 메모리 버퍼 출력은 최대 비율 조합 알고리즘을 이용하여 가중되는, 수신 개선 장치.
  8. 제 5 항에 있어서,
    상기 디지털 조합기 회로는 가산기를 더 포함하며, 상기 가산기는 상기 가중된 동기 메모리 버퍼 출력 신호들에 응답하여 상기 조합된 출력 신호를 생성하는, 수신 개선 장치.
  9. 제 1 항에 있어서,
    상기 제 2 수신기 칩은 상기 백-엔드 섹션에서 상기 조합된 출력 신호를 수신하는, 수신 개선 장치.
  10. 제 1 안테나 및 제 2 안테나를 가진 신호 수신기에서 신호 수신을 개선하는 방법에 있어서,
    제 1 및 제 2 튜너들이 같은 채널 상에서 동작하는 것을 가능하게 하도록 공통 버스를 프로그램하는 단계,
    상기 제 1 및 제 2 안테나로부터 수신된 제 1 및 제 2 IF 신호들을 제 1 저IF 신호 및 제 2 저 IF 신호로 각각 다운-변환하는 단계,
    상기 제 1 및 제 2 저 IF 신호들을 상기 제 1 및 제 2 디지털 신호들로 변환하는 단계,
    타이밍을 회복하고 상기 제 1 및 제 2 디지털 신호들에서 왜곡들을 정정하도록 제 1 및 제 2 수신기 칩들의 프런트-엔드 섹션 및 이퀄라이저에서 상기 제 1 및 제 2 신호들을 변경하는 단계,
    상기 제 1 및 제 2 디지털 신호들을 디지털 조합 회로에 라우팅하는 단계,
    클록 동기 수단에 의해 발생된 지연 신호에 기초하여 제 1 및 제 2 메모리 버퍼들에서 상기 제 1 및 제 2 디지털 신호들을 지연하는 단계,
    상기 제 1 및 제 2 디지털 신호들을 공통 클록에 정렬시키는 단계,
    신호 품질 지시자 값에 기초하여 상기 제 1 및 제 2 디지털 신호들을 가중하는 단계,
    상기 가중된 디지털 신호들을 가산하는 단계,
    조합된 출력 신호를 제 3 수신기 칩의 백-엔드 섹션으로 넘겨주는 단계를 포함하는, 수신 개선 방법.
  11. 제 10 항에 있어서,
    상기 디지털 신호들은 최대 비율 조합 알고리즘을 이용하여 가중되는, 수신 개선 방법.
  12. 적어도 제 1 및 제 2 안테나를 가진 수신기에서 수신을 개선하는 방법에 있어서,
    제 1 수신기 칩들에서 상기 제 1 및 제 2 안테나로부터 제 1 및 제 2 신호들을 수신하는 단계,
    조합된 출력 신호를 발생시키도록 버퍼 메모리들로부터 출력 신호들을 동기화하고 조합하는 지연 신호를 발생시키기 위하여, 제 1 및 제 2 버퍼 메모리들 및 클록 동기 모듈을 포함하는 디지털 조합기 회로에서 상기 신호들을 처리하는 단계, 및
    상기 조합된 출력 신호를 단일의 제 2 수신기 칩에 공급하는 단계를 포함하는, 수신 개선 방법.
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