KR20030003258A - 직교 송신기 캘리브레이션 방법, 송신기 및 이를 포함하는송수신기 - Google Patents

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리오우엠마뉴엘
하흔빌헬름에스
스츄르악셀
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

직교 송신기를 캘리브레이션하는 방법에 있어서, 제 1 캘리브레이션 신호가 직교 송신기의 동위상 송신 브랜치 내에 주입되며, 제 2 캘리브레이션 신호가 직교 송신기의 직교 위상 송신 브랜치 내에 주입된다. 제 1 및 제 2 캘리브레이션 신호는 송신기에서 업 변환을 수행하기 이전에 주입되며 제 1 및 제 2 디지털 신호에 의해 생성된다. 검출기는 업 변환된 신호를 검출한다. 검출된 업 변환된 신호는 디지털화된다. 상기 제 1 및 제 2 캘리브레이션 신호를 교번적으로 결정하여, 상기 제 1 및 제 2 디지털 신호의 적어도 각각의 최상위 비트를 변화시키고, 상기 적어도 최상위 비트를 변화시키자마자, 상기 디지털화되고 검출된 업 변환된 신호의 최소값에 대응하는 캘리브레이션 비트 값을 유지함으로써 상기 동위상 및 직교 위상 송신 브랜치는 캘리브레이션된다.

Description

직교 송신기 캘리브레이션 방법, 송신기 및 이를 포함하는 송수신기{CALIBRATION OF IN-PHASE AND QUADRATURE TRANSMIT BRANCHES OF A TRANSMITTER}
제로 IF(Intermediate Frequency) 또는 low-IF 아키텍쳐를 기초로 하는 송신기 또는 송수신기는 본 기술 분야에서 잘 알려져 있다. 상기 송신기는 동위상 및 직교 위상 송신 브랜치 및 통상적으로 한 쌍의 직교 믹서에 의해 베이스 밴드 신호를 무선 주파수 신호로 업 변환하는 업 변환기를 갖는다. 상기 제로 IF 또는 로우 IF 송신기는 일반적으로 칩 상의 집적 회로로서 구현된다. 칩 상의 송신기의 다양한 구성 요소들의 비대칭적 레이아웃으로 인해, 송신 필터 또는 다른 구성 요소들의 중심이 서로 맞지 않는 위치 배열(off-center positioning), 즉 부정합이 발생한다. 상기 부정합은 업 변환 이전에 송신 브랜치 내에서의 DC 오프셋을 생성하며, 이로써 업 변환된 신호 내에서 바람직하지 않는 국부 발진기(LO) 성분을 생성한다. LO 피드쓰루(LO-feedthrough)로 알려진 상기 바람직하지 않는 LO 성분은 성분 및 IC 프로세스 편차에 따라 소비자 요구 사항이 성취될 수 없는 심각한 특성이 될 수 있다.
발명의 개요
본 발명의 목적은 직교 송신기를 캘리브레이션하는 효과적이며 최적절한 방법을 제공하는 것이다.
본 발명에 따라, 직교 송신기를 캘리브레이션하는 방법이 제공되며, 상기 방법은 상기 직교 송신기의 동위상 송신 브랜치 내로 제 1 캘리브레이션 신호를 주입하는 단계와, 상기 직교 송신기의 직교 위상 송신 브랜치 내로 제 2 캘리브레이션 신호를 주입하는 단계━상기 제 1 및 제 2 캘리브레이션 신호는 상기 송신기 내에서 업 변환을 수행하기 이전에 주입되며 각각의 제 1 및 제 2 디지털 신호에 의해 생성됨━와, 업 변환된 신호를 검출하는 단계와, 상기 검출된 업 변환된 신호를 디지털화하는 단계와, 상기 제 1 및 제 2 캘리브레이션 신호를 교번적으로 결정하여, 상기 제 1 및 제 2 디지털 신호의 적어도 각각의 최상위 비트를 변화시키고, 상기 적어도 최상위 비트를 변화시키자마자, 상기 디지털화되고 검출된 업 변환된 신호의 최소값에 대응하는 캘리브레이션 비트 값을 유지함으로써 상기 동위상 및 직교위상 송신 브랜치를 캘리브레이션하는 단계를 포함한다.
본 발명은 동위상 및 직교 위상 송신 브랜치 내에서, DC-오프셋 오차의 주요한 부분과 같은 큰 오차를 먼저 신속하게 제거함으로써, 이러한 제거를 하지 않을 경우의 불필요한 반복적인 캘리브레이션 싸이클을 방지할 수 있다는 통찰을 기초로 한다.
바람직하게는 그리고 매우 유리하게는, 캘리브레이션 신호를 생성하는 디지털 신호의 최상위 비트에 적용된 바와 같은 교번 송신 브랜치 캘리브레이션 방식이 또한 디지털 신호의 다음의 하위 비트들에도 연속적으로 적용된다.
양호한 캘리브레이션 결과가 획득될 수 있는지를 체크하기 위해, 결정된 캘리브레이션 신호의 이웃하는 값들이 테스트되며, 상기 체크의 최상의 결과가 최종 캘리브레이션 신호로 채택된다.
로우 IF 송신기 아키텍쳐의 경우에, 단일 톤 캘리브레이션 신호(a single tone calibration signal)가 송신기로 입력되며, 필터가 검출기 앞에 배치되어 업 변환된 톤 신호를 필터링하며 국부 발진기 신호를 억제한다.
본 발명은 직교 송신기 또는 송수신기의 동위상 및 직교 위상 브랜치(in-phase and quadrature branches)의 캘리브레이션에 관한 것이며, 상기 송신기 또는 송수신기는 제로 IF 또는 로우 IF 아키텍쳐를 기초로 한다. 상기 송신기 또는 송수신기는 이른바 IEEE 802.11a 또는 IEEE 802.11b 하의 디바이스가 될 수 있으며, 셀 폰(cell phones) 또는 임의의 다른 적당한 무선 주파수 디바이스가 될 수 있다.
도 1은 본 발명에 따른 직교 송신기의 블록도,
도 2는 RF 피크 검출기의 회로도,
도 3는 필터 및 RF 피크 검출기를 이용하는 검출을 도시하는 송신기의 일부의 블록도,
도 4는 본 발명을 설명하는 제 1 흐름도,
도 5는 본 발명을 설명하는 제 2 흐름도,
도 6은 본 발명을 설명하는 제 3 흐름도.
도면 전체에 걸쳐 동일한 참조 부호가 동일한 특징부에 대해 사용된다.
도 1은 본 발명에 따른 직교 송신기(1)의 블록도이다. 송신기(1)는 디지털 대 아날로그 변환기(DAC)(3,4)를 통해 각각의 베이스 밴드 송신 신호(Tx1및 Tx2)를 동위상 송신 브랜치(5) 및 직교 위상 송신 브랜치(6)로 보내는 베이스 밴드 송신 회로 또는 칩(2)을 포함한다. 동위상 송신 브랜치(5)는 저역 통과 송신 필터(7), 증폭기(8), 주입기 또는 가산기(9), 믹서(10)를 포함한다. 직교 위상 송신 브랜치(6)는 저역 통과 송신 필터(11), 증폭기(12), 주입기 또는 가산기(13), 믹서(14)를 포함한다. 믹서(10,14)의 출력 신호들은 결합되어 송신 전력 증폭기(15)에 제공된다. 직교 위상 송신 브랜치(6)에 대한 90˚위상 시프터를 포함하는 국부 발진기 회로 또는 합성기(16)가 베이스 밴드 송신 신호를 업 변환하는 국부 발진기 신호를 제공한다. 제로 IF 송신기 아키텍쳐의 경우에, 송신기 캘리브레이션은 송신 베이스 밴드 신호가 존재하지 않고 수행된다. 로우 IF 송신기 아키텍쳐의 경우에, 송신기 캘리브레이션은 단일 톤 베이스 밴드 신호로 수행된다. 송신기는 수신기를 더 갖는 송수신기 내에 포함될 수 있다. 주어진 실시예에서,베이스 밴드 신호의 업 변환을 위해 두 개의 직교 믹서(10,14)가 제공된다. 다중 업 변환 스테이지를 나타내는 송신기 아키텍쳐를 포함하는 임의의 다른 적당한 직교 송신기 아키텍쳐가 사용될 수 있다. 주입기(9,13)는 바람직하게는 디지털 대 아날로그 변환기(3,4)에 직접적으로 접속된다. 이와 달리, 주입기(3,4)는 동위상 및 직교 위상 송신 브랜치를 상향하여 믹서(10,14) 앞에 구성될 수 있다.
캘리브레이션을 위해, 송신기(1)는 믹서(10,14)의 출력에서의 RF 신호를 검출하는 RF 검출기(17) 및 검출된 업 변환된 신호를 디지털화하는 아날로그 대 디지털 변환기(18) 및 캘리브레이션 알고리즘을 구현하는 상태 머신(18) 및 각각의 캘리브레이션 신호를 주입기(9,13)에 제공하는 디지털 대 아날로그 변환기(20)를 포함한다. 상태 머신(19)은 합성된 로직으로 구현될 수 있다. 상기 합성된 로직은 하드웨어 기술 언어 코드(hardware description language code)가 제공되는 합성 툴에 의해 생성된 게이트 레벨 넷 리스트(gate level net list)에 의해 생성된다. 하드웨어 기술 언어 코드는 캘리브레이션 알고리즘을 포함한다. 이와 달리, 상태 머신(19)은 프로세서 상에서 또는 프로그램가능한 로직으로서 또는 캘리브레이션 알고리즘을 구현하는 임의의 다른 적당한 수단으로서 적어도 부분적으로 구현될 수 있다. 디지털 대 아날로그 변환기(20,21)는 상태 머신(19)에 의해 제공되는 각각의 디지털 신호(DS1,DS2)로부터 캘리브레이션 신호를 생성한다. 합성된 로직을 사용하는 상태 머신(19)의 실시예는 가령 2.4 GHz 또는 심지어 5.0 GHz 또는 이 보다 높은 고주파수 구현에서 매우 유용하다. 프로세서를 사용하는 상태 머신(19)의 실시예는 실질적으로 보다 낮은 주파수 송신기에서 사용될 수 있다.검출기(17)는 가령 0 내지 2 볼트의 출력 전압 범위를 갖는다. 가령 5 비트 변환기와 같은 디지털 대 아날로그 변환기(20,21)는 가령 -20 ㎂ 내지 +20 ㎂의 범위의, 즉 양 또는 음 출력 전류를 제공한다. 이와 달리, 디지털 대 아날로그 변환기는 가령 0㎂ 내지 +40㎂의 범위의, 즉 오직 양 출력 전류 만을 제공할 수 있다. 다른 워드 길이 또는 출력 전류가 사용될 수 있다. 캘리브레이션 신호는 전반적으로 DC 오프셋 보상 신호이지만, 캘리브레이션의 피드백 루프 특성으로 인해 또한 다른 부정합도 보상한다.
도 2는 업 변환된 신호를 검출하는 RF 피크 검출기(30)의 회로도이다. RF 피크 검출기는 국부 발진기(16)의 탱크 회로에 접속되며, 상기 탱크 회로는 인덕터(31,32) 및 캐패시터(33)를 포함한다. RF 피크 검출기(30)는 캐패시터(36,37)를 통해 탱크 회로에 AC 결합된 서로 균형이 맞는 한 쌍의 트랜지스터(34,35)의 제 1 스테이지를 포함한다. 상기 서로 균형이 맞는 한 쌍은 다른 한 쌍의 서로 균형이 맞는 트랜지스터(38,39)에 AC 결합되며, 상기 트랜지스터(38,39)의 꼬리 부분에서 트랜지스터(40)는 이중 정류된 신호를 캐패시터(41)에 제공하며, 상기 캐패시터(41)는 RF 검출기(30)의 평활된(smoothed) 이중 정류된 출력 신호를 제공한다. 관계식 CV = I/f (C는 용량, V는 전압, I는 전류, f는 고주파수(가령, 2.4GHz)임)를 고려하면, 캐패시터 값은 I가 매우 낮은 전류가 되도록 선택된다.
도 3은 필터(40) 및 RF 피크 검출기(17)를 사용하는 검출을 도시하는 송신기의 일부의 블록도이다. 필터(40)는 검출될 신호는 보내며, 국부 발진기 신호는억제한다. 이 실시예에서, 송신기는 로우 IF 아키텍쳐를 갖는다.
제로 IF 및 로우 IF 송신기 아키텍쳐 모든 경우에, 캘리브레이션은 결과적으로 최소 검출기 출력 신호를 성취한다. 캘리브레이션 절차에서, 세 개의 주요한 기능들, 즉 오프셋의 부호를 결정하는 것과, 오프셋 보상 신호의 크기를 결정하는 것과, 보다 양호한 결과를 위해 이웃 오프셋 값들을 체크하는 것들은 구별된다.
도 4는 오프셋의 부호를 결정하는 단계를 도시하는 본 발명에 따른 제 1 흐름도이다. 블록(50)에서, 오프셋 신호들 중의 어느 하나의 부호 및 디지털 신호(DS1,DS2)는 동위상 송신 브랜치에 대해 주어진 실시예에서 음 부호 값으로 설정된다(오프셋-I). 오프셋-I는 또한 캘리브레이션 시작 값을 제공한다. 이와 달리, 직교 위상 송신 브랜치에 대한 부호 설정이 먼저 행해질 수 있다. 또한, 검출기 출력이 판독되고, 디지털화한 후에, 게이트 로직의 메모리 요소에 저장된다. 상기 메모리 요소는 통상적으로 한 쌍의 플립 플롭에 의해 형성된다. 다음에, 블록(51)에서, 오프셋-I는 양 부호 값 및 캘리브레이션 시작 값으로 설정되고, 검출기 출력은 다시 판독된다. 블록(52)에서, 최종 판독된 피크 검출기 출력이 이전에 저장된 피크 검출기 출력보다 큰지의 여부가 테스트된다. 만일 그러하다면, 블록(53)에서, 오프셋-I의 부호는 음 부호 값으로 재설정된다. 상기 절차는 오프셋-Q에 대해서 반복되거나, 오프셋-Q로 먼저 시작되었다면, 오프셋-I에 대해서 반복된다.
도 5는 오프셋 보상 신호의 크기를 결정하는 본 발명을 설명하는 제 2 흐름도이다. 블록(60)에서, 현재 판독된 검출기 출력이 저장된다. 다음에, 블록(61)에서, 오프셋-I의 최상위 비트(MSB)가 반전되며, 블록(62)에서 검출기 출력이 다시 판독된다. 블록(63)에서, 최종 판독된 피크 검출기 출력이 이전에 저장된 피크 검출기 출력보다 큰지의 여부가 테스트된다. 만일 그러하다면, 블록(64)에서, 오프셋-I의 최상위 비트는 그의 초기 값, 즉 반전되기 이전의 값으로 재설정된다. 상기 절차가 오프셋-Q에 대해서도 반복된다. 상기 절차는 오프셋-I 대신 오프셋-Q로 시작할수도 있다. 바람직하게는, 상기 절차는 오프셋-I 및 오프셋-Q의 다음의 하위 비트들에 대해, 즉 비트 MSB-1 부터 LSB(최하위 비트)까지 연속적으로 반복되어, 각 비트는 송신기의 I 브랜치 및 Q 브랜치 간에서 교번한다.
상술한 바로부터, 본 발명은 각 캘리브레이션 단계가 송신기의 I 채널 및 Q 채널 간에서 교번한다는 특징을 가짐을 알 수 있다. 상기 방법은 불필요한 반복적인 캘리브레이션 단계를 피하기 때문에 시간 면에서 매우 효율적이다. 또한 본 발명은 최적절한 것을 찾기 위해 비트 토글링(bit-toggling)을 사용하는 탐색 및 비교 메카니즘이 제공된다는 특징을 갖는다. 상기 구현은 조밀하며 오프셋 보상에서 필요한 전체 탐색 범위를 감당할 수 있음을 보장한다.
큰 오프셋 오차를 제거하기 위해 적어도 상술된 비트 토글 메카니즘이 사용되는 한, 그 다음으로 최적절한 방식들(sub-optimal schemes)이 디지털 신호(DS1,DS2)를 설정하기 위해 사용될 수 있다. 이 방식들의 실례는 다음과 같은 것들이 있다.
a. 먼저 I 채널의 모든 비트에 대해 수행하고, 다음에 Q 채널의 모든 비트에 대해 수행함.
b. I 채널 및 Q 채널의 MSB에 대해 교번적으로 수행하고, 다음에 I 채널의 모든 나머지 비트들에 대해서 수행하고 다음에 Q 채널의 모든 나머지 비트들에 대해 수행함.
c. I 채널 및 Q 채널에 대해 MSB 및 MSB-1에 대해 교번하여 수행하고, 다음에는 I 채널의 모든 나머지 비트들에 대해 수행하고 다음에 Q 채널의 모든 나머지 비트들에 대해 수행함.
교번 수행이 하나도 적용되지 않는 경우, 캘리브레이션 반복 싸이클은 여전히 필요하게 된다.
도 6은 보다 양호한 결과를 위한 이웃 오프셋 값들을 체크하는 것을 도시하는 본 발명에 따른 제 3 흐름도이다. 블록(71)에서, 오프셋-I는 오프셋 - 1로 설정된다. 블록(72)에서, 검출기 출력은 다시 판독된다. 블록(73)에서, 최종 판독된 검출기 출력이 이전에 저장된 검출기 출력보다 큰지의 여부가 테스트된다. 만약 그러하다면, 블록(74)에서, 오프셋-I는 오프셋 - 2로 설정된다. 다음에, 블록(76)에서, 최종 판독된 피크 검출기 출력이 이전에 저장된 검출기 출력보다 큰지의 여부가 테스트된다. 만일 그러하다면, 블록(77)에서, 오프셋-I는 그의 초기 값, 즉 이웃 오프셋 값 체크 이전의 값으로 설정된다. 상기 절차는 오프셋-Q에 대해서도 반복된다.
상술한 바로부터, 다양한 수정이 첨부된 청구 범위에 의해 이후에 규정되는 본 발명의 정신 및 범위 내에서 행해질 수 있으며, 본 발명은 제공된 실시예로만 한정되는 것이 아님을 본 기술의 당업자에게는 분명할 것이다. 용어 "포함한다"는청구 범위에서 리스트된 요소 또는 단계 이외의 다른 요소 또는 단계의 존재를 배제하지 않는다.

Claims (10)

  1. 직교 송신기를 캘리브레이션하는 방법에 있어서,
    상기 직교 송신기의 동위상 송신 브랜치 내로 제 1 캘리브레이션 신호를 주입하는 단계(9)와,
    상기 직교 송신기의 직교 위상 송신 브랜치 내로 제 2 캘리브레이션 신호를 주입하는 단계(13)━상기 제 1 및 제 2 캘리브레이션 신호는 상기 송신기 내에서 업 변환을 수행하기 이전에 주입되며 각각의 제 1 및 제 2 디지털 신호에 의해 생성됨━와,
    업 변환된 신호를 검출하는 단계(17)와,
    상기 검출된 업 변환된 신호를 디지털화하는 단계(18)와,
    상기 제 1 및 제 2 캘리브레이션 신호를 교번적으로 결정하여, 상기 제 1 및 제 2 디지털 신호의 적어도 각각의 최상위 비트를 변화시키고, 상기 적어도 최상위 비트를 변화시키자마자, 상기 디지털화되고 검출된 업 변환된 신호의 최소값에 대응하는 캘리브레이션 비트 값을 유지함으로써 상기 동위상 및 직교 위상 송신 브랜치를 캘리브레이션하는 단계(19)를 포함하는
    직교 송신기 캘리브레이션 방법.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 디지털 신호의 다음의 하위 비트 세팅들에 대해 제 1 및 제 2 캘리브레이션 신호를 교번적으로 결정하는 것을 반복하여, 상기 그 다음의 하위 비트 세팅들을 상위에서 하위의 순서로 연속적으로 변화시키며, 상기 디지털화되고 검출된 업 변환된 신호의 최소값에 대응하는 캘리브레이션 비트 값들을 연속적으로 유지함으로써 상기 동위상 및 직교 위상 송신 브랜치를 캘리브레이션하는 단계를 더 포함하는
    직교 송신기 캘리브레이션 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 디지털 신호를 시작값으로 설정하고 이에 대응하는 제 1 및 제 2 부호 값들로 각기 설정함으로써, 먼저 상기 제 1 및 제 2 디지털 신호의 각각의 부호를 결정하며, 다음에 상기 디지털화되고 검출된 업 변환된 신호가 최소가 되는 부호값을 유지하는 단계를 더 포함하는
    직교 송신기 캘리브레이션 방법.
  4. 제 1 항에 있어서,
    초기에 발견된 최적 캘리브레이션보다 양호한 결과가 존재하는지의 여부를 알기 위해 상기 제 1 및 제 2 디지털 신호의 이웃하는 값들을 체크하고, 상기 제 1및 제 2 디지털 신호의 초기에 결정된 제 1 및 제 2 디지털 값으로부터 그리고 상기 제 1 및 제 2 디지털 신호의 이웃하는 디지털 값들로부터, 상기 디지털화되고 검출된 업 변환된 신호가 최소가 되는 디지털 값을 유지함으로써 상기 동위상 및 직교 위상 송신 브랜치를 캘리브레이션하는 단계를 더 포함하는
    직교 송신기 캘리브레이션 방법.
  5. 송신기에 있어서,
    제 1 믹서 수단(10) 및 상기 제 1 믹서 수단(10)의 입력 측에 제 1 캘리브레이션 신호를 주입하는 제 1 주입 수단(9)을 갖는 동위상 송신 브랜치와,
    제 2 믹서 수단(14) 및 상기 제 2 믹서 수단(14)의 입력 측에 제 2 캘리브레이션 신호를 주입하는 제 2 주입 수단(13)을 갖는 직교 위상 송신 브랜치━상기 제 1 및 제 2 믹서 수단(10,14)은 베이스 밴드 송신 신호를 업 변환된 신호로 업 변환하며, 상기 제 1 및 제 2 캘리브레이션 신호는 각각의 제 1 및 제 2 디지털 신호에 의해 생성됨━와,
    상기 업 변환된 신호를 검출하는 검출 수단(17)과,
    상기 검출된 업 변환된 신호를 디지털화하는 디지털화 수단(18)과,
    상기 제 1 및 제 2 캘리브레이션 신호를 교번적으로 결정하여, 상기 제 1 및 제 2 디지털 신호의 적어도 각각의 최상위 비트를 변화시키고, 상기 적어도 최상위 비트를 변화시키자마자, 상기 디지털화되고 검출된 업 변환된 신호의 최소값에 대응하는 캘리브레이션 비트 값을 유지함으로써 상기 동위상 및 직교 위상 송신 브랜치를 캘리브레이션하는 상태 머신 수단(19)을 포함하는
    송신기.
  6. 제 5 항에 있어서,
    제 1 디지털 대 아날로그 변환 수단(20) 및 제 2 디지털 대 아날로그 변환 수단(21)을 더 포함하며,
    상기 제 1 및 제 2 디지털 대 아날로그 변환 수단(20,21)은 상기 상태 머신 수단(19) 및 상기 제 1 및 제 2 주입 수단(9,13) 간에서 접속되며,
    상기 제 1 및 제 2 디지털 대 아날로그 변환 수단(20,21)은 상기 제 1 및 제 2 캘리브레이션 신호를 생성하는
    송신기.
  7. 제 5 항에 있어서,
    상기 검출 수단(17)은, 상기 동위상 및 직교 위상 송신 브랜치에 AC 결합되고 평활된 전체 파 정류된 검출기 출력 신호(a smoothed full-wave rectified detector output signal)를 생성하는 무선 주파수 검출기인
    송신기.
  8. 제 5 항에 있어서,
    상기 송신기는 제로 IF 송신기이며, 상기 캘리브레이션은 상기 베이스 밴드 송신 신호 없이 수행되는
    송신기.
  9. 제 5 항에 있어서,
    상기 송신기는 상기 업 변환된 신호를 수신하고 필터링된 신호를 상기 검출기 수단(17)에 제공하는 필터(40)를 더 포함하는 로우 IF 송신기이며,
    상기 캘리브레이션은 단일 주파수 톤 신호가 되는 상기 베이스 밴드 신호로 수행되며,
    상기 필터는 상기 톤 신호의 업 변환된 복제 신호를 통과시키며 상기 제 1 및 제 2 믹서 수단(10,14)에 제공된 국부 발진기 신호를 억제하는
    송신기.
  10. 송신기를 갖는 송수신기에 있어서,
    상기 송신기는
    제 1 믹서 수단(10) 및 상기 제 1 믹서 수단(10)의 입력 측에 제 1 캘리브레이션 신호를 주입하는 제 1 주입 수단(9)을 갖는 동위상 송신 브랜치와,
    제 2 믹서 수단(14) 및 상기 제 2 믹서 수단(14)의 입력 측에 제 2 캘리브레이션 신호를 주입하는 제 2 주입 수단(13)을 갖는 직교 위상 송신 브랜치━상기 제 1 및 제 2 믹서 수단(10,14)은 베이스 밴드 송신 신호를 업 변환된 신호로 업 변환하며, 상기 제 1 및 제 2 캘리브레이션 신호는 각각의 제 1 및 제 2 디지털 신호에 의해 생성됨━와,
    상기 업 변환된 신호를 검출하는 검출 수단(17)과,
    상기 검출된 업 변환된 신호를 디지털화하는 디지털화 수단(18)과,
    상기 제 1 및 제 2 캘리브레이션 신호를 교번적으로 결정하여, 상기 제 1 및 제 2 디지털 신호의 적어도 각각의 최상위 비트를 변화시키고, 상기 적어도 최상위 비트를 변화시키자마자, 상기 디지털화되고 검출된 업 변환된 신호의 최소값에 대응하는 캘리브레이션 비트 값을 유지함으로써 상기 동위상 및 직교 위상 송신 브랜치를 캘리브레이션하는 상태 머신 수단(19)을 포함하는
    송수신기.
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