KR20030001839A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는 액티브 영역이 한정된 반도체 기판 상부에 일정 간격을 두고 배열된 다수의 게이트 전극 구조물이 형성된다. 선택된 게이트 전극 구조물 사이에는 자기 정렬 콘택 패드가 매립되고, 나머지 게이트 전극 구조물 사이에 비도핑 폴리실리콘막이 매립된다. 여기서, 비도핑 폴리실리콘막과 게이트 전극 구조물 및 비도핑 폴리실리콘막과 반도체 기판 표면 사이에는 제 1 절연막이 개재되며, 비도핑 폴리실리콘막 양 측벽에는 제 2 절연막이 형성된다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 층간 평탄화막을 포함하는 절연 구조 및 그 제조방법에 관한 것이다.
최근 반도체 메모리 소자는 고속 및 대용량을 실현하기 위하여, 집적도가 지속적으로 증가되고 있다. 특히, 메모리 소자 중 하나인 디램의 집적도가 기가 비트 이상이 됨에 따라, 디자인 룰이 0.18㎛ 이하로 감소되고 있다. 이와같이 디자인 룰이 0.18㎛ 이하로 감소되면, 수평 방향으로의 간격 예를들어, 디바이스와 디바이스 사이 간격 및 수직 방향 즉, 층과 층을 연결하는 콘택홀 크기와 미스얼라인(misalign) 마진 역시 디자인 룰과 비례하여 감소되어, 콘택 충진 불량 및 미스 얼라인 위험이 초래된다. 현재에는 이러한 문제점을 보완하기 위하여 자기 정렬 콘택 방식이 제안되었다.
이러한 자기 정렬 콘택 방식을 도입한 종래의 반도체 메모리 소자에 대하여 도 1을 참조하여 설명한다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상부에 액티브 영역이 한정되도록, 소자 분리막(12)을 형성한다. 이러한 반도체 기판(10) 상부에 게이트 절연막(14), 폴리실리콘막(16), 전이 금속 실리사이드막(18), 캡핑층(20)을 순차적으로 증착한다음, 소정 부분 패터닝하여, 게이트 전극 구조물(22)을 형성한다. 다음, 게이트 전극 구조물(22)의 양측벽에 공지의 방식에 의하여 스페이서(24)를 형성한다. 그후, 도면에는 도시되지 않았지만, 게이트 전극 구조물(22) 사이의 액티브 영역에 접합 영역을 형성한다.
반도체 기판(10) 결과물 상부에 에치 스톱퍼(26)를 피복한다. 그후, 에치 스톱퍼(26) 상부에 층간 평탄화막(28)을 형성한다. 이때, 층간 평탄화막(28)은 게이트 전극 구조물(22) 사이의 공간이 충분히 매립될 수 있을 정도의 두께로 증착되며, 일반적으로 층간 매립 특성이 우수한 BPSG(borophosphorus silicate glass) 물질이 이용된다.
그 다음, 선택된 액티브 영역에 형성된 게이트 전극 구조물(22) 및 그 게이트 전극 구조물(22) 사이의 접합 영역이 노출될 수 있도록, 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서, 포토레지스트 패턴을 마스크로 하여, 층간 평탄화막(28) 및 에치 스톱퍼(26)를 식각하여, 선택된 접합 영역을 노출시킨다. 반도체 기판(10) 결과물 상부에 게이트 전극 구조물(22) 사이의 공간이 충분히 매립되도록 도핑된 폴리실리콘막을 증착한다. 도핑된 폴리실리콘막을 게이트 전극 구조물(22)의 캡핑층(20)이 노출되도록 화학적 기계적 연마하여, 자기 정렬 콘택 패드(30)를 형성한다.
그러나, 종래의 반도체 소자는 다음과 같은 문제점이 있다.
집적 회로의 디자인 룰이 감소될수록, 게이트 전극의 길이는 물론, 게이트 전극간의 거리 또한 감소하고 있다. 이에따라, 층간 절연막(28)으로 층간 매립 특성이 우수한 BPSG 물질을 사용한다 하더라도, BPSG 물질의 스텝 커버리지가 약 60% 정도이므로, 협소한 게이트 전극 구조물(22) 사이의 공간을 완전히 충진시키기 어렵다.
이로 인하여, 종래의 층간 평탄화 물질이 매립되는 공간에 보이드(void:32)등이 발생된다. 이와같이 보이드(32)가 발생되면, 반도체 디바이스의 배선 신뢰성이 저하된다.
따라서, 본 발명의 이루고자 하는 기술적 과제는, 게이트 전극 사이의 공간에, 게이트 전극 사이의 절연을 확보하면서, 보이드없이 완전히 매립시킬 수 있는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 상기한 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 단면도이다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 각 공정별 단면도이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 112 : 게이트 전극 구조물
114 : 게이트-스페이서 118,118a : 비도핑 폴리실리콘막
124 : 장벽-스페이서 128 : 자기 정렬 콘택 패드
본 발명이 이루고자 하는 기술적 과제와 더불어 그의 다른 기술적 과제 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해 질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일견지에 따른 반도체 소자의 구성은 다음과 같다. 반도체 소자는 액티브 영역이 한정된 반도체 기판 상부에 일정 간격을 두고 배열된 다수의 게이트 전극 구조물이 형성된다. 선택된 게이트 전극 구조물 사이에는 자기 정렬 콘택 패드가 매립되고, 나머지 게이트 전극 구조물 사이에 비도핑 폴리실리콘막이 매립된다. 여기서, 비도핑 폴리실리콘막과 게이트 전극 구조물 및 비도핑 폴리실리콘막과 반도체 기판 표면 사이에는 제 1 절연막이 개재되며, 비도핑 폴리실리콘막 양 측벽에는 제 2 절연막이 형성된다.
또한, 본 발명의 다른 견지의 일 실시예에 따른 반도체 소자의 제조방법은 다음과 같다. 먼저, 액티브 영역이 한정된 반도체 기판 상부에 게이트 전극 구조물을 형성한다음, 반도체 기판 및 게이트 전극 구조물 상부에 에치 스톱퍼를 형성한다. 이어서, 에치 스톱퍼 상부에, 게이트 전극 구조물 사이의 공간이 충분히 매립되도록, 비도핑 폴리실리콘막을 형성하고, 게이트 전극 구조물 사이의 공간중 선택된 게이트 전극 구조물 사이의 공간이 노출되도록 비도핑 폴리실리콘막 및 에치 스톱퍼를 제거한다. 그리고나서, 비도핑 폴리실리콘막 및 에치 스톱퍼 양측벽에 장벽 -스페이서를 형성한 후, 노출된 게이트 전극 구조물 내부에 자기 정렬 콘택 패드를 형성한다.
여기서, 에치 스톱퍼는 실리콘 산화막과 식각 선택비가 우수한 물질로 형성할 수 있다. 아울러, 비도핑 폴리실리콘막을 형성하는 단계와, 비도핑 폴리실리콘막과 에치 스톱퍼를 소정 부분 제거하는 단계 사이에, 비도핑 실리콘막 상부에 층간 절연막을 추가로 형성하는 단계를 더 포함하고, 비도핑 폴리실리콘막과 에치 스톱퍼 양측벽에 장벽-스페이서를 형성하는 단계에서, 층간 절연막 측벽에도 장벽-스페이서를 형성한다. 또한, 장벽-스페이서 역시, 실리콘 산화막과 식각 선택비가 우수한 물질이 이용될 수 있다.
또한, 본 발명의 다른 견지에 따른 다른 실시예에 의한 반도체 소자의 제조방법은 다음과 같다.
먼저, 액티브 영역이 한정된 반도체 기판 상부에 게이트 전극 구조물을 형성한다음, 반도체 기판 및 게이트 전극 구조물 상부에 에치 스톱퍼를 형성한다. 이어서, 에치 스톱퍼 상부에, 게이트 전극 구조물 사이의 공간이 충분히 매립되도록, 비도핑 폴리실리콘막을 형성한 후, 게이트 전극 구조물 사이의 공간중 선택된 게이트 전극 구조물 사이의 공간이 노출되도록 비도핑 폴리실리콘막 및 에치 스톱퍼를 제거한다. 그후, 비도핑 폴리실리콘막을 열처리하여, 산화시킨다음, 노출된 게이트전극 구조물 내부에 자기 정렬 콘택 패드를 형성한다. 여기서, 열처리는 급속 질화 처리 또는 급속 산화 처리로 실시하거나, 습식 산화 또는 건식 산화로 실시할 수 있다.
본 발명에 의하면, 층간 평탄화 물질로 비도핑 폴리실리콘막을 사용하고, 비도핑 폴리실리콘막 저부 및 측부에 절연 물질을 형성한다.
이때, 비도핑 폴리실리콘막은 막질 특성상 기존의 층간 평탄화물질에 비하여 스텝 커버리지가 매우 우수하므로, 게이트 전극 구조물간 공간 매립이 탁월하다. 아울러, 폴리실리콘막이 비도핑 상태이므로 비저항이 매우 높고, 저부 및 양 측부에 실리콘 질화막과 같은 절연막이 피복되어 있으므로, 자기 정렬 콘택 패드 또는 게이트 전극 구조물과 쇼트가 발생되지 않는다.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에제 3의 층이 개재되어질 수 있다.
첨부한 도면 도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자의 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 반도체 기판(100)에 액티브 영역(AC)이 한정되도록 공지의 STI(shallow trench isolation) 방식으로 소자 분리막(102)을 형성한다. 그 다음, 반도체 기판(100) 상부에 게이트 절연막(104), 게이트 전극용 제 1 도전층(106), 게이트 전극용 제 2 도전층(108) 및 캡핑층(110)을 순차적으로 적층한다. 여기서, 게이트 전극용 제 1 도전층(106)은 실질적으로 게이트 전극의 역할을 하는 층으로서, 불순물이 도핑된 폴리실리콘층이 이용된다. 또한, 게이트 전극용 제 2 도전층(108)은 게이트 전극용 제 2 도전층(106)의 도전성을 보다 더 향상시키기 위한 층으로, 대개 전이 금속 실리사이드층, 예를들어, 텅스텐 실리사이드층 또는 티타늄 실리사이드층이 이용된다. 캡핑층(110)으로는 자기 정렬 콘택 패드를 형성하기 위하여 제공되는 층으로, 예를들어, 실리콘 산화막과는 식각 선택비가 높은 실리콘 질화막이 이용된다. 그후, 캡핑층(110), 제 2 도전층(108), 제 1 도전층(106) 및 게이트 절연막(104)을 소정 부분 패터닝하여, 게이트 전극 구조물(112)을 형성한다. 게이트 전극 구조물(112)이 형성된 반도체 기판(100) 결과물 상부에 절연막을 증착한다음, 이를 블랭킷 식각하여, 게이트 전극 구조물(112) 측벽에 게이트-스페이서(114)를 형성한다. 그후, 게이트 전극 구조물(112) 양측의 액티브 영역(AC)에 반도체 기판(100)과 반대 타입의 불순물을 주입하여, 접합 영역(도시되지 않음)을 형성한다.
노출된 반도체 기판(100) 표면, 게이트-스페이서 표면(114) 및 캡핑층(110) 상부에 에치 스톱퍼(116)를 형성한다. 이때, 에치 스톱퍼(116)로는 실리콘 산화막과 식각 선택비가 우수한 물질, 예를들어, 실리콘 질화막 또는 금속 산화막으로 형성하고, 약 100 내지 400Å 두께로 증착한다. 에치 스톱퍼(116) 표면에 층간 평탄화막으로서, 스텝 커버리지(step coverage)가 95% 이상인 비도핑(undoped) 폴리실리콘막(118)을 소정 두께로 증착한다. 여기서, 비도핑 폴리실리콘막(118)은 게이트 전극 구조물(112) 사이의 공간이 충분히 매립될 정도의 두께로 증착함이 바람직하며, 비도핑 폴리실리콘막(118)에는 어떠한 불순물도 포함되지 않았으므로, 절연막 수준으로 저항이 매우 높다. 아울러, 비도핑 폴리실리콘막(118)은 기존의 실리콘 산화막 계열의 절연막 또는 BPSG막과 같은 글래스(glass) 물질에 비하여, 스텝 커버리지 및 매립 특성이 우수하다.
도 2b를 참조하여, 비도핑 폴리실리콘막(118)을 전체 두께의 일부 두께만큼 화학적 기계적 연마한다. 이에따라, 비도핑 폴리실리콘막(118a)은 그 표면이 평탄해진다. 평탄해진 비도핑 폴리실리콘막(118a) 상부에 층간 절연막(120)을 형성한다. 이때, 층간 절연막(120)으로는 예를들어, 플라즈마 인가 티이오에스(PE-TEOS)막이 이용될 수 있다.
그후, 도 2c에 도시된 바와 같이, 층간 절연막(120) 상부에 선택된 액티브 영역, 즉, 접합 영역(도시되지 않음)이 노출될 수 있도록 포토레지스트 패턴(도시되지 않음)을 공지의 포토리소그라피 방식으로 형성한다. 다음, 이 포토레지스트 패턴을 마스크로 하여, 층간 절연막(120), 비도핑 폴리실리콘막(118a) 및 에치 스톱퍼(116)를 식각,제거한다. 이에따라, 자기 정렬 콘택 패드가 형성될 액티브 영역이 오픈된다. 여기서, 미설명 부호 122는 자기 정렬 콘택 패드가 형성될 게이트 전극 사이의 공간을 나타낸다. 또한, 액티브 영역(AC) 표면에는 게이트 전극의 어스펙트비가 매우 높으므로 인하여, 에치 스톱퍼(116)가 표면에 잔류할 수 있다.
이어서, 도 2d에 나타낸 바와 같이, 반도체 기판 결과물 표면, 즉, 노출된 층간 절연막(120) 표면, 층간 절연막(120)의 양측벽, 비도핑 폴리실리콘막(118a)의 양측벽, 에치 스톱퍼(116)의 양측벽, 게이트-스페이서(114)의 양측벽 및 액티브 영역(AC) 상부에 장벽-스페이서용 절연막을 증착한다. 이때, 장벽-스페이서용 절연막은 실리콘 산화막 또는 폴리실리콘막에 대하여 식각 선택비가 우수한 절연 물질, 예를들어, 실리콘 질화막(Si3N4) 또는 알루미늄 산화막(Al2O3)과 같은 금속 산화막이 이용될 수 있고, 예를들어, 50 내지 500Å 두께로 증착한다. 그후, 장벽-스페이서용 절연막을 층간 절연막(120) 표면이 노출되도록 블랭킷 식각하여, 층간 절연막(120), 비도핑 폴리실리콘막(118a) 및 에치 스톱퍼(116)의 양측벽에 장벽-스페이서(124)를 형성한다. 장벽-스페이서(124)를 형성하는 공정시, 노출된 게이트 전극 사이의 공간에 잔류하는 에치 스톱퍼(116) 물질이 제거된다. 그후, 게이트 전극 구조물(112) 사이의 공간이 충분히 매립될 수 있도록, 반도체 기판(100) 결과물 상부에 자기 정렬 콘택 패드용 도핑된 폴리실리콘막(126)을 증착한다.
도 2e를 참조하여, 도핑된 폴리실리콘막(126)을 비도핑 폴리실리콘막(118a) 표면이 노출될 때까지 화학적 기계적 연마하여, 노출된 액티브 영역(AC)에 노출시키는 게이트 전극 구조물(112) 사이에 자기 정렬 콘택 패드(128)를 형성한다. 여기서, 미설명 도면 부호 124a는 표면이 화학적 기계적 연마된 장벽-스페이서를 나타낸다.
이때, 비도핑 폴리실리콘막(118a)은 알려진 바와 같이 스텝 커버리지 특성이 매우 양호하므로 층간 매립 특성이 탁월하여, 게이트 전극 구조물 사이에 보이드 없이 충진된다. 아울러, 자기 정렬 콘택 패드(128)와 비도핑 폴리실리콘막(118a)은 장벽-스페이서(124a)를 두고 절연되어 있고, 비도핑 폴리실리콘막(118a)과 게이트 전극 구조물(120) 및 액티브 영역은 에치 스톱퍼(116)를 사이에 두고 절연되어 있으므로, 층간 평탄화막으로 비도핑 폴리실리콘막(118a)을 사용하여도 전기적으로 문제가 되지 않는다. 더욱이, 비도핑 폴리실리콘막(118a) 자체가 높은 비저항을 가지고 있으므로, 층간 평탄화막으로 대체가능하다.
도 3a 및 도 3b는 본 발명의 다른 실시예를 설명하기 위한 반도체 소자의 단면도이다.
본 실시예는 상술한 일 실시예와 도 2c의 공정까지는 동일하므로, 동일한 부분의 설명에 대하여 생략하기로 한다.
도 3a를 참조하여, 선택된 게이트 전극 구조물(112) 사이의 공간을 도 2c까지의 공정으로 노출시킨다음, 비도핑 폴리실리콘막(118a)을 소정 타입으로 열처리 한다. 이때, 열처리 공정으로는 급속 질화 처리(Rapid thermal nitrization), 급속 산화 처리(Rapid thermal oxidation), 습식 산화, 건식 산화 방식으로 진행될 수 있다. 이러한 열처리 공정으로, 비도핑 폴리실리콘막(118a)은 산화되어, 산화막(118b)이 된다.
그후, 도 3b에 도시된 바와 같이, 게이트 전극 구조물 사이의 공간(122)이 충분히 매립될 정도로 도핑된 폴리실리콘막을 증착한다. 이어서, 도핑된 폴리실리콘막을 화학적 기계적 연마하여, 노출된 게이트 전극 구조물 사이의 공간에 매립시키므로써, 자기 정렬 콘택 패드(128)를 형성한다.
이때, 본 실시예에서는 비도핑 폴리실리콘막(118a)이 열처리에 의하여 산화되어 있으므로, 장벽-스페이서를 별도로 형성할 필요가 없다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 층간 평탄화 물질로 비도핑 폴리실리콘막을 사용하고, 비도핑 폴리실리콘막 저부 및 측부에 절연 물질을 형성한다.
이때, 비도핑 폴리실리콘막은 막질 특성상 기존의 층간 평탄화물질에 비하여 스텝 커버리지가 매우 우수하므로, 게이트 전극 구조물 사이의 공간에 보이드 없이 매립된다. 아울러, 폴리실리콘막이 비도핑 상태이므로 비저항이 매우 높고, 저부 및 양 측부에 실리콘 질화막과 같은 절연막이 피복되어 있으므로, 자기 정렬 콘택 패드 또는 게이트 전극 구조물과 쇼트가 발생되지 않는다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경,실시할 수 있다.

Claims (14)

  1. 액티브 영역이 한정된 반도체 기판;
    상기 반도체 기판 상부에 일정 간격을 두고 배열된 다수의 게이트 전극 구조물;
    상기 선택된 게이트 전극 구조물 사이에 매립되는 자기 정렬 콘택 패드;
    상기 나머지 게이트 전극 구조물 사이에 매립되는 비도핑 폴리실리콘막;
    상기 비도핑 폴리실리콘막과 게이트 전극 구조물 및 비도핑 폴리실리콘막과 반도체 기판 표면 사이에 개재되는 제 1 절연막; 및
    상기 비도핑 폴리실리콘막 양 측벽에 형성되는 제 2 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 제 1 절연막 및 제 2 절연막은 실리콘 산화막과 식각 선택비가 우수한 물질인 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 절연막은 실리콘 질화막 또는 금속 산화막으로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서, 상기 자기 정렬 콘택 패드는 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 반도체 소자.
  5. 제 2 항에 있어서, 상기 자기 정렬 콘택 패드와 상기 비도핑 폴리실리콘막은 제 2 절연막을 사이에 두고 절연되는 것을 특징으로 하는 반도체 소자.
  6. 액티브 영역이 한정된 반도체 기판 상부에 게이트 전극 구조물을 형성하는 단계;
    상기 반도체 기판 및 게이트 전극 구조물 상부에 에치 스톱퍼를 형성하는 단계;
    상기 에치 스톱퍼 상부에, 게이트 전극 구조물 사이의 공간이 충분히 매립되도록, 비도핑 폴리실리콘막을 형성하는 단계;
    상기 게이트 전극 구조물 사이의 공간중 선택된 게이트 전극 구조물 사이의 공간이 노출되도록 비도핑 폴리실리콘막 및 에치 스톱퍼를 제거하는 단계;
    상기 비도핑 폴리실리콘막 및 에치 스톱퍼 양측벽에 장벽-스페이서를 형성하는 단계; 및
    상기 노출된 게이트 전극 구조물 내부에 자기 정렬 콘택 패드를 형성하는 단계를 포함하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 에치 스톱퍼는 실리콘 산화막과 식각 선택비가 우수한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 비도핑 폴리실리콘막을 형성하는 단계와, 상기 비도핑 폴리실리콘막과 에치 스톱퍼를 소정 부분 제거하는 단계 사이에, 상기 비도핑 실리콘막 상부에 층간 절연막을 추가로 형성하는 단계를 더 포함하고,
    상기 비도핑 폴리실리콘막과 에치 스톱퍼 양측벽에 장벽-스페이서를 형성하는 단계에서, 상기 층간 절연막 측벽에도 장벽-스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서, 상기 장벽-스페이서는 실리콘 산화막 및 폴리실리콘막과 식각 선택비가 우수한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 장벽 스페이서는 실리콘 질화막 또는 금속 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 액티브 영역이 한정된 반도체 기판 상부에 게이트 전극 구조물을 형성하는 단계;
    상기 반도체 기판 및 게이트 전극 구조물 상부에 에치 스톱퍼를 형성하는 단계;
    상기 에치 스톱퍼 상부에, 게이트 전극 구조물 사이의 공간이 충분히 매립되도록, 비도핑 폴리실리콘막을 형성하는 단계;
    상기 게이트 전극 구조물 사이의 공간중 선택된 게이트 전극 구조물 사이의 공간이 노출되도록 비도핑 폴리실리콘막 및 에치 스톱퍼를 제거하는 단계;
    상기 비도핑 폴리실리콘막을 열처리하여, 산화시키는 단계; 및
    상기 노출된 게이트 전극 구조물 내부에 자기 정렬 콘택 패드를 형성하는 단계를 포함하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 에치 스톱퍼는 실리콘 산화막과 식각 선택비가 우수한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 11 항에 있어서, 상기 열처리는 급속 질화 처리 또는 급속 산화 처리로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 11 항에 있어서, 상기 열처리는 습식 산화 또는 건식 산화로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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