KR20030001296A - 화합물 반도체 장치 - Google Patents

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히라따고이찌
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Abstract

고주파 디바이스에 채용되는 GaAsFET는, 칩 사이즈를 축소하여 비용을 저감시키기 위해, 각 패드 전극을 칩 코너를 따라서 L자형으로 배치하고 있었다. 칩 사이즈의 축소와 고주파 특성을 더욱 향상시키기 위해, 칩의 각 코너에 각 패드 전극을 배치하고, 중앙에 FET를 칩 변에 대하여 45°경사지게 배치한다. 이에 따라 칩 사이즈를 더욱 축소할 수 있어, 초고주파의 실리콘 반도체의 FET보다도 염가인 GaAsFET를 실현할 수 있다.

Description

화합물 반도체 장치{COMPOUND SEMICONDUCTOR DEVICE}
본 발명은, 고주파 디바이스에 채용되는 화합물 반도체 장치에 관한 것으로, 특히 칩 사이즈를 소형화하고, 고주파 특성을 향상시킨 화합물 반도체 장치에 관한 것이다.
세계적인 휴대 전화 시장의 확대에 가세하여, 디지털 위성 방송 수신기용의 수요가 높아짐에 따라 고주파 디바이스의 수요가 급신장하고 있다. 그 소자로서는, 고주파를 취급하기 때문에 갈륨비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라 함)를 사용하는 경우가 많아, 이에 따라 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적 회로(MMIC)나, 국부 발진용 FET의 개발이 진행되고있다.
도 5는, 국부 발진용에 채용되는 GaAsFET의 일례를 나타내고 있다.
도 5의 (a)에 도시한 바와 같이, GaAsFET는 채널 영역(12)과, 소스용 패드 전극(42), 드레인용 패드 전극(43) 및 게이트용 패드 전극(44)으로 구성된다.
채널 영역(12)은, 비도핑된 GaAs 기판(1)에 비도핑 버퍼 에피택셜층, N형 에피택셜층을 적층하여 형성하고, 표면에 쇼트키 접촉하는 게이트 전극을 배치하며, 게이트 전극의 양측에는 GaAs 표면에 오믹 접촉하는 소스·드레인 전극을 배치한 것이다. 이 FET는 게이트 전극의 전위에 의해 바로 아래의 채널 영역 내에 공핍층을 형성함으로써 소스 전극과 드레인 전극 사이의 드레인 전류를 제어하는 것이다.
도 5에서, 일점 쇄선으로 둘러싸인 직사각형 형상의 영역이 기판에 형성되는 채널 영역(12)이다. 우측으로부터 연장되는 빗살 형상의 5개의 제3층째의 패드 금속층(30)이 소스 전극이고, 이 아래에 제1층째 오믹 금속층(10)으로 형성되는 소스 전극이 있다. 또한 좌측으로부터 연장되는 빗살 형상의 4개의 제3층째의 패드 금속층(30)이 드레인 전극이고, 이 아래에 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되며, 그 사이에 제2층째의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 채널 영역(12) 위에 8개의 빗살 형상으로 배치되어 있다.
소스용 패드 전극(42), 드레인용 패드 전극(43) 및 게이트용 패드 전극(44)은 제3층째의 배선이고, 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제2층째의 배선은 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Al)(20)이고, 소스용 패드 전극(42) 및 드레인용 패드 전극(43)의 바로 아래에도 쿠션재로서 형성된다. 또한, 이 게이트 금속층(20)은 연장되며, 게이트용 패드 전극(44) 바로 아래에도 쿠션재로서 형성된다. 소스 전극 및 드레인 전극은, 기판에 오믹 접촉하는 제1층째의 오믹 금속층 (AuGe/Ni/Au)이고, 패드 금속층(30)과 중첩되어 있다.
게이트용 패드 전극(44) 및 드레인용 패드 전극(43)은 고주파의 신호가 상호 누설되어 감쇠하는 것을 방지하기 위해 상호 이격하여 1개씩 형성되고, 소스용 패드 전극(42)으로 차단하는 형상으로 한다. 즉, 각 패드 전극을 반도체 칩 위에서 L자형으로 배치하고, 채널 영역(12)의 2변을 따라 배치한다. 소스용 패드 전극(42)은 반도체 칩의 코너에 배치된다.
각 패드용 전극에는 각각 점선의 동그라미 표시로 나타내는 바와 같이 본딩 와이어(60)를 고착한다(도 5의 (b) 참조). 본딩 와이어는 소스용 패드 전극(42)에 2개, 드레인용 및 게이트용 패드 전극(43, 44)에 각각 1개씩 고착한다. 각 패드용 전극의 크기는 60㎛ 볼 직경의 본딩 와이어를 고착할 수 있는 필요 최소한의 크기이면 된다. 소스용 패드 전극(42)에 대해서는 저항 및 인덕턴스 성분을 저감하기 위해 본딩 와이어를 2개 고착하지만, 코너에 설치함으로써 본딩 와이어의 압착에 충분한 면적을 확보할 수 있다.
도 6은 도 5의 C-C선(도 6의 (a)) , D-D선(도 6의 (b)), E-E선(도 6의 (c))의 단면도를 나타낸다.
도 6의 (a)는 드레인용 패드 전극(43)의 단면도를 도시한다. GaAs 기판은딱딱해서 깨지기 쉽기 때문에, 쿠션재로서 기판 위에 게이트 금속층(20)을 형성한다. 그 위에 형성된 질화막(25)의 일부를 개구하고, 실선으로 표시한 제3층째의 패드 금속층(Ti/Pt/Au)(30)을 형성한다. 또한 패드 금속층(30) 위에는 본딩 와이어가 열 압착된다. 또한, 소스용 패드 전극(42)부도 마찬가지의 구조이다.
도 6의 (b)는 게이트용 패드 전극(44)의 단면도를 도시한다. FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(20)을 연장하고, 그 위에 제3층째의 패드 금속층(Ti/Pt/Au)(30)을 형성하여 게이트용 패드 전극(44)을 형성하고, 그 위에 본딩 와이어가 열 압착된다.
도 6의 (c)는 교차부의 단면을 도시한다. 패드 금속층(30) 중, 게이트 전극(게이트 금속층(20)) 및 소스 전극(패드 금속층(30))은 채널 영역(12) 밖에서 질화막(25)을 통해 교차하고, 게이트용 패드 전극(44) 및 소스용 패드 전극(42)에 접촉하고 있다. 이 교차부의 면적은 대개 400㎛2로 한다.
국부 발진용 FET, 스위치 IC에서는, 패드 면적이 크기 때문에 칩 사이즈가 패드 수로 결정되어 있는 부분이 매우 큰 것이 실정이다. 예를 들면, 본 발명의 국부 발진용 FET의 경우, 패드 중심-패드 중심 간 거리가 80㎛, 패드 사이즈 60㎛각(角), 패드단-다이싱 스트리트 영역단 간 10㎛, 다이싱 스트리트 폭 50㎛의 룰로 하면 칩 사이즈는 0.27×0.27㎟로 된다. 이 경우, FET 그 자체는 패드와 패드의 간극에 배치하도록 되어 있는 만큼 패드의 수, 패드 레이아웃이 직접 칩 사이즈를 결정하게 된다.
도 5로부터 명백한 바와 같이, 게이트용 및 드레인용 패드 전극(44, 43)은 1개씩 형성되고, 각각의 신호의 누설을 방지하기 위해 소스용 패드 전극(42)으로 차단하는 형상되고 되고, 칩 내에서는 상호 이격되어 대각선 상에 배치된다. 본딩 와이어(60)를 고착하는데 필요한 면적만으로 족하므로, 소스 전극 및 게이트 전극이 채널 영역 외측에서 교차는 하지만, 칩 사이즈는 대폭 축소된다.
도 7은 도 5에 도시한 FET의 부분을 확대한 평면도 및 단면도를 도시한다. 도 7의 (a)는 평면도이고, 일점쇄선으로 둘러싸인 직사각형 향상의 영역이 기판(11)에 형성되는 채널 영역(12)이다. 우측으로부터 연장되는 빗살 형상의 5개의 제3층째의 패드 금속층(30)이 소스 전극(13)이고, 이 아래에 제1층째 오믹 금속층(10)으로 형성되는 소스 전극(14)이 있다. 또한, 좌측으로부터 연장되는 빗살 형상의 4개의 제3층째의 패드 금속층(30)이 드레인 전극(15)이고, 이 아래에 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(16)이 있다. 이 양 전극은 빗살 무늬를 맞물리게 한 형상으로 배치되고, 그 사이에 제2층째의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 채널 영역(12) 위에 빗살 형상으로 배치되어 있다. 여기서, 이 FET의 게이트 폭 Wg은 빗살 형상의 게이트 전극(17)의 게이트 폭의 총합이고, 이 경우에는 400㎛이다.
도 7의 (b)는 FET의 단면 구조를 도시한다. 기판(11)에는 n형 에피택셜층에의한 채널 영역(12)이 형성된다. 채널 영역(12)을 다른 영역과 분리하기 위해 붕소 등을 이온 주입한 절연화층(70)이 형성되고, 채널 영역(12)에는 게이트 금속층(20)에 의해 게이트 전극(17)이 형성된다. FET로서 실제로 동작하는 부분은이 게이트 전극(17) 바로 아래의 채널 영역(12)이다. 게이트 전극(17)이 접하는 채널 영역(12)의 양측에는 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(16) 및 소스 전극(14)이 형성된다. 또한, 상술한 바와 같이 3층째의 패드 금속층(30)으로 형성되는 드레인 전극(15) 및 소스 전극(13)이 형성되고, 각 소자의 배선 등을 행하고 있다.
도 5에 도시한 FET에서는, 각 패드 전극의 배치를 고안함으로써, 칩 사이즈의 대폭적인 축소를 실현하고 있다. 그러나, 칩 축소를 위해 각 패드 전극은 한계까지 그 이격 거리를 축소하고 있어, 본딩 와이어의 중심 간 거리는 80㎛로 되어 있다. 또한, 각 패드 전극이 근접하게 되어, 인접하는 본딩 와이어끼리의 거리가 근접되기 때문에, 고주파 신호가 누설되거나, 조립 시에 불량이 발생되기 쉬운 등의 문제가 있었다.
또한, 소스용 패드 전극(42)은 본딩 와이어(60)에 의해 인출되어, 접지 단자 GND에 접속되어 있으며, 입력 단자에 접속하는 게이트용 패드 전극(44)과 출력 단자에 접속하는 드레인용 패드 전극(43)을 분리하고 있다. 그러나, 게이트, 드레인용 패드 전극(44, 43)이 형성된 칩의 대각선을 중심으로 하여 한쪽측에만 소스용의 본딩 와이어(60)가 형성되어 있어(도 5의 (b) 참조), 소스 전극에 의한 게이트 전극 및 드레인 전극의 분리가 충분하다고는 할 수 없다. 이러한, 게이트 전극과 드레인 전극의 분리의 부족도 고주파 신호의 누설로 이어져, 고주파 특성이 향상되지 않는 요인으로 되어 있었다.
현재는 실리콘 반도체 칩의 성능의 향상도 눈부실 정도이며, 고주파대에서의 이용의 가능성이 높아지고 있다. 예를 들면 fT(차단 주파수)가 25㎓ 이상인 실리콘 반도체의 트랜지스터를 사용한 국부 발진 회로는 응용 회로를 고안함으로써 GaAsFET를 사용한 국부 발진 회로에 가까운 성능을 내는 것이 가능하게 되어 있다. 종래에는 실리콘 칩은 고주파대에서의 이용이 어려워, 고가의 화합물 반도체 칩이 이용되고 있었지만, 실리콘 반도체 칩의 성능이 높아져, 이용이 가능해지면, 당연히 웨이퍼 가격이 비싼 화합물 반도체 칩은 가격 경쟁에서 지게 된다. 실제로, 상기한 실리콘 반도체 트랜지스터는, 종래의 국부 발진용 GaAsFET에 비하여 염가이다. 따라서 칩 사이즈를 축소하여 비용을 억제할 필요성이 있으며, 칩 사이즈의 축소는 불가피하다. 또한, 동시에 고주파 특성의 또 다른 개선도 요구되고 있다.
도 1은 본 발명을 설명하기 위한 평면도.
도 2의 (a)는 본 발명을 설명하기 위한 평면도이고, 도 2의 (b)는 본 발명을 설명하기 위한 단면도.
도 3의 (a)는 본 발명을 설명하기 위한 평면도이고, 도 3의 (b)는 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 평면도.
도 5는 종래의 기술을 설명하기 위한 평면도.
도 6은 종래의 기술을 설명하기 위한 단면도.
도 7의 (a)는 종래의 기술을 설명하기 위한 평면도이고, 도 7의 (b)는 종래의 기술을 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 소스용 패드 전극
3 : 드레인용 패드 전극
4 : 게이트용 패드 전극
10 : 오믹 금속층
11 : GaAs 기판
12 : 채널 영역
17 : 게이트 전극
20 : 게이트 금속층
30 : 패드 금속층
42 : 소스용 패드 전극
43 : 드레인용 패드 전극
44 : 게이트용 패드 전극
50 : 칩
60 : 본딩 와이어
본 발명은 상술한 제반 사정을 감안하여 이루어진 것으로, 화합물 반도체 기판 표면에 형성한 채널 영역과, 상기 채널 영역 표면에 접촉하는 소스 전극, 드레인 전극 및 게이트 전극을 갖고, 상기 소스 전극, 드레인 전극 및 게이트 전극과 각각 접속하는 소스용 패드 전극, 드레인용 패드 전극 및 게이트용 패드 전극을 형성한 화합물 반도체 장치에 있어서, 각 패드 전극을 칩의 코너에 배치하고, 상기 채널 영역의 게이트 전극, 소스 전극 및 드레인 전극을 칩의 거의 대각선을 따라 경사지게 배치하는 것을 특징으로 하며, 칩 내의 FET 및 각 패드 전극의 배치를 고안함으로써 칩 사이즈의 축소와 고주파 특성의 향상을 실현하는 것이다.
이하에 본 발명의 실시예에 대하여 도 1 내지 도 4를 참조하여 설명한다.
도 1의 (a)는, 본 발명의 제1 실시예인 GaAsFET의 일례를 나타내고 있다.
GaAsFET는 채널 영역(12)과, 소스용 패드 전극(2), 드레인용 패드 전극(3) 및 게이트용 패드 전극(4)으로 구성된다.
채널 영역(12)은 비도핑된 GaAs 기판에 비도핑 버퍼 에피택셜층, N형 에피택셜층을 적층하여, 표면에 쇼트키 접촉하는 게이트 전극을 배치하고, 게이트 전극의 양측에는 GaAs 표면에 오믹 접촉하는 소스·드레인 전극을 배치한 것이다. 이 FET는, 게이트 전극의 전위에 의해 바로 아래의 채널 영역 내에 공핍층을 형성함으로써 소스 전극과 드레인 전극 간의 드레인 전류를 제어하는 것이다.
도 1에서, 일점쇄선으로 둘러싸인 직사각형 형상의 영역이 기판에 형성되는 채널 영역(12)이다. 좌상측으로부터 연장되는 빗살 형상의 제3층째의 패드 금속층(30)이 소스 전극이고, 이 아래에 제1층째 오믹 금속층(10)으로 형성되는 소스 전극이 있다. 또한, 우하측으로부터 연장되는 빗살 형상의 제3층째의 패드 금속층(30)이 드레인 전극이고, 이 아래에 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극이 있다. 이 양 전극은 빗살 무늬를 맞물린 형상으로 배치되며, 그 사이에 제2층째의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 채널 영역(12) 상에 빗살 형상으로 배치되어 있다.
소스용 패드 전극(2), 드레인용 패드 전극(3) 및 게이트용 패드 전극(4)은 제3층째의 배선이고, 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제2층째의 배선은 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Ti/Al)(20)이고, 소스용 패드 전극(2) 및 드레인용 패드 전극(3)의 바로 아래에도 쿠션재로서 형성된다. 또한, 이 게이트 금속층(20)은 연장되어 게이트용 패드 전극(4) 바로 아래에도 쿠션재로서 형성된다. 소스 전극 및 드레인 전극은, 기판에 오믹 접촉하는 제1층째의 오믹 금속층(AuGe/Ni/Au)이고, 패드 금속층(30)과 중첩되어 있다.
게이트용 패드 전극(4) 및 드레인용 패드 전극(3)은 고주파의 신호가 상호 누설되어 감쇠하는 것을 방지하기 위해 상호 이격하여 1개씩 형성하고, 2개의 소스용 패드 전극(2)으로 차단하는 형상으로 한다. 즉, 소스용 패드 전극(2)을 칩 대각선 상의 2개의 코너에 배치하고, 게이트 및 드레인용 패드 전극(4, 3)을 칩의 남은 코너에 각각 배치한다.
각 패드용 전극에는 각각 점선의 동그라미 표시로 나타내는 바와 같이 1개씩 본딩 와이어(60)를 고착한다. 각 패드용 전극의 크기는 60㎛ 볼 직경의 본딩 와이어를 고착할 수 있는 필요 최소한의 크기이면 족하다. 대각선 상에 형성된 2개의 소스용 패드 전극(2)에 고착되는 본딩 와이어(60)는, 칩의 대각선 상에 형성한 드레인용 패드 전극(3)과 게이트용 패드 전극(4)을, 칩의 양측으로부터 차단하는 구조로 된다(도 1의 (b) 참조). 즉, 소스용 패드 전극(2)에 고착하는 본딩 와이어에 의해 입력 단자에 접속하는 게이트용 패드 전극(4) 및 출력 단자에 접속하는 드레인용 패드 전극(3) 간의 실드성이 좋아져서, 고주파 특성의 산란 파라미터인 S 파라미터(S12)가 작아진다. 이에 따라 고주파 게인이 큰 FET를 실현할 수 있다.
또한, 각 코너로부터 방사형으로 본딩 와이어가 인출되고, 인접하는 와이어본드의 중심 간 거리는 크게 할 수 있다. 인접하는 본딩 와이어끼리의 거리를 크게 할 수 있기 때문에 그 사이의 고주파 신호의 누설을 작게 할 수 있어, 이것에 의해서도 FET의 고주파 게인의 향상에 크게 기여할 수 있다.
도 1의 패드부 및 교차부의 단면도는, 도 6에 도시한 것과 마찬가지이기 때문에 그 설명은 생략한다.
도 2는 도 1에 도시한 FET의 부분을 확대한 평면도 및 단면도를 도시한다. 도 2의 (a)는 평면도이고, 일점쇄선으로 둘러싸인 직사각형 형상의 영역이 기판(11)에 형성되는 채널 영역(12)이다. 좌측으로부터 연장되는 빗살 형상의 제3층째의 패드 금속층(30)이 소스 전극(13)이고, 이 아래에 제1층째 오믹 금속층(10)으로 형성되는 소스 전극(14)이 있다. 또한, 우측으로부터 연장되는 빗살 형상의 제3층째의 패드 금속층(30)이 드레인 전극(15)이고, 이 아래에 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(16)이 있다. 이 양 전극은 빗살을 맞물린 형상으로 배치되며, 그 사이에 제2층째의 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 채널 영역(12) 위에 빗살 형상으로 배치되어 있다. 여기서, 이 FET의 게이트 폭 Wg은, 빗살 형상의 게이트 전극(17)의 게이트 폭의 총합이고, 이 경우 4OO㎛이다.
도 2의 (b)는 FET의 단면 구조를 도시한다. 또한, 이 경우의 단면 구조는 개략적인 단면 구조이며, 후에 상세히 설명하지만 게이트 전극을 형성하는 방향에 따라서는, 다른 형태의 단면 구조도 예상할 수 있다.
기판(11)에는 n형 에피택셜층에 의한 채널 영역(12)이 형성된다. 채널 영역과 다른 영역을 분리하기 위해 붕소 등을 이온 주입하여 절연화층(70)이 형성되고, 채널 영역(12)에는 게이트 금속층(20)에 의해 게이트 전극(17)이 형성된다. FET로서 실제로 동작하는 부분은 이 게이트 전극(17) 바로 아래의 채널 영역(12)이다. 게이트 전극(17)이 접하는 채널 영역(12)의 양측에는 제1층째의 오믹 금속층(10)으로 형성되는 드레인 전극(16) 및 소스 전극(14)이 형성된다. 또한, 상술한 바와 같이 3층째의 패드 금속층(30)으로 형성되는 드레인 전극(15) 및 소스 전극(13)이 형성되고, 각 소자의 배선 등을 행하고 있다.
도 1로부터 명백한 바와 같이, 게이트용 및 드레인용 패드 전극(4, 3)은 칩의 대각선 상의 코너에 1개씩 형성되고, 각각의 신호의 누설을 방지하기 위해 다른 대각선 상의 코너에 형성된 소스용 패드 전극(2)에 의해 차단된다. 각 패드 전극은 본딩 와이어(60)를 고착하는데 필요한 면적만으로 족하므로, 칩의 각 코너에 배치하고, 각 패드 전극은 칩 중심측의 각(角) 부분을 잘라 놓은 형상으로 한다. 또한, FET의 게이트 전극, 소스 전극 및 드레인 전극의 빗살을, 칩의 대각선, 즉 칩의 변에 대하여 45°경사지게 배치함으로써, 중심부를 FET의 채널 영역으로서 유효하게 활용할 수 있다.
이에 따라, 종래의 패드를 L자형으로 배치한 FET를 그대로 45°경사진 레이아웃을 채용하면, 게이트 폭 400㎛인 경우에, 0.27×0.27㎟인 칩 사이즈가 0.25×0.25㎟로 된다.
또한, 채널 영역(12) 외측에서, 소스용 패드 전극(2) 및 게이트용 패드 전극(4)으로 연장되는 전극 부분은, 질화막을 통해 교차하고 있으며, 기생 용량을갖게 된다. 즉, 동일한 게이트 폭이더라도 이 교차 면적은 적은 쪽이 유효하며, 그것에는 빗살의 길이를 늘려 게이트 개수를 줄이는 것이 유효하다. 각 패드 전극을 코너에 배치하여 패드 전극의 칩 중심측의 각을 잘라 놓은 형상으로 하고, FET를 칩의 변에 대하여 45°경사지게 함으로써 칩의 중심 부분의 면적을 유효하게 활용할 수 있기 때문에, 총 게이트 폭(예를 들면 400㎛)을 바꾸지 않고서 종래 8개이던 게이트 전극을 6개로 할 수 있다. 이에 따라 교차부에 의한 기생 용량을 저감하여 보다 고주파 특성을 향상시키는 것이 가능해진다.
구체적으로는, 종래의 L자형 패드 배치의 FET에서는, 교차부의 면적이 400㎛2이었지만, 본 발명의 실시예에서 게이트 폭을 6개로 함으로써, 교차부의 면적을 285㎛2까지 축소할 수 있어, 기생 용량을 저감시킬 수 있게 된다. 또한, 이 레이아웃에 의한 칩 사이즈는 0.26×0.26㎟로 되고, 종래의 L자형 패드 배치의 FET보다도 칩 사이즈가 작아져서, 고주파 특성이 양호한 FET를 실현할 수 있다.
또한, 인접하는 와이어 본드의 중심 간 거리를, 상기한 0.25×0.25㎟인 경우에 110㎛, 0.26×0.26㎟인 경우에 120㎛까지 넓힐 수 있기 때문에, 조립이 용이하며, 인접하는 본딩 와이어끼리의 거리를 크게 할 수 있다. 이에 따라 본딩 와이어 사이의 고주파 신호의 누설을 작게 할 수 있어, 고주파 게인이 큰 FET로 된다.
또한, 소스용 패드 전극(2)을 칩의 대각선 상의 코너에 배치함으로써, 그 본딩 와이어(60)로, 대각선 상의 게이트용 패드 전극(4)과 드레인용 패드 전극(3)을 중심으로하여 칩의 양측으로부터 차단하는 구조로 된다. 즉, 게이트 드레인 간의실드성이 좋아져서, 고주파 특성의 산란 파라미터인 S 파라미터(S12)가 작아져서, 이것에 의해서도 고주파 게인의 향상에 크게 기여할 수 있다.
도 3은 본 발명의 제2 실시예인, GaAsFET의 일례를 나타낸다. 이 FET의 레이아웃 패턴은 도 1에 도시한 것과 동일하기 때문에, 그 설명은 생략하지만, 크게 다른 점은, 게이트 전극을 형성하는 방향에 있다. 도 1에 도시한, 제1 실시예의 FET에서는 게이트 전극은 어느 방향으로 형성해도 되지만, 제2 형태인 도 3 (a)에 도시한 FET는, GaAs 반도체 기판은(l00) 면을 표면으로 하여, 게이트 전극을 실질적으로 기판의방향으로 형성하고 있다(도 4 참조). 여기서,는 결정 방향이고, 도 3의 (a) 또는 도 4의 화살표로 나타내는 방향이다. 이에 따라, 게이트 전극의 A-A선의 단면 형상은 도 3의 (b)에 도시한 바와 같이 된다.
게이트 전극(17)이 접하는 채널 영역(12)은, 그 표면이 되도록이면 노출하지 않는 편이, 위상 잡음 특성이 좋게 된다. 이방향으로 게이트 전극(17)을 형성하기 위한 리세스 에칭을 행하면, 채널 영역(12) 표면의 노출이 적어지는 형상으로 에칭할 수 있기 때문에, 국부 발진 용도 등 저위상 잡음 특성이 요구되는 FET를 실현할 수 있다.
또한, 도 4에 도시한 바와 같은, 게이트 전극을방향으로 형성하여, 본 발명과 같이 칩 변에 대하여 FET를 45°기울인 레이아웃으로 함으로써, 웨이퍼 상에서 칩을 다이싱하는 경우의 다이싱 스트리트가방향으로부터 45°경사진 방향으로 된다. 이 방향으로 다이싱하면, 칩핑(chipping)을 대폭 감소할 수 있는이점도 갖는다.
또한, 여기서는방향으로 설명하였지만,] 방향을 180°회전시킨방향으로 하여도 마찬가지의 효과가 얻어진다.
이에 따라, 종래 칩핑을 고려하여 50㎛로 형성하고 있던 다이싱 스트림 폭을 40㎛까지 축소할 수 있으므로, 칩 사이즈를 더욱 축소할 수 있다.
이에 따라, 종래의 패드를 L자형으로 배치한 FET를 그대로 45°기울인 레이아웃을 채용하면, 게이트 폭 400㎛인 경우에 0.27×0.27㎟의 칩 사이즈이던 것이 0.24×0.24㎟로 된다.
또한, 상술한 바와 같이, 채널 영역(12) 외측에서, 소스용 패드 전극(2) 및 게이트용 패드 전극(4)으로 연장하는 전극 부분은, 질화막을 통해 교차하기 때문에 기생 용량을 갖게 된다. 즉, 동일한 게이트 폭이더라도 이 교차부의 면적은 적은 편이 좋고, 그것에는 빗살의 길이를 늘려 게이트 개수를 줄이는 것이 유효하다. 각 패드 전극을 코너에 배치하여 각 패드 전극의 칩 중심측의 각을 잘라 낸 형상으로 하고, FET를 칩 변에 대하여 45°경사지게 함으로써 칩의 중심 부분의 면적을 유효하게 활용할 수 있기 때문에, 총 게이트 폭(예를 들면 400㎛)을 바꾸지 않고서 종래 8개이던 게이트 전극을 6개로 할 수 있다. 이에 따라 교차부에 의한 기생 용량을 저감하여 보다 고주파 특성을 향상시키는 것이 가능해진다. 이 레이아웃에 의한 칩 사이즈는 0.25×0.25㎟로 되고, 종래의 L자형 패드 배치의 FET보다도 칩 사이즈가 작아, 고주파 특성이 양호한 FET를 실현할 수 있다.
또한, 인접하는 와이어 본드의 중심 간 거리를, 상기한 0.24×0.24㎟인 경우에 110㎛, 0.25×0.25㎟인 경우에 120㎛까지 넓힐 수 있으므로, 조립이 용이하며, 인접하는 본딩 와이어끼리의 거리를 크게 할 수 있다. 이에 따라 본딩 와이어 간의 고주파 신호의 누설을 작게 할 수 있어, 고주파 게인이 큰 FET로 된다.
또한, 제1 실시예와 마찬가지로, 소스용 패드 전극(2)을 칩의 대각선 상의 코너에 배치함으로써, 그 본딩 와이어로, 게이트용 패드 전극(4)과 드레인용 패드 전극(3)을 칩 양측에서 차단하는 구조로 된다. 즉, 게이트-드레인 간의 실드성이 좋아져서, 고주파 특성의 산란 파라미터인 S 파라미터(S12)가 작아지고, 이것에 의해서도 고주파 게인의 향상에 크게 기여할 수 있다.
본 발명의 특징은, 2개의 소스용 패드 전극(2)을 칩 대각선 상의 코너에 배치하고, 드레인용 패드 전극(3) 및 게이트용 패드 전극(4)을 칩의 다른 코너에 각각 배치하고, 또한 칩 중심 부분에 칩의 변에 대하여 45°경사지게 FET를 배치하는 것에 있다.
이에 따라, 칩 내의 스페이스를 유효하게 활용하여 칩 사이즈를 축소하고, 또한 고주파 특성이 좋은 화합물 반도체 장치를 실현할 수 있다.
이상에서 상술한 바와 같이, 본 발명에 따르면 이하의 수많은 효과가 얻어진다.
첫째, 중심 부분의 스페이스를 유효하게 활용한 레이아웃이 가능해지므로, 종래의 L자형 패드 배치의 FET를 그대로 경사진 레이아웃으로 하면 0.25×0.25㎟로 축소할 수 있다.
둘째, 스페이스를 활용할 수 있기 때문에, 고주파 특성의 향상을 목표로, 동일 게이트 폭으로 하여, 게이트 개수를 8개에서 6개로 저감하여도 칩 사이즈는 0.26×0.26㎟ 이내로 되어, 종래의 L자형 패드 배치의 FET보다도 칩 사이즈를 작게 할 수 있다.
셋째, 인접하는 와이어 본드의 중심 간 거리를 크게 할 수 있다. 0.25㎜각에서 110㎛, 0.26㎜각에서 120㎛까지 이격할 수 있기 때문에, 칩 사이즈가 작아지더라도 인접하는 본딩 와이어끼리의 거리를 크게 할 수 있다. 이에 따라, 조립 시의 불량이 저감되어, 인접하는 본딩 와이어끼리의 고주파 신호의 누설을 작게 할 수 있어, 그 결과적으로 고주파 게인의 큰 FET를 실현할 수 있다.
넷째, 소스용 패드 전극(2)에 접속하는 본딩 와이어(60)를, 대각선 상의 드레인용 패드 전극(3)과 게이트용 패드 전극(4)을 중심으로 하여, 칩의 양측으로 인출하는 것이 가능하므로, 입력 단자에 접속하는 게이트 전극과 출력 단자에 접속하는 드레인 전극을 GND 전위에 접속하는 소스 전극에 의해, 칩 양측으로부터 차단하는 것이 가능해진다. 즉, 게이트-드레인 간의 실드성이 향상되기 때문에, 고주파 특성의 산란 파라미터인 S 파라미터(S12)가 작아져서, 이것에 의해서도 FET의 고주파 게인을 향상시킬 수 있다.
다섯째, FET의 게이트 전극을 웨이퍼의방향 또는 [0111] 방향으로 형성하면, 게이트 전극 부분의 채널 영역의 노출이 적어지도록 리세스 에칭할 수 있기 때문에, 국부 발진 용도 등 저위상 잡음 특성이 요구되는 FET를 실현할 수 있다.
여섯째, FET의 게이트 전극을 웨이퍼의방향 또는 [011] 방향으로 형성함으로써, 다이싱 시의 칩핑도 대폭 저감할 수 있기 때문에, 다이싱 스트리트 폭을 50㎛에서 40㎛로 축소할 수 있어, 칩 사이즈의 축소가 더욱 가능해진다. 예를 들면 L자형 패드 배치의 FET를 그대로 경사진 레이아웃을 채용하면 0.24×0.24㎟의 사이즈로 되어, 특성의 향상을 배가하기 위해 총 게이트 폭은 동일하게 하되, 게이트 개수를 8개에서 6개로 하면, 0.25×0.25㎟로 된다.
이와 같이, 칩 사이즈를 축소할 수 있으면, FET의 가격도 대폭 저감된다. 예를 들면 종래의 0.27㎜ 각(角)의 칩 사이즈에서는 웨이퍼당 5.2만개 정도로 얻어지던 것이, 본 발명의 실시예에 의하면, 0.26㎜ 각(角)에서 5.6만개, 0.25㎜ 각(角)에서 6만개, 0.24㎜ 각(角)에서 6.5만개로 대폭 증가된다. fT가 25㎓ 정도의 초고주파 실리콘 반도체의 트랜지스터를 사용한 국부 발진 회로는 응용 회로를 고안함으로써 GaAsFET를 사용한 국부 발진 회로에 가까운 성능을 내는 것이 가능하게 되어, 종래의 GaAsFET에서는 초고주파 실리콘 트랜지스터에 비하여 가격에 있어서 불리하게 되어 있었다. 그러나, 본 발명의 GaAsFET에서는, 비용을 저감할 수 있기 때문에, 이 초고주파 실리콘 트랜지스터에 비하여 염가의 가격으로 제공할 수 있게 된다.

Claims (7)

  1. 화합물 반도체 기판 표면에 형성한 채널 영역과, 상기 채널 영역 표면에 접촉하는 소스 전극, 드레인 전극 및 게이트 전극을 갖고, 상기 소스 전극, 드레인 전극 및 게이트 전극과 각각 접속하는 소스용 패드 전극, 드레인용 패드 전극 및 게이트용 패드 전극을 형성한 화합물 반도체 장치에 있어서,
    각 패드 전극을 칩의 코너에 배치하고, 상기 채널 영역의 게이트 전극, 소스 전극 및 드레인 전극을 칩의 거의 대각선을 따라 경사지게 배치하는 것을 특징으로 하는 화합물 반도체 장치.
  2. 화합물 반도체 기판 표면에 형성한 채널 영역과, 상기 채널 영역 표면에 컨택트하는 소스 전극, 드레인 전극 및 게이트 전극을 갖고, 상기 소스 전극, 드레인 전극 및 게이트 전극과 각각 접속하는 소스용 패드 전극, 드레인용 패드 전극 및 게이트용 패드 전극을 형성한 화합물 반도체 장치에 있어서,
    상기 소스용 패드 전극을 칩대각선 상의 2개의 코너에 배치하고, 게이트 및 드레인용 패드 전극을 칩의 남은 코너에 각각 배치하며, 상기 채널 영역의 게이트 전극, 소스 전극 및 드레인 전극을 칩의 변에 대하여 30°내지 60°경사지게 배치하는 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 화합물 반도체 기판은 (100)면을 표면으로 하고, 상기 게이트 전극을 실질적으로 상기 기판의방향 또는 [011] 방향으로 형성하는 것을 특징으로 하는 화합물 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 소스 전극 및 상기 게이트 전극은 상기 채널 영역 밖에서 절연막을 통해 교차하여 상기 소스용 패드 전극 및 상기 게이트용 패드 전극에 접속하는 것을 특징으로 하는 화합물 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 각 패드 전극에는 각각 1개씩 본딩 와이어가 고착되는 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 화합물 반도체 기판으로서 GaAs 기판을 이용하고, 그 표면에 상기 채널 영역을 형성하는 것을 특징으로 하는 화합물 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 게이트 전극은 상기 채널 영역에 쇼트키 접촉하며, 상기 소스 및 드레인 전극은 상기 채널 영역에 오믹 접촉하는 것을 특징으로 하는 화합물 반도체 장치.
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