JP2002026035A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 スイッチング素子として使用される電界効果
型トランジスタがオフの時に、入力側から出力側に、あ
るいは出力側から入力側に漏洩する高周波信号の量を少
なくできる半導体集積回路装置を提供する。 【解決手段】 スイッチング素子として使用される電界
効果型トランジスタを有する半導体集積回路装置であっ
て、前記電界効果型トランジスタは、同電位が印加され
る４個のゲート電極を有し、前記４個のゲート電極の中
の偶数番目のゲート電極、および奇数番目のゲート電極
は、チャネル層の外側で電気的に接続されている。ま
た、前記偶数番目のゲート電極の接続部と、前記奇数番
目のゲート電極の接続部とは、チャネル層を挟んで対向
している。さらに、前記各ゲート電極の、他のゲート電
極と接続されない端部は、チャネル層の領域内に位置
し、前記電界効果型トランジスタがオフの時の入力抵抗
が、５ＫΩ以上である。
型トランジスタがオフの時に、入力側から出力側に、あ
るいは出力側から入力側に漏洩する高周波信号の量を少
なくできる半導体集積回路装置を提供する。 【解決手段】 スイッチング素子として使用される電界
効果型トランジスタを有する半導体集積回路装置であっ
て、前記電界効果型トランジスタは、同電位が印加され
る４個のゲート電極を有し、前記４個のゲート電極の中
の偶数番目のゲート電極、および奇数番目のゲート電極
は、チャネル層の外側で電気的に接続されている。ま
た、前記偶数番目のゲート電極の接続部と、前記奇数番
目のゲート電極の接続部とは、チャネル層を挟んで対向
している。さらに、前記各ゲート電極の、他のゲート電
極と接続されない端部は、チャネル層の領域内に位置
し、前記電界効果型トランジスタがオフの時の入力抵抗
が、５ＫΩ以上である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係わり、特に、スイッチング素子として使用される
電界効型トランジスタを有する半導体集積回路装置に適
用して有効な技術に関する。
置に係わり、特に、スイッチング素子として使用される
電界効型トランジスタを有する半導体集積回路装置に適
用して有効な技術に関する。
【０００２】
【従来の技術】従来より、例えば、図８に示すように、
電界効果型トランジスタ（以下、単に、トランジスタと
いう）は、スイッチング素子としても使用される。この
図８に示す回路は、ＭＯＤＥ１とＭＯＤＥ２との２つの
動作モードで動作する。ＭＯＤＥ１では、図中の表に示
すように、駆動電圧（Ｖｃｔｒｌ１）がＨｉｇｈレベル
（以下、単に、Ｈレベルという）、駆動電圧（Ｖｃｔｒ
ｌ２）がＬｏｗレベル（以下、単に、Ｌレベルという）
となり、アンプ回路（Ａｍｐ）が動作状態、トランジス
タ（Ｍ）がオフとされる。ＭＯＤＥ２では、駆動電圧
（Ｖｃｔｒｌ１）がＬレベル、駆動電圧（Ｖｃｔｒｌ
２）がＨレベルとなり、アンプ回路（Ａｍｐ）が非動作
状態、また、トランジスタ（Ｍ）がオンとなる。即ち、
ＭＯＤＥ１では、入力された高周波信号は、アンプ回路
（Ａｍｐ）で増幅されて出力され、ＭＯＤＥ２では、入
力された高周波信号は、スイッチング素子として動作す
るトランジスタ（Ｍ）をスルーして出力される。
電界効果型トランジスタ（以下、単に、トランジスタと
いう）は、スイッチング素子としても使用される。この
図８に示す回路は、ＭＯＤＥ１とＭＯＤＥ２との２つの
動作モードで動作する。ＭＯＤＥ１では、図中の表に示
すように、駆動電圧（Ｖｃｔｒｌ１）がＨｉｇｈレベル
（以下、単に、Ｈレベルという）、駆動電圧（Ｖｃｔｒ
ｌ２）がＬｏｗレベル（以下、単に、Ｌレベルという）
となり、アンプ回路（Ａｍｐ）が動作状態、トランジス
タ（Ｍ）がオフとされる。ＭＯＤＥ２では、駆動電圧
（Ｖｃｔｒｌ１）がＬレベル、駆動電圧（Ｖｃｔｒｌ
２）がＨレベルとなり、アンプ回路（Ａｍｐ）が非動作
状態、また、トランジスタ（Ｍ）がオンとなる。即ち、
ＭＯＤＥ１では、入力された高周波信号は、アンプ回路
（Ａｍｐ）で増幅されて出力され、ＭＯＤＥ２では、入
力された高周波信号は、スイッチング素子として動作す
るトランジスタ（Ｍ）をスルーして出力される。
【０００３】
【発明が解決しようとする課題】図８に示す、トランジ
スタ（Ｍ）がオフの時の等化回路から分かるように、ト
ランジスタ（Ｍ）がオフの時には、ソース電極（Ｓ）と
ドレイン電極（Ｄ）との間に、トランジスタ（Ｍ）がオ
フの時の抵抗（Ｒｄｓ）、および、ドレイン−ソース間
容量（Ｃｄｓ）、並びに、ゲート電極−ソース間容量
（Ｃｇｓ）とゲート電極−ドレイン間容量（Ｃｇｄ）の
直列回路が挿入される。そのため、トランジスタ（Ｍ）
がオフの時に、入力された高周波信号の一部は、ソース
電極（Ｓ）とドレイン電極（Ｄ）との間の容量を介して
出力側に漏洩するばかりでなく、アンプ回路（Ａｍｐ）
の出力電圧が入力側に帰還し、最悪の場合には、アンプ
回路（Ａｍｐ）が発振することにもなる。このように、
スイッチング素子として使用される従来のトランジスタ
では、ソース電極（Ｓ）とドレイン電極（Ｄ）との間が
アイソレーションが悪いという問題点があり、この問題
点は、高周波信号の周波数が高くなるほど大きな問題と
なる。
スタ（Ｍ）がオフの時の等化回路から分かるように、ト
ランジスタ（Ｍ）がオフの時には、ソース電極（Ｓ）と
ドレイン電極（Ｄ）との間に、トランジスタ（Ｍ）がオ
フの時の抵抗（Ｒｄｓ）、および、ドレイン−ソース間
容量（Ｃｄｓ）、並びに、ゲート電極−ソース間容量
（Ｃｇｓ）とゲート電極−ドレイン間容量（Ｃｇｄ）の
直列回路が挿入される。そのため、トランジスタ（Ｍ）
がオフの時に、入力された高周波信号の一部は、ソース
電極（Ｓ）とドレイン電極（Ｄ）との間の容量を介して
出力側に漏洩するばかりでなく、アンプ回路（Ａｍｐ）
の出力電圧が入力側に帰還し、最悪の場合には、アンプ
回路（Ａｍｐ）が発振することにもなる。このように、
スイッチング素子として使用される従来のトランジスタ
では、ソース電極（Ｓ）とドレイン電極（Ｄ）との間が
アイソレーションが悪いという問題点があり、この問題
点は、高周波信号の周波数が高くなるほど大きな問題と
なる。
【０００４】前述した問題点を解消する方法として、
（１）トランジスタ（Ｍ）を複数個直列に接続する方
法、（２）トランジスタ（Ｍ）のゲート幅を小さくする
方法、（３）トランジスタ（Ｍ）のゲート長を大きくす
る方法等が考えられる。しかしながら、前述した
（１）、（２）の方法では、トランジスタ（Ｍ）がオン
の時の抵抗の抵抗値が大きくなり、トランジスタ（Ｍ）
を通過する高周波信号の損失が大きくなるという問題点
がある。また、前述した（３）の方法では、ゲート長を
大きくしても、ゲート電極−ソース間容量（Ｃｇｓ）、
ゲート電極−ドレイン間容量（Ｃｇｄ）は変わらないの
で、ゲート長をある程度大きくすると、ゲート電極−ソ
ース間容量（Ｃｇｓ）とゲート電極−ドレイン間容量
（Ｃｇｄ）の直列回路が支配的となり、一定以上の効果
を上げることができないという問題点がある。
（１）トランジスタ（Ｍ）を複数個直列に接続する方
法、（２）トランジスタ（Ｍ）のゲート幅を小さくする
方法、（３）トランジスタ（Ｍ）のゲート長を大きくす
る方法等が考えられる。しかしながら、前述した
（１）、（２）の方法では、トランジスタ（Ｍ）がオン
の時の抵抗の抵抗値が大きくなり、トランジスタ（Ｍ）
を通過する高周波信号の損失が大きくなるという問題点
がある。また、前述した（３）の方法では、ゲート長を
大きくしても、ゲート電極−ソース間容量（Ｃｇｓ）、
ゲート電極−ドレイン間容量（Ｃｇｄ）は変わらないの
で、ゲート長をある程度大きくすると、ゲート電極−ソ
ース間容量（Ｃｇｓ）とゲート電極−ドレイン間容量
（Ｃｇｄ）の直列回路が支配的となり、一定以上の効果
を上げることができないという問題点がある。
【０００５】本発明は、前記従来技術の問題点を解決す
るためになされたものであり、本発明の目的は、スイッ
チング素子として使用される電界効果型トランジスタを
有する半導体集積回路装置において、電界効果型トラン
ジスタがオフの時に、入力側から出力側に、あるいは出
力側から入力側に漏洩する高周波信号の量を少なくする
ことが可能となる技術を提供することにある。本発明の
前記ならびにその他の目的と新規な特徴は、本明細書の
記述及び添付図面によって明らかにする。
るためになされたものであり、本発明の目的は、スイッ
チング素子として使用される電界効果型トランジスタを
有する半導体集積回路装置において、電界効果型トラン
ジスタがオフの時に、入力側から出力側に、あるいは出
力側から入力側に漏洩する高周波信号の量を少なくする
ことが可能となる技術を提供することにある。本発明の
前記ならびにその他の目的と新規な特徴は、本明細書の
記述及び添付図面によって明らかにする。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、スイッチング素子
として使用される電界効果型トランジスタを有する半導
体集積回路装置であって、前記電界効果型トランジスタ
は、同電位が印加される３個以上のゲート電極を有する
ことを特徴とする。本発明の好ましい実施の形態では、
前記電界効果型トランジスタは、４個のゲート電極を有
し、前記４個のゲート電極の中の偶数番目のゲート電
極、および奇数番目のゲート電極は、チャネル層の外側
で電気的に接続され、より好ましい実施の形態では、前
記偶数番目のゲート電極の接続部と、前記奇数番目のゲ
ート電極の接続部とは、チャネル層を挟んで対向してい
ることを特徴とする。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、スイッチング素子
として使用される電界効果型トランジスタを有する半導
体集積回路装置であって、前記電界効果型トランジスタ
は、同電位が印加される３個以上のゲート電極を有する
ことを特徴とする。本発明の好ましい実施の形態では、
前記電界効果型トランジスタは、４個のゲート電極を有
し、前記４個のゲート電極の中の偶数番目のゲート電
極、および奇数番目のゲート電極は、チャネル層の外側
で電気的に接続され、より好ましい実施の形態では、前
記偶数番目のゲート電極の接続部と、前記奇数番目のゲ
ート電極の接続部とは、チャネル層を挟んで対向してい
ることを特徴とする。
【０００７】本発明のより好ましい実施の形態では、前
記各ゲート電極の、他のゲート電極と接続されない端部
は、チャネル層の領域内に位置し、前記電界効果型トラ
ンジスタがオフの時の入力抵抗が、５ＫΩ以上であるこ
とを特徴とする。本発明のより好ましい実施の形態で
は、前記チャネル層は、少なくとも前記各ゲート電極間
に低抵抗層を有し、前記低抵抗層は、他の部分よりも不
純物濃度が高いことを特徴とする。
記各ゲート電極の、他のゲート電極と接続されない端部
は、チャネル層の領域内に位置し、前記電界効果型トラ
ンジスタがオフの時の入力抵抗が、５ＫΩ以上であるこ
とを特徴とする。本発明のより好ましい実施の形態で
は、前記チャネル層は、少なくとも前記各ゲート電極間
に低抵抗層を有し、前記低抵抗層は、他の部分よりも不
純物濃度が高いことを特徴とする。
【０００８】前記手段によれば、ゲート電極を３個以上
設けることにより、電界効果型トランジスタがオフの時
のソース電極とドレイン電極との間の容量を小さくでき
るので、電界効果型トランジスタがオフの時に、入力側
から出力側に、あるいは出力側から入力側に漏洩する高
周波信号の量を少なくすることが可能となる。前記手段
によれば、電界効果型トランジスタがオンの時のソース
電極とドレイン電極との間の抵抗の抵抗値を小さくでき
るので、電界効果型トランジスタを通過する高周波信号
の損失を小さくすることが可能となる。
設けることにより、電界効果型トランジスタがオフの時
のソース電極とドレイン電極との間の容量を小さくでき
るので、電界効果型トランジスタがオフの時に、入力側
から出力側に、あるいは出力側から入力側に漏洩する高
周波信号の量を少なくすることが可能となる。前記手段
によれば、電界効果型トランジスタがオンの時のソース
電極とドレイン電極との間の抵抗の抵抗値を小さくでき
るので、電界効果型トランジスタを通過する高周波信号
の損失を小さくすることが可能となる。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 ［実施の形態１］図１は、本発明の実施の形態の電界効
果型トランジスタの構成を説明するための図であり、同
図(ａ)は平面図、同図（ｂ）は、同図(ａ)に示すＡ−
Ａ’切断線、およびＢ−Ｂ’切断線に沿った断面構造を
示す断面図である。本実施の形態の電界効果型トランジ
スタ（以下、単に、トランジスタという）は、ＧａＡｓ
ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Tra
nsistor）で構成され、同図に示すように、半絶縁性基
板（ｉ−ＧａＡｓ）１０と、この半絶縁性基板に選択的
にイオンを注入して形成される動作層（ｎ−ＧａＡｓ）
１１とを有する。なお、本明細書中では、この動作層１
１をチャネル層と称し、図１では、チャネル層１１に形
成される空乏層２０も合わせて図示している。
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 ［実施の形態１］図１は、本発明の実施の形態の電界効
果型トランジスタの構成を説明するための図であり、同
図(ａ)は平面図、同図（ｂ）は、同図(ａ)に示すＡ−
Ａ’切断線、およびＢ−Ｂ’切断線に沿った断面構造を
示す断面図である。本実施の形態の電界効果型トランジ
スタ（以下、単に、トランジスタという）は、ＧａＡｓ
ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Tra
nsistor）で構成され、同図に示すように、半絶縁性基
板（ｉ−ＧａＡｓ）１０と、この半絶縁性基板に選択的
にイオンを注入して形成される動作層（ｎ−ＧａＡｓ）
１１とを有する。なお、本明細書中では、この動作層１
１をチャネル層と称し、図１では、チャネル層１１に形
成される空乏層２０も合わせて図示している。
【００１０】このチャネル層（動作層）１１上には、シ
ョットキー接合からなる４本のゲート電極（Ｇ１〜Ｇ
４）と、オーム性電極からなるソース電極（Ｓ）と、ド
レイン電極（Ｄ）とが配置される。ここで、ソース電極
（Ｓ）およびドレイン電極（Ｄ）は、電極金属１２と、
高濃度拡散層（ｎ+−ＧａＡｓ）１３とで構成され、電
極金属１２は、ＡｕＧｅ等の合金層で、また、４本のゲ
ート電極（Ｇ１〜Ｇ４）は、アルミニウム（Ａｌ）、チ
タン（Ｔｉ）等により形成される。また、各ゲート電極
（Ｇ１〜Ｇ４）の電極幅（図１のｄ２）は０．４μｍ、
各ゲート電極（Ｇ１〜Ｇ４）間の距離、および、ソース
電極（Ｓ）とゲート電極（Ｇ１）との間の距離、並び
に、ゲート電極（Ｇ４）とドレイン電極（Ｄ）との間の
距離（図１のｄ３）は２μｍ、各ゲート電極（Ｇ１〜Ｇ
４）の開放端（Ｇｅｎｄ）から、チャネル層までの距離
（図１のｄ１）は３μｍである。
ョットキー接合からなる４本のゲート電極（Ｇ１〜Ｇ
４）と、オーム性電極からなるソース電極（Ｓ）と、ド
レイン電極（Ｄ）とが配置される。ここで、ソース電極
（Ｓ）およびドレイン電極（Ｄ）は、電極金属１２と、
高濃度拡散層（ｎ+−ＧａＡｓ）１３とで構成され、電
極金属１２は、ＡｕＧｅ等の合金層で、また、４本のゲ
ート電極（Ｇ１〜Ｇ４）は、アルミニウム（Ａｌ）、チ
タン（Ｔｉ）等により形成される。また、各ゲート電極
（Ｇ１〜Ｇ４）の電極幅（図１のｄ２）は０．４μｍ、
各ゲート電極（Ｇ１〜Ｇ４）間の距離、および、ソース
電極（Ｓ）とゲート電極（Ｇ１）との間の距離、並び
に、ゲート電極（Ｇ４）とドレイン電極（Ｄ）との間の
距離（図１のｄ３）は２μｍ、各ゲート電極（Ｇ１〜Ｇ
４）の開放端（Ｇｅｎｄ）から、チャネル層までの距離
（図１のｄ１）は３μｍである。
【００１１】図２は、本実施の形態のトランジスタのレ
イアウトパターンを示す図である。本実施の形態では、
前記４本のゲート電極の中の１番目のゲート電極（Ｇ
１）と３番目のゲート電極（Ｇ３）とが、チャネル層１
１の外側で電気的に接続され、同様に、前記４本のゲー
ト電極の中の２番目のゲート電極（Ｇ２）と４番目のゲ
ート電極（Ｇ４）とが、チャネル層１１の外側で電気的
に接続される。この場合に、１番目のゲート電極（Ｇ
１）と３番目のゲート電極（Ｇ３）とを接続する接続部
１５と、２番目のゲート電極（Ｇ２）と４番目のゲート
電極（Ｇ４）とを接続する接続部１６とは、チャネル層
１１を挟んで対向して設けられる。また、各ゲート電極
（Ｇ１〜Ｇ４）は、開放端（他のゲート電極と接続され
る端部と反対側の端部）（Ｇｅｎｄ）が、チャネル層１
１の内側になるように、即ち、各ゲート電極（Ｇ１〜Ｇ
４）の開放端（Ｇｅｎｄ）よりも、チャネル層１１が外
側になるようにされる。
イアウトパターンを示す図である。本実施の形態では、
前記４本のゲート電極の中の１番目のゲート電極（Ｇ
１）と３番目のゲート電極（Ｇ３）とが、チャネル層１
１の外側で電気的に接続され、同様に、前記４本のゲー
ト電極の中の２番目のゲート電極（Ｇ２）と４番目のゲ
ート電極（Ｇ４）とが、チャネル層１１の外側で電気的
に接続される。この場合に、１番目のゲート電極（Ｇ
１）と３番目のゲート電極（Ｇ３）とを接続する接続部
１５と、２番目のゲート電極（Ｇ２）と４番目のゲート
電極（Ｇ４）とを接続する接続部１６とは、チャネル層
１１を挟んで対向して設けられる。また、各ゲート電極
（Ｇ１〜Ｇ４）は、開放端（他のゲート電極と接続され
る端部と反対側の端部）（Ｇｅｎｄ）が、チャネル層１
１の内側になるように、即ち、各ゲート電極（Ｇ１〜Ｇ
４）の開放端（Ｇｅｎｄ）よりも、チャネル層１１が外
側になるようにされる。
【００１２】例えば、ＭＯＳトランジスタのように、ゲ
ート電極をチャネル層を横切るように形成した場合に
は、トランジスタがオフの時に、例えば、ゲート電極
（Ｇ２）とゲート電極（Ｇ３）との間のチャネル層１１
は、ゲート電極（Ｇ２）およびゲート電極（Ｇ３）によ
り形成される空乏層２０により分離されることになるの
で、ゲート電極（Ｇ２）とゲート電極（Ｇ３）との間の
チャネル層１１の電位はフローティング状態となり、ト
ランジスタがオフにならなくなることが想定される。こ
れを防止するため、本実施の形態では、前述したよう
に、各ゲート電極（Ｇ１〜Ｇ４）の開放端（Ｇｅｎｄ）
が、チャネル層１１の内側になるように形成し、それに
より、トランジスタがオフの時に、チャネル層１１の全
領域を高抵抗により接続して、チャネル層１１の全領域
の電位が同電位となるようにしている。
ート電極をチャネル層を横切るように形成した場合に
は、トランジスタがオフの時に、例えば、ゲート電極
（Ｇ２）とゲート電極（Ｇ３）との間のチャネル層１１
は、ゲート電極（Ｇ２）およびゲート電極（Ｇ３）によ
り形成される空乏層２０により分離されることになるの
で、ゲート電極（Ｇ２）とゲート電極（Ｇ３）との間の
チャネル層１１の電位はフローティング状態となり、ト
ランジスタがオフにならなくなることが想定される。こ
れを防止するため、本実施の形態では、前述したよう
に、各ゲート電極（Ｇ１〜Ｇ４）の開放端（Ｇｅｎｄ）
が、チャネル層１１の内側になるように形成し、それに
より、トランジスタがオフの時に、チャネル層１１の全
領域を高抵抗により接続して、チャネル層１１の全領域
の電位が同電位となるようにしている。
【００１３】図３は、本実施の形態のトランジスタをス
イッチング素子として用いるスイッチング回路の回路構
成を示す回路図である。同図に示すように、本実施の形
態では、各ドレイン電極（Ｇ１〜Ｇ４）に同一の電圧
（Ｖｃｔｒｌ）が印加される。図４は、図３に示す回路
の等価回路を示す図であり、同図（ａ）は、トランジス
タがオンの時の等価回路、同図（ｂ）は、トランジスタ
がオフの時の等価回路を示す図である。図５は、図４
（ｂ）に示す等価回路のゲート容量（Ｃｇ）を説明する
ための図である。図５（ａ）に示すように、図４（ｂ）
に示すゲート容量（Ｃｇ）は、空乏層２０をして対向す
るゲート電極（Ｇ）とチャネル層１１との間の容量（Ｃ
１，Ｃ２）と、空乏層２０を介して対向するチャネル層
間の容量（Ｃ３）との合成容量を示す。なお、図５
（ｂ）に、本実施の形態のゲート容量（Ｃｇ）との違い
を明確にするために、前記図８に示すトランジスタ
（Ｍ）がオフの時の等化回路における各容量も合わせて
図示している。
イッチング素子として用いるスイッチング回路の回路構
成を示す回路図である。同図に示すように、本実施の形
態では、各ドレイン電極（Ｇ１〜Ｇ４）に同一の電圧
（Ｖｃｔｒｌ）が印加される。図４は、図３に示す回路
の等価回路を示す図であり、同図（ａ）は、トランジス
タがオンの時の等価回路、同図（ｂ）は、トランジスタ
がオフの時の等価回路を示す図である。図５は、図４
（ｂ）に示す等価回路のゲート容量（Ｃｇ）を説明する
ための図である。図５（ａ）に示すように、図４（ｂ）
に示すゲート容量（Ｃｇ）は、空乏層２０をして対向す
るゲート電極（Ｇ）とチャネル層１１との間の容量（Ｃ
１，Ｃ２）と、空乏層２０を介して対向するチャネル層
間の容量（Ｃ３）との合成容量を示す。なお、図５
（ｂ）に、本実施の形態のゲート容量（Ｃｇ）との違い
を明確にするために、前記図８に示すトランジスタ
（Ｍ）がオフの時の等化回路における各容量も合わせて
図示している。
【００１４】図４（ｂ）から分かるように、トランジス
タがオフの時には、トランジスタのソース電極（Ｓ）と
ドレイン電極（Ｄ）との間に、４×Ｒｃｈ（トランジス
タがオフの時のチャネル層抵抗）と、容量（Ｃｇ／４）
とが挿入されることになる。このように、本実施の形態
では、トランジスタがオフの時に、ソース電極（Ｓ）と
ドレイン電極（Ｄ）との間の容量を小さく（本実施の形
態では、Ｃｇ／４）できるので、トランジスタがオフの
時に、入力側から出力側に、あるいは出力側から入力側
に漏洩する高周波信号の量を少なくすることが可能とな
る。なお、ゲート電極（Ｇ）の数を変えて検討した結
果、前述した効果を得るためには、ゲート電極（Ｇ）の
数は３個以上必要である。
タがオフの時には、トランジスタのソース電極（Ｓ）と
ドレイン電極（Ｄ）との間に、４×Ｒｃｈ（トランジス
タがオフの時のチャネル層抵抗）と、容量（Ｃｇ／４）
とが挿入されることになる。このように、本実施の形態
では、トランジスタがオフの時に、ソース電極（Ｓ）と
ドレイン電極（Ｄ）との間の容量を小さく（本実施の形
態では、Ｃｇ／４）できるので、トランジスタがオフの
時に、入力側から出力側に、あるいは出力側から入力側
に漏洩する高周波信号の量を少なくすることが可能とな
る。なお、ゲート電極（Ｇ）の数を変えて検討した結
果、前述した効果を得るためには、ゲート電極（Ｇ）の
数は３個以上必要である。
【００１５】また、ゲート電極（Ｇ）の数が多くなれば
なるほどソース電極（Ｓ）とドレイン電極（Ｄ）との間
の距離が大きくなり、トランジスタがオンの時のソース
電極（Ｓ）とドレイン電極（Ｄ）との間の抵抗（Ｒｏ
ｎ）の抵抗値が大きく、あるいは、半導体集積回路内で
トランジスタが占める面積が大きくなる。したがって、
ゲート電極（Ｇ）の数は、トランジスタがオンの時のソ
ース電極（Ｓ）とドレイン電極（Ｄ）との間の抵抗（Ｒ
ｏｎ）の抵抗値、あるいは、半導体集積回路内でトラン
ジスタが占める面積を勘案して適宜設定する必要がある
が、本実施の形態のように、４個のゲート電極（Ｇ１〜
Ｇ４）を設ける場合には、ソース電極（Ｓ）とドレイン
電極（Ｄ）との間の距離は、従来のものと同じにするこ
とができるので、ゲート電極（Ｇ）の数は、４個程度が
最適である。このように、本実施の形態では、ソース電
極（Ｓ）とドレイン電極（Ｄ）との間の距離は、従来の
ものと同じであるので、トランジスタがオンの時の抵抗
（Ｒｏｎ）の抵抗値は、従来のものと同じになり、トラ
ンジスタがオンの時に、トランジスタ（Ｍ）を通過する
高周波信号の損失が大きくなることもない。
なるほどソース電極（Ｓ）とドレイン電極（Ｄ）との間
の距離が大きくなり、トランジスタがオンの時のソース
電極（Ｓ）とドレイン電極（Ｄ）との間の抵抗（Ｒｏ
ｎ）の抵抗値が大きく、あるいは、半導体集積回路内で
トランジスタが占める面積が大きくなる。したがって、
ゲート電極（Ｇ）の数は、トランジスタがオンの時のソ
ース電極（Ｓ）とドレイン電極（Ｄ）との間の抵抗（Ｒ
ｏｎ）の抵抗値、あるいは、半導体集積回路内でトラン
ジスタが占める面積を勘案して適宜設定する必要がある
が、本実施の形態のように、４個のゲート電極（Ｇ１〜
Ｇ４）を設ける場合には、ソース電極（Ｓ）とドレイン
電極（Ｄ）との間の距離は、従来のものと同じにするこ
とができるので、ゲート電極（Ｇ）の数は、４個程度が
最適である。このように、本実施の形態では、ソース電
極（Ｓ）とドレイン電極（Ｄ）との間の距離は、従来の
ものと同じであるので、トランジスタがオンの時の抵抗
（Ｒｏｎ）の抵抗値は、従来のものと同じになり、トラ
ンジスタがオンの時に、トランジスタ（Ｍ）を通過する
高周波信号の損失が大きくなることもない。
【００１６】［実施の形態２］図６は、本発明の実施の
形態２のトランジスタのレイアウトパターンを示す図で
ある。本実施の形態のトランジスタは、各ゲート電極
（Ｇ１〜Ｇ４）の間、およびソース電極（Ｓ）とゲート
電極（Ｇ１）、並びに、ゲート電極（Ｇ４）とドレイン
電極（Ｄ）との間に、高濃度拡散層（ｎ+−ＧａＡｓ）
１４を設けるようにした点で、前記実施の形態のトラン
ジスタと相異する。これにより、本実施の形態では、ト
ランジスタがオンの時のソース電極（Ｓ）とドレイン電
極（Ｄ）との間の抵抗（Ｒｏｎ）の抵抗値をより小さく
できるので、トランジスタがオンの時に、トランジスタ
を通過する高周波信号の損失を小さくすることができ
る。なお、高濃度拡散層（ｎ+−ＧａＡｓ）１４は、各
ゲート電極（Ｇ１〜Ｇ４）の間、および、ソース電極
（Ｓ）とゲート電極（Ｇ１）、並びに、ゲート電極（Ｇ
４）とドレイン電極（Ｄ）との間の全てに設ける必要は
なく、トランジスタがオンの時のソース電極（Ｓ）とド
レイン電極（Ｄ）との間の抵抗（Ｒｏｎ）の抵抗値を勘
案して、各ゲート電極（Ｇ１〜Ｇ４）の間、またはソー
ス電極（Ｓ）とゲート電極（Ｇ１）、あるいは、ゲート
電極（Ｇ４）とドレイン電極（Ｄ）との間の一部（例え
ば、各ゲート電極（Ｇ１〜Ｇ４）の間）にのみ設けるよ
うにしてもよい。
形態２のトランジスタのレイアウトパターンを示す図で
ある。本実施の形態のトランジスタは、各ゲート電極
（Ｇ１〜Ｇ４）の間、およびソース電極（Ｓ）とゲート
電極（Ｇ１）、並びに、ゲート電極（Ｇ４）とドレイン
電極（Ｄ）との間に、高濃度拡散層（ｎ+−ＧａＡｓ）
１４を設けるようにした点で、前記実施の形態のトラン
ジスタと相異する。これにより、本実施の形態では、ト
ランジスタがオンの時のソース電極（Ｓ）とドレイン電
極（Ｄ）との間の抵抗（Ｒｏｎ）の抵抗値をより小さく
できるので、トランジスタがオンの時に、トランジスタ
を通過する高周波信号の損失を小さくすることができ
る。なお、高濃度拡散層（ｎ+−ＧａＡｓ）１４は、各
ゲート電極（Ｇ１〜Ｇ４）の間、および、ソース電極
（Ｓ）とゲート電極（Ｇ１）、並びに、ゲート電極（Ｇ
４）とドレイン電極（Ｄ）との間の全てに設ける必要は
なく、トランジスタがオンの時のソース電極（Ｓ）とド
レイン電極（Ｄ）との間の抵抗（Ｒｏｎ）の抵抗値を勘
案して、各ゲート電極（Ｇ１〜Ｇ４）の間、またはソー
ス電極（Ｓ）とゲート電極（Ｇ１）、あるいは、ゲート
電極（Ｇ４）とドレイン電極（Ｄ）との間の一部（例え
ば、各ゲート電極（Ｇ１〜Ｇ４）の間）にのみ設けるよ
うにしてもよい。
【００１７】以下、本実施の形態のトランジスタをスイ
ッチング素子として使用する半導体集積回路装置（Ｉ
Ｃ）の一例として、携帯電話機に使用されるＭＭＩＣ
（Monolithic Microwave Integrated Circuit）につい
て説明するが、本実施の形態のトランジスタは、携帯電
話機に使用されるＭＭＩＣ以外の半導体集積回路装置
（ＩＣ）に適用可能であることはいうまでもない。図７
は、携帯電話機の概略回路構成を示すブロック図であ
る。同図に示すように、一般的に、携帯電話機は、その
回路構成として、アンテナ１００、アンテナスイッチ１
０１、低雑音増幅器（ＬＮＡ）１０２、電力増幅器（Ｐ
Ａ）１０３、バンドパスフィルタ（１０４〜１０７）、
局部発振器１０８、ミキサ（１０９，１１０）、ベース
バンド部１１１とから構成される。また、同図におい
て、スイッチング素子１１２が、前記各実施の形態のト
ランジスタで構成される。
ッチング素子として使用する半導体集積回路装置（Ｉ
Ｃ）の一例として、携帯電話機に使用されるＭＭＩＣ
（Monolithic Microwave Integrated Circuit）につい
て説明するが、本実施の形態のトランジスタは、携帯電
話機に使用されるＭＭＩＣ以外の半導体集積回路装置
（ＩＣ）に適用可能であることはいうまでもない。図７
は、携帯電話機の概略回路構成を示すブロック図であ
る。同図に示すように、一般的に、携帯電話機は、その
回路構成として、アンテナ１００、アンテナスイッチ１
０１、低雑音増幅器（ＬＮＡ）１０２、電力増幅器（Ｐ
Ａ）１０３、バンドパスフィルタ（１０４〜１０７）、
局部発振器１０８、ミキサ（１０９，１１０）、ベース
バンド部１１１とから構成される。また、同図におい
て、スイッチング素子１１２が、前記各実施の形態のト
ランジスタで構成される。
【００１８】また、同図内の点線枠がＭＭＩＣ（Monoli
thic Microwave Integrated Circuit）チップで構成さ
れ、さらに、アンテナスイッチ１０１、低雑音増幅器
（ＬＮＡ）１０２、電力増幅器（ＰＡ）１０３、ミキサ
（１０９，１１０）なども、ＭＭＩＣで構成される。な
お、バンドパスフィルタ（１０４〜１０７）および局部
発振器１０８は、ディスクリート部品で構成される。こ
れらのＭＭＩＣ、および、ディスクリート部品は、ガラ
スセラミクスのパッケージに搭載されて高周波回路モジ
ュールを構成され、ＭＭＩＣチップ間、あるいはディス
クリート部品間を接続する配線などはガラスセラミクス
のパッケージ内に設けられており、また、ＭＭＩＣチッ
プは、ワイヤボンディングでパッケージ内に設けられた
配線と接続されている。ベースバンド部１１１から出力
される送信信号は、ミキサ１１０の一方の端子に入力さ
れ、受信信号は、ミキサ１０９の一方の端子から出力さ
れて、ベースバンド部１１１に入力される。
thic Microwave Integrated Circuit）チップで構成さ
れ、さらに、アンテナスイッチ１０１、低雑音増幅器
（ＬＮＡ）１０２、電力増幅器（ＰＡ）１０３、ミキサ
（１０９，１１０）なども、ＭＭＩＣで構成される。な
お、バンドパスフィルタ（１０４〜１０７）および局部
発振器１０８は、ディスクリート部品で構成される。こ
れらのＭＭＩＣ、および、ディスクリート部品は、ガラ
スセラミクスのパッケージに搭載されて高周波回路モジ
ュールを構成され、ＭＭＩＣチップ間、あるいはディス
クリート部品間を接続する配線などはガラスセラミクス
のパッケージ内に設けられており、また、ＭＭＩＣチッ
プは、ワイヤボンディングでパッケージ内に設けられた
配線と接続されている。ベースバンド部１１１から出力
される送信信号は、ミキサ１１０の一方の端子に入力さ
れ、受信信号は、ミキサ１０９の一方の端子から出力さ
れて、ベースバンド部１１１に入力される。
【００１９】低雑音増幅器（ＬＮＡ）１０２は、アンテ
ナ１００で受信した微小な高周波信号を増幅するが、こ
の低雑音増幅器（ＬＮＡ）１０２の重要な特性に、直線
性と、相互変調波（３次ＩＭ）特性がある。例えば、携
帯電話機の受信環境により、この相互変調波特性が劣化
すると、受信した高周波信号にノイズが重畳することに
なる。そこで、図７に示す回路では、相互変調波特性が
劣化した場合に、ベースバンド部１１１の制御の下に、
スイッチング素子１１２をオン、低雑音増幅器（ＬＮ
Ａ）１０２をオフとして、受信した高周波信号をスルー
して、ミキサ１０９に入力するようにしている。この場
合、前述したように、本実施の形態のトランジスタで
は、オフの時に入力側から出力側に、あるいは出力側か
ら入力側に漏洩する高周波信号の量を少なくすることが
可能となるので、本実施の形態では、トランジスタがオ
フの時に、入力された高周波信号の一部が、ソース電極
（Ｓ）とドレイン電極（Ｄ）との間の容量を介して出力
側に漏洩する量を少なくできるとともに、低雑音増幅器
（ＬＮＡ）１０２の出力電圧が入力側に帰還し、低雑音
増幅器（ＬＮＡ）１０２が発振状態になるのを防止する
ことが可能となる。
ナ１００で受信した微小な高周波信号を増幅するが、こ
の低雑音増幅器（ＬＮＡ）１０２の重要な特性に、直線
性と、相互変調波（３次ＩＭ）特性がある。例えば、携
帯電話機の受信環境により、この相互変調波特性が劣化
すると、受信した高周波信号にノイズが重畳することに
なる。そこで、図７に示す回路では、相互変調波特性が
劣化した場合に、ベースバンド部１１１の制御の下に、
スイッチング素子１１２をオン、低雑音増幅器（ＬＮ
Ａ）１０２をオフとして、受信した高周波信号をスルー
して、ミキサ１０９に入力するようにしている。この場
合、前述したように、本実施の形態のトランジスタで
は、オフの時に入力側から出力側に、あるいは出力側か
ら入力側に漏洩する高周波信号の量を少なくすることが
可能となるので、本実施の形態では、トランジスタがオ
フの時に、入力された高周波信号の一部が、ソース電極
（Ｓ）とドレイン電極（Ｄ）との間の容量を介して出力
側に漏洩する量を少なくできるとともに、低雑音増幅器
（ＬＮＡ）１０２の出力電圧が入力側に帰還し、低雑音
増幅器（ＬＮＡ）１０２が発振状態になるのを防止する
ことが可能となる。
【００２０】なお、図７に示す回路構成において、本実
施の形態のトランジスタがオフの時の入力抵抗は、低雑
音増幅器（ＬＮＡ）１０２が、高周波信号の伝送線路と
なるマイクロストリップラインと整合されているものと
するとき、マイクロストリップラインの特性インピーダ
ンス（５０Ω）より大きい、例えば、５ＫΩ以上（好ま
しくは、１０ＫΩ以上）とすることが好ましい。したが
って、図１、図２を用いて説明した、各ゲート電極（Ｇ
１〜Ｇ４）の開放端（Ｇｅｎｄ）から、チャネル層まで
の距離（図１のｄ１）は、本実施の形態のトランジスタ
がオフの時の入力抵抗が、５ＫΩ以上（好ましくは、１
０ＫΩ以上）となるように設定する必要がある。
施の形態のトランジスタがオフの時の入力抵抗は、低雑
音増幅器（ＬＮＡ）１０２が、高周波信号の伝送線路と
なるマイクロストリップラインと整合されているものと
するとき、マイクロストリップラインの特性インピーダ
ンス（５０Ω）より大きい、例えば、５ＫΩ以上（好ま
しくは、１０ＫΩ以上）とすることが好ましい。したが
って、図１、図２を用いて説明した、各ゲート電極（Ｇ
１〜Ｇ４）の開放端（Ｇｅｎｄ）から、チャネル層まで
の距離（図１のｄ１）は、本実施の形態のトランジスタ
がオフの時の入力抵抗が、５ＫΩ以上（好ましくは、１
０ＫΩ以上）となるように設定する必要がある。
【００２１】また、前述の実施の形態では、ＭＥＳ型の
電界効果型トランジスタについて説明したが、本発明
は、これに限定されるものではく、例えば、ＭＯＳ型の
電界効果型トランジスタ等の他の形式の電界効果型トラ
ンジスタに適用可能であることは言うまでもない。但
し、ＭＯＳ型の電界効果型トランジスタでは、基板電位
が、ソース電極（Ｓ）と同電位となるので、前述したよ
うな、各ゲート電極（Ｇ１〜Ｇ４）の開放端（Ｇｅｎ
ｄ）が、チャネル層１１の内側になるように、各ゲート
電極（Ｇ１〜Ｇ４）を設けず、各ゲート電極（Ｇ１〜Ｇ
４）がチャネル層１１を横切るように、各ゲート電極
（Ｇ１〜Ｇ４）を設けるようにしてもよい。以上、本発
明者によってなされた発明を、前記実施の形態に基づき
具体的に説明したが、本発明は、前記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。
電界効果型トランジスタについて説明したが、本発明
は、これに限定されるものではく、例えば、ＭＯＳ型の
電界効果型トランジスタ等の他の形式の電界効果型トラ
ンジスタに適用可能であることは言うまでもない。但
し、ＭＯＳ型の電界効果型トランジスタでは、基板電位
が、ソース電極（Ｓ）と同電位となるので、前述したよ
うな、各ゲート電極（Ｇ１〜Ｇ４）の開放端（Ｇｅｎ
ｄ）が、チャネル層１１の内側になるように、各ゲート
電極（Ｇ１〜Ｇ４）を設けず、各ゲート電極（Ｇ１〜Ｇ
４）がチャネル層１１を横切るように、各ゲート電極
（Ｇ１〜Ｇ４）を設けるようにしてもよい。以上、本発
明者によってなされた発明を、前記実施の形態に基づき
具体的に説明したが、本発明は、前記実施の形態に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは勿論である。
【００２２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明の半導体集積回路装置によれば、電界効果
型トランジスタがオフの時に、入力側から出力側に、あ
るいは出力側から入力側に漏洩する高周波信号の量を少
なくすることが可能となる。 （２）本発明の半導体集積回路装置によれば、電界効果
型トランジスタがオンの時に、電界効果型トランジスタ
を通過する高周波信号の損失を小さくすることが可能と
なる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明の半導体集積回路装置によれば、電界効果
型トランジスタがオフの時に、入力側から出力側に、あ
るいは出力側から入力側に漏洩する高周波信号の量を少
なくすることが可能となる。 （２）本発明の半導体集積回路装置によれば、電界効果
型トランジスタがオンの時に、電界効果型トランジスタ
を通過する高周波信号の損失を小さくすることが可能と
なる。
【図１】本発明の実施の形態１の電界効果型トランジス
タの構成を説明するための図である。
タの構成を説明するための図である。
【図２】本発明の実施の形態１の電界効果型トランジス
タのレイアウトパターンを示す図である。
タのレイアウトパターンを示す図である。
【図３】本発明の実施の形態１の電界効果型トランジス
タをスイッチング素子として用いるスイッチング回路の
回路構成を示す回路図である。
タをスイッチング素子として用いるスイッチング回路の
回路構成を示す回路図である。
【図４】図３に示す回路の等価回路を示す図である。
【図５】図４（ｂ）に示す等価回路のゲート容量（Ｃ
ｇ）を説明するための図である。
ｇ）を説明するための図である。
【図６】本発明の実施の形態２の電界効果型トランジス
タの構成を説明するための図である。
タの構成を説明するための図である。
【図７】携帯電話機の概略回路構成を示すブロック図で
ある。
ある。
【図８】電界効果型トランジスタをスイッチング素子と
して使用するスイッチング回路の回路構成の一例を示す
回路図である。
して使用するスイッチング回路の回路構成の一例を示す
回路図である。
１０…半絶縁性基板、１１…チャネル層（動作層）、１
２…電極金属、１３，１４…高濃度拡散層、１５，１６
…接続部、２０…空乏層、１００…アンテナ、１０１…
アンテナスイッチ、１０２…低雑音増幅器（ＬＮＡ）、
１０３…電力増幅器（ＰＡ）、１０４〜１０７…バンド
パスフィルタ、１０８…局部発振器、１０９，１１０…
ミキサ、１１１…ベースバンド部、１１２…スイッチン
グ素子、Ｓ…ソース電極、Ｄ…ドレイン電極、Ｇ，Ｇ１
〜Ｇ４…ゲート電極、Ｇｅｎｄ…開放端、Ｍ…電界効果
型トランジスタ、Ａｍｐ…アンプ回路。
２…電極金属、１３，１４…高濃度拡散層、１５，１６
…接続部、２０…空乏層、１００…アンテナ、１０１…
アンテナスイッチ、１０２…低雑音増幅器（ＬＮＡ）、
１０３…電力増幅器（ＰＡ）、１０４〜１０７…バンド
パスフィルタ、１０８…局部発振器、１０９，１１０…
ミキサ、１１１…ベースバンド部、１１２…スイッチン
グ素子、Ｓ…ソース電極、Ｄ…ドレイン電極、Ｇ，Ｇ１
〜Ｇ４…ゲート電極、Ｇｅｎｄ…開放端、Ｍ…電界効果
型トランジスタ、Ａｍｐ…アンプ回路。
Claims (5)
- 【請求項１】 スイッチング素子として使用される電界
効果型トランジスタを有する半導体集積回路装置であっ
て、 前記電界効果型トランジスタは、同電位が印加される３
個以上のゲート電極を有することを特徴とする半導体集
積回路装置。 - 【請求項２】 前記電界効果型トランジスタは、同電位
が印加される４個のゲート電極を有し、 前記４個のゲート電極の中の偶数番目のゲート電極、お
よび奇数番目のゲート電極は、チャネル層の外側で電気
的に接続されていることを特徴とする請求項１に記載の
半導体集積回路装置。 - 【請求項３】 前記偶数番目のゲート電極の接続部と、
前記奇数番目のゲート電極の接続部とは、チャネル層を
挟んで対向していることを特徴とする請求項２に記載の
半導体集積回路装置。 - 【請求項４】 前記各ゲート電極の、他のゲート電極と
接続されない端部は、チャネル層の領域内に位置し、 前記電界効果型トランジスタがオフの時の入力抵抗が、
５ＫΩ以上であることを特徴とする請求項２または請求
項３に記載の半導体集積回路装置。 - 【請求項５】 前記チャネル層は、少なくとも前記各ゲ
ート電極間に低抵抗層を有し、 前記低抵抗層は、他の部分よりも不純物濃度が高いこと
を特徴とする請求項１ないし請求項４のいずれか１項に
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203331A JP2002026035A (ja) | 2000-07-05 | 2000-07-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000203331A JP2002026035A (ja) | 2000-07-05 | 2000-07-05 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026035A true JP2002026035A (ja) | 2002-01-25 |
Family
ID=18700752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000203331A Pending JP2002026035A (ja) | 2000-07-05 | 2000-07-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002026035A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1363331A3 (en) * | 2002-04-17 | 2006-05-17 | Sanyo Electric Co., Ltd. | Semiconductor switching circuit device and manufacturing method thereof |
| JP2014130991A (ja) * | 2012-12-31 | 2014-07-10 | Win Semiconductors Corp | 化合物半導体ｅｓｄ保護装置 |
-
2000
- 2000-07-05 JP JP2000203331A patent/JP2002026035A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1363331A3 (en) * | 2002-04-17 | 2006-05-17 | Sanyo Electric Co., Ltd. | Semiconductor switching circuit device and manufacturing method thereof |
| JP2014130991A (ja) * | 2012-12-31 | 2014-07-10 | Win Semiconductors Corp | 化合物半導体ｅｓｄ保護装置 |
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