KR200252973Y1 - 서브 보드의 바운더리 스캔 테스트 장치 - Google Patents

서브 보드의 바운더리 스캔 테스트 장치 Download PDF

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KR200252973Y1 KR2020010022225U KR20010022225U KR200252973Y1 KR 200252973 Y1 KR200252973 Y1 KR 200252973Y1 KR 2020010022225 U KR2020010022225 U KR 2020010022225U KR 20010022225 U KR20010022225 U KR 20010022225U KR 200252973 Y1 KR200252973 Y1 KR 200252973Y1
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김정욱
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엘지전자주식회사
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Abstract

본 고안은 서브 보드의 바운더리 스캔 테스트 장치를 제공하기 위한 것으로, 제 1 칩(10)와 제 2 칩(20)를 구비한 바운더리 스캔 테스트의 체인에 있어서, 상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 서브 보드 테스트 데이터 입력 신호(Sub board Test Data Input, S_TDI)로써 입력받아 테스트를 수행하고, 테스트가 수행된 결과인 서브보드신호(I0)를 출력하는 서브 보드(30)와; 상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 서브 보드(30)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받으며, 선택신호(Selection, S)에 따라 상기 입력신호(I1) 또는 상기 서브보드신호(I0)를 선택하여 테스트 데이터 출력 신호(TDO)를 상기 제 2 칩(20)로 출력시키는 테스트 선택부(40)를 포함하여 구성함으로써, 서브 보드가 장착되는 보드의 BST 수행시 서브 보드를 물리적으로 제거하지 않고도 BST를 수행할 수 있고, BST 체인 구성도 변경할 수 있게 되는 것이다.

Description

서브 보드의 바운더리 스캔 테스트 장치{Apparatus for boundary scan test of sub board}
본 고안은 서브 보드의 바운더리 스캔 테스트 장치에 관한 것으로, 특히 서브 보드가 장착되는 보드의 BST(Boundary Scan Test, 바운더리 스캔 테스트) 수행시 서브 보드를 물리적으로 제거하지 않고도 BST를 수행할 수 있고, BST 체인 구성도 변경 가능하도록 하기에 적당하도록 한 서브 보드의 바운더리 스캔 테스트 장치에 관한 것이다.
일반적으로 서브 보드가 장착되는 보드의 BST 수행에서는 상황에 따라 BST 체인에 서브 보드를 포함시키거나 BST 체인에서 서브 보드를 제외하여 테스트를 수행할 필요가 있다.
도 1은 종래 서브 보드가 장착된 보드의 바운더리 스캔 테스트 장치의 블록구성도이다.
여기서 참조번호 10 및 20은 서브 보드가 장착되는 보스 상의 제 1 및 제 2 칩이고, 30은 상기 제 1 및 제 2 칩(10)(20)과 BST 체인이 연결되는 서브 보드이다.
그래서 BST가 적용된 보드는 바운더리 스캔이 적용된 칩끼리 TDI(Test Data Input, 테스트 데이터 입력)와 TDO(Test Data Output, 테스트 데이터 출력) 핀을 직렬로 서로 연결하며, TCK(Test ClocK, 테스트 클럭)와 TMS(Test Mode Select, 테스트 모드 선택) 핀은 서로 병렬로 연결하여 공통 버스 형태로 연결되게 된다.
그리고 BST 상에는 칩 뿐만 아니라 여러 개의 칩으로 구성된 서브 보드(30) 역시 단일 칩과 마찬가지로 BST 체인 상에 연결되어 바운더리 스캔 테스트를 수행할 수 있다.
이러한 종래 장치의 동작을 좀더 상세히 설명한다.
먼저 도 1에서와 같이, 종래의 BST 체인은 테스트 대상이 되는 칩(10)(20)과 서브 보드(30) 사이에 단일 체인으로 구성되어 있다.
따라서 바운더리 스캔 테스트를 수행하게 되면, 체인 구성상의 TDI부터 연결된 칩인 제 1 칩(10)으로부터 시작해서 TDO까지 차례로 테스트 패턴이 인가되면서 테스트가 수행된다.
그리고 종래에는 BST 체인의 구성이 고정되어 있어서 보드 설계시 구성한 체인 구성에 맞춘 테스트가 이루어지게 된다.
특히, 서브 보드(30)가 포함된 구조에서 서브 보드(30)를 BST 체인 상에 포함하거나 제거하기 위해서는 서브 보드(30)에 연결된 TDI, TDO 핀의 연결을 단절할 수 있어야 한다.
그래서 종래에는 TDI, TDO 핀을 단절할 수 있도록 스위치나 점퍼(이는 도면상에 미도시)를 두어야 한다. 즉, 제 1 칩(10)과 서브 보드(30) 사이에 스위치나 점퍼를 두고, 서브 보드(30)와 제 2 칩(20) 사이에도 스위치나 점퍼를 두어 서브 보드가 BST 체인 상에 포함되거나 제거되도록 하였다.
그러나 이러한 종래의 장치는 BST 체인 구성시 서브 보드를 제거하기 위해서 별도의 스위치나 점퍼를 두어 연결해야 하기 때문에 테스트의 편의성이 저하되는문제점이 있었다.
이에 본 고안은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 고안의 목적은 서브 보드가 장착되는 보드의 BST 수행시 서브 보드를 물리적으로 제거하지 않고도 BST를 수행할 수 있고, BST 체인 구성도 변경할 수 있는 서브 보드의 바운더리 스캔 테스트 장치를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 고안의 일실시예에 의한 서브 보드의 바운더리 스캔 테스트 장치는,
제 1 칩과 제 2 칩을 구비한 바운더리 스캔 테스트의 체인에 있어서, 상기 제 1 칩에서 출력된 테스트 데이터 입력 신호를 서브 보드 테스트 데이터 입력 신호로써 입력받아 테스트를 수행하고, 테스트가 수행된 결과인 서브보드신호를 출력하는 서브 보드와; 상기 제 1 칩에서 출력된 테스트 데이터 입력 신호를 입력신호로써 입력받고, 상기 서브 보드에서 출력된 서브 보드의 테스트가 수행된 서브보드신호를 입력받으며, 선택신호에 따라 상기 입력신호 또는 상기 서브보드신호를 선택하여 테스트 데이터 출력 신호를 상기 제 2 칩로 출력시키는 테스트 선택부를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.
도 1은 종래 서브 보드가 장착된 보드의 바운더리 스캔 테스트 장치의 블록구성도이고,
도 2는 본 고안의 일실시예에 의한 서브 보드의 바운더리 스캔 테스트 장치의 블록구성도이며,
도 3은 도 2에서 테스트 선택부의 일예를 보인 상세블록도이고,
도 4는 도 2에서 테스트 선택부의 다른 예를 상세블록도이고,
도 5는 본 고안의 일실시예에 의한 복수개 서브 보드의 바운더리 스캔 테스트 장치의 블록구성도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 제 1 칩 20 : 제 2 칩
30 : 서브 보드 30a ~ 30n : 제 1 내지 제 n 서브 보드
40 : 테스트 선택부 40a ~ 40n : 제 1 내지 제 n 테스트 선택부
41 : 제 1 논리곱 연산부 42 : 제 2 논리곱 연산부
43 : 제 1 논리합 연산부 44 : 제 3 논리곱 연산부
45 : 제 4 논리곱 연산부 46 : 제 2 논리합 연산부
이하, 상기와 같이 구성된 본 고안, 서브 보드의 바운더리 스캔 테스트 장치의 기술적 사상에 따른 일실시예를 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2는 본 고안의 일실시예에 의한 서브 보드의 바운더리 스캔 테스트 장치의 블록구성도이다.
이에 도시된 바와 같이, 제 1 칩(10)와 제 2 칩(20)를 구비한 바운더리 스캔 테스트의 체인에 있어서, 상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 서브 보드 테스트 데이터 입력 신호(Sub board Test Data Input, S_TDI)로써 입력받아 테스트를 수행하고, 테스트가 수행된 결과인 서브보드신호(I0)를 출력하는 서브 보드(30)와; 상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 서브 보드(30)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받으며, 선택신호(Selection, S)에 따라 상기 입력신호(I1) 또는 상기 서브보드신호(I0)를 선택하여 테스트 데이터 출력 신호(TDO)를 상기 제 2 칩(20)로 출력시키는 테스트 선택부(40)를 포함하여 구성된다.
도 3은 도 2에서 테스트 선택부의 일예를 보인 상세블록도이다.
이에 도시된 바와 같이, 상기 서브 보드(30)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받고, 상기 선택신호(S)를 위상반전시켜 입력받으며, 상기 서브보드신호(I0)와 상기 위상반전된 선택신호(S)를 논리곱 연산시켜 출력시키는 제 1 논리곱 연산부(41)와; 상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 선택신호(S)를 입력받으며, 상기 입력신호(I1)와 상기 선택신호(S)를 논리곱 연산시켜 출력시키는 제 2 논리곱 연산부(42)와; 상기 제 1 논리곱 연산부(41)와 상기 제 2 논리곱 연산부(42)의 출력을 논리합 연산시켜 테스트 데이터 출력 신호(TDO)를 출력시키는 제 1 논리합 연산부(43)를 포함하여 구성된다.
상기에서 테스트 선택부(40)는, 선택신호(S)가 0으로 입력되면 상기 서브 보드(30)에서 테스트가 수행된 서브보드신호(I0)를 출력시키고, 상기 선택신호(S)가 1로 입력되면 상기 제 1 칩에서 출력된 테스트 데이터 입력 신호(TDI)를 출력시킨다.
도 4는 도 2에서 테스트 선택부의 다른 예를 보인 상세블록도이다.
이에 도시된 바와 같이, 상기 서브 보드(30)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받고, 상기 선택신호(S-I)를 입력받으며, 상기 서브보드신호(I0)와 상기 선택신호(S-I)를 논리곱 연산시켜 출력시키는 제 3 논리곱 연산부(44)와; 상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 선택신호(S)를 위상반전시켜 입력받으며, 상기 입력신호(I1)와 상기 위상반전된 선택신호(S-I)를 논리곱 연산시켜 출력시키는 제 4 논리곱 연산부(45)와; 상기 제 3 논리곱 연산부(44)와 상기 제 4 논리곱 연산부(45)의 출력을 논리합 연산시켜 테스트 데이터 출력 신호(TDO)를 출력시키는 제 2 논리합 연산부(46)를 포함하여 구성된다.
상기에서 테스트 선택부(40)는, 선택신호(S-I)가 1로 입력되면 상기 서브 보드(30)에서 테스트가 수행된 서브보드신호(I0)를 출력시키고, 상기 선택신호(S-I)가 0으로 입력되면 상기 제 1 칩에서 출력된 테스트 데이터 입력 신호(TDI)를 출력시킨다.
도 5는 본 고안의 일실시예에 의한 복수개 서브 보드의 바운더리 스캔 테스트 장치의 블록구성도이다.
이에 도시된 바와 같이, 테스트 데이터 입력 신호(TDI)를 서브 보드 테스트 데이터 입력 신호(Sub board Test Data Input, S_TDI)로써 입력받아 테스트를 수행하고, 테스트가 수행된 결과인 서브보드신호(I0)를 출력하는 복수개의 서브 보드(30a ~ 30n)와; 상기 복수개의 서브 보드(30a ~ 30n)로 각각 입력되는 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 각각 입력받고, 상기 복수개의 서브 보드(30a ~ 30n)에서 각각 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 각각 입력받으며, 선택신호(Selection, S)에 따라 상기 입력신호(I1) 또는 상기 서브보드신호(I0)를 선택하여 테스트 데이터 출력 신호(TDO)를 각각 출력시키는 복수개의 테스트 선택부(40a ~ 40n)를 포함하여 구성된다.
상기에서 복수개의 테스트 선택부(40a ~ 40n)는 각각, 상기 복수개의 서브 보드(30a ~ 30n)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받고, 상기 선택신호(S)를 위상반전시켜 입력받으며, 상기 서브보드신호(I0)와 상기 위상반전된 선택신호(S)를 논리곱 연산시켜 출력시키는 제 1 논리곱 연산부(41)와; 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 선택신호(S)를 입력받으며, 상기 입력신호(I1)와 상기 선택신호(S)를 논리곱 연산시켜 출력시키는 제 2 논리곱 연산부(42)와; 상기 제 1 논리곱 연산부(41)와 상기 제 2 논리곱 연산부(42)의 출력을 논리합 연산시켜 테스트 데이터 출력 신호(TDO)를 출력시키는 제 1 논리합 연산부(43)를 포함하여 구성된다.
상기에서 복수개의 테스트 선택부(40a ~ 40n)는 각각, 선택신호(S)가 0으로입력되면 상기 복수개의 서브 보드(30a ~ 30n)에서 테스트가 수행된 서브보드신호(I0)를 출력시키고, 상기 선택신호(S)가 1로 입력되면 입력받은 테스트 데이터 입력 신호(TDI)를 출력시킨다.
상기에서 복수개의 테스트 선택부(40a ~ 40n)는 각각, 상기 복수개의 서브 보드(30a ~ 30n)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받고, 상기 선택신호(S-I)를 입력받으며, 상기 서브보드신호(I0)와 상기 선택신호(S-I)를 논리곱 연산시켜 출력시키는 제 3 논리곱 연산부(44)와; 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 선택신호(S)를 위상반전시켜 입력받으며, 상기 입력신호(I1)와 상기 위상반전된 선택신호(S-I)를 논리곱 연산시켜 출력시키는 제 4 논리곱 연산부(45)와; 상기 제 3 논리곱 연산부(44)와 상기 제 4 논리곱 연산부(45)의 출력을 논리합 연산시켜 테스트 데이터 출력 신호(TDO)를 출력시키는 제 2 논리합 연산부(46)를 포함하여 구성된다.
상기에서 복수개의 테스트 선택부(40a ~ 40n)는 각각, 선택신호(S-I)가 1로 입력되면 상기 복수개의 서브 보드(30a ~ 30n)에서 테스트가 수행된 서브보드신호(I0)를 출력시키고, 상기 선택신호(S-I)가 0으로 입력되면 입력받은 테스트 데이터 입력 신호(TDI)를 출력시킨다.
이와 같이 구성된 본 고안에 의한 서브 보드의 바운더리 스캔 테스트 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저 본 고안에서는 논리합 소자와 논리곱 소자로 구성된 다중화 로직인 테스트 선택부(40)를 이용하여 BST 체인 상에서 서브 보드(30)의 포함 및 제거가 쉽도록 한 기술이다.
도 3은 도 2에서 테스트 선택부의 일예를 보인 상세블록도이다.
그래서 선택신호(S)는 제 1 논리곱 연산부(41)로 위상반전되어 입력된다.
따라서 테스트 선택부(40)는 선택신호(S)의 값에 따라 출력값이 설정되는 방식이다. 즉, 선택신호(S)가 0으로 설정되면 I0이 출력으로 나오게 되고, 선택신호(S)가 1로 설정되면 I1이 출력으로 나오게 된다. 결국 선택신호(S)의 값을 정함에 따라 테스트 선택부(40)에서 연결되는 출력값이 결정되게 된다.
서브 보드의 TDI와 TDO를 테스트 선택부(40)에 연결하며, 테스트 선택부(40)의 출력은 다음 칩 또는 서브 보드의 입력에 연결하여 BST 체인을 구성한다.
도 4는 도 2에서 테스트 선택부의 다른 예를 보인 상세블록도이다.
그래서 선택신호(S)는 제 3 논리곱 연산부(43)로 위상반전되어 입력된다.
따라서 테스트 선택부(40)는 선택신호(S)의 값에 따라 출력값이 설정되는 방식이다. 즉, 선택신호(S)가 1로 설정되면 I0이 출력으로 나오게 되고, 선택신호(S)가 0으로 설정되면 I1이 출력으로 나오게 된다. 결국 선택신호(S)의 값을 정함에 따라 테스트 선택부(40)에서 연결되는 출력값이 결정되게 된다.
도 5에서와 같이, 서브 보드가 여러 개(40a ~ 40n)인 경우에는 각각의 서브 보드의 TDI와 TDO를 각각의 테스트 선택부(40a ~ 40n)의 입력에 연결하여 BST 체인을 구성한다. 서브 보드(30a ~ 30n)의 TDI는 테스트 선택부(40a ~ 40n)의 I1 입력에 연결하고, 서브 보드(30a ~ 30n)의 TDO는 테스트 선택부(40a ~ 40n)의 I0 입력에 연결한다.
그래서 도 3에서와 같이, 테스트 선택부(40)의 동작에 따라서 테스트 선택부(40)의 선택신호(s)가 1로 설정되면 테스트 선택부(40)의 I1이 테스트 선택부(40)의 출력과 연결되므로, 서브 보드(30)는 BST 체인에서 빠지게 된다. 역으로 테스트 선택부(40)의 선택신호(S)를 0으로 설정하면, 테스트 선택부(40)의 I0이 테스트 선택부(40)의 출력으로 연결되어 서브 보드의 TDO가 테스트 선택부(40)의 출력을 통해 BST 체인의 다음 순서에 있는 칩이나 서브 보드의 TDI에 연결되므로 BST 체인 상에 서브 보드가 포함되게 된다.
이때 제 1 및 제 2 논리곱 연산부(41)(42)와 제 1 논리합 연산부(43)에서의 논리값을 보면 다음의 표 1과 같다.
선택신호(S) 제 1 논리곱 연산부 제 2 논리곱 연산부 제 1 논리합 연산부
0 I0 0 I0
1 0 I1 I1
그래서 선택신호(S)에 따라 제 2 논리합 연산부(43)의 출력은 결정되게 되는데, 선택신호(S)가 0이면 I0이 출력되고, 선택신호(S)가 1이면 I1이 출력되게 된다.
또한 도 4에서와 같이, 테스트 선택부(40)의 동작에 따라서 테스트 선택부(40)의 선택신호(s)가 0으로 설정되면 테스트 선택부(40)의 I1이 테스트 선택부(40)의 출력과 연결되므로, 서브 보드(30)는 BST 체인에서 빠지게 된다. 역으로 테스트 선택부(40)의 선택신호(S)를 1로 설정하면, 테스트 선택부(40)의 I0이 테스트 선택부(40)의 출력으로 연결되어 서브 보드의 TDO가 테스트 선택부(40)의출력을 통해 BST 체인의 다음 순서에 있는 칩이나 서브 보드의 TDI에 연결되므로 BST 체인 상에 서브 보드가 포함되게 된다.
이때 제 3 및 제 4 논리곱 연산부(44)(45)와 제 2 논리합 연산부(46)에서의 논리값을 보면 다음의 표 2와 같다.
선택신호(S-I) 제 3 논리곱 연산부 제 4 논리곱 연산부 제 2 논리합 연산부
1 I0 0 I0
0 0 I1 I1
그래서 선택신호(S-I)에 따라 제 2 논리합 연산부(43)의 출력은 결정되게 되는데, 선택신호(S-I)가 1이면 I0이 출력되고, 선택신호(S)가 0이면 I1이 출력되게 된다.
도 5에서와 같이, 서브 보드가 여러 개인 경우에는 각각의 서브 보드(30a ~ 30n)의 TDI와 TDO에 연결된 각각의 테스트 선택부(40a ~ 40n)의 선택신호(S) 값들을 설정하게 되면, BST 체인 상의 서브 보드 포함 여부를 설정할 수 있게 된다. 즉, BST 체인에 포함시키고자 하는 각각의 서브 보드(30a ~ 30n)의 선택신호(S) 값을, 도 3과 같이 제 1 논리곱 연산부(41)에 선택신호가 위상반전되어 입력되는 경우, 0으로 설정하면 된다. 또한 BST 체인 상에서 서브 보드(30a ~ 30n)를 제거하고자 할 때는 각각의 서브 보드(30a ~ 30n)에 해당되는 선택신호(S) 값을 도 3의 경우 1로 설정하면 된다.
이처럼 본 고안은 서브 보드가 장착되는 보드의 BST 수행시 서브 보드를 물리적으로 제거하지 않고도 BST를 수행하고, BST 체인 구성도 변경 가능하게 되는것이다.
이상에서 본 고안의 바람직한 실시예를 설명하였으나, 본 고안은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 고안은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 실용신안등록청구범위의 한계에 의해 정해지는 본 고안의 범위를 한정하는 것이 아니다.
이상에서 살펴본 바와 같이, 본 고안에 의한 서브 보드의 바운더리 스캔 테스트 장치는 서브 보드가 장착되는 보드의 BST 수행시 서브 보드를 물리적으로 제거하지 않고도 BST를 수행할 수 있고, BST 체인 구성도 변경할 수 있는 효과가 있게 된다.
또한 본 고안은 서브 보드가 포함된 BST 수행에 있어서 BST 체인 구성의 가변성을 둘 수 있으며, 테스트의 편의성을 높일 수 있고, 논리곱 소자와 논리합 소자로 구성된 다중화 로직인 테스트 선택부를 사용하여 스위치나 점퍼와 같은 기계적 동작 부품 사용에 따른 불편을 제거할 수 있는 효과도 있게 된다.

Claims (10)

  1. 제 1 칩(10)와 제 2 칩(20)를 구비한 바운더리 스캔 테스트의 체인에 있어서,
    상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 서브 보드 테스트 데이터 입력 신호(Sub board Test Data Input, S_TDI)로써 입력받아 테스트를 수행하고, 테스트가 수행된 결과인 서브보드신호(I0)를 출력하는 서브 보드(30)와;
    상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 서브 보드(30)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받으며, 선택신호(Selection, S)에 따라 상기 입력신호(I1) 또는 상기 서브보드신호(I0)를 선택하여 테스트 데이터 출력 신호(TDO)를 상기 제 2 칩(20)로 출력시키는 테스트 선택부(40)를 포함하여 구성된 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
  2. 제 1 항에 있어서, 상기 테스트 선택부는,
    상기 서브 보드(30)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받고, 상기 선택신호(S)를 위상반전시켜 입력받으며, 상기 서브보드신호(I0)와 상기 위상반전된 선택신호(S)를 논리곱 연산시켜 출력시키는 제 1 논리곱 연산부(41)와;
    상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 선택신호(S)를 입력받으며, 상기 입력신호(I1)와 상기 선택신호(S)를 논리곱 연산시켜 출력시키는 제 2 논리곱 연산부(42)와;
    상기 제 1 논리곱 연산부(41)와 상기 제 2 논리곱 연산부(42)의 출력을 논리합 연산시켜 테스트 데이터 출력 신호(TDO)를 출력시키는 제 1 논리합 연산부(43)를 포함하여 구성된 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
  3. 제 2 항에 있어서, 상기 테스트 선택부(40)는,
    선택신호(S)가 0으로 입력되면 상기 서브 보드(30)에서 테스트가 수행된 서브보드신호(I0)를 출력시키고, 상기 선택신호(S)가 1로 입력되면 상기 제 1 칩에서 출력된 테스트 데이터 입력 신호(TDI)를 출력시키는 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
  4. 제 1 항에 있어서, 상기 테스트 선택부는,
    상기 서브 보드(30)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받고, 상기 선택신호(S-I)를 입력받으며, 상기 서브보드신호(I0)와 상기 선택신호(S-I)를 논리곱 연산시켜 출력시키는 제 3 논리곱 연산부(44)와;
    상기 제 1 칩(10)에서 출력된 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 선택신호(S)를 위상반전시켜 입력받으며, 상기 입력신호(I1)와 상기 위상반전된 선택신호(S-I)를 논리곱 연산시켜 출력시키는 제 4 논리곱 연산부(45)와;
    상기 제 3 논리곱 연산부(44)와 상기 제 4 논리곱 연산부(45)의 출력을 논리합 연산시켜 테스트 데이터 출력 신호(TDO)를 출력시키는 제 2 논리합 연산부(46)를 포함하여 구성된 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
  5. 제 4 항에 있어서, 상기 테스트 선택부(40)는,
    선택신호(S-I)가 1로 입력되면 상기 서브 보드(30)에서 테스트가 수행된 서브보드신호(I0)를 출력시키고, 상기 선택신호(S-I)가 0으로 입력되면 상기 제 1 칩에서 출력된 테스트 데이터 입력 신호(TDI)를 출력시키는 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
  6. 테스트 데이터 입력 신호(TDI)를 서브 보드 테스트 데이터 입력 신호(Sub board Test Data Input, S_TDI)로써 입력받아 테스트를 수행하고, 테스트가 수행된 결과인 서브보드신호(I0)를 출력하는 복수개의 서브 보드(30a ~ 30n)와;
    상기 복수개의 서브 보드(30a ~ 30n)로 각각 입력되는 테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 각각 입력받고, 상기 복수개의 서브 보드(30a ~ 30n)에서 각각 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 각각 입력받으며, 선택신호(Selection, S)에 따라 상기 입력신호(I1) 또는 상기 서브보드신호(I0)를 선택하여 테스트 데이터 출력 신호(TDO)를 각각 출력시키는 복수개의 테스트 선택부(40a ~ 40n)를 포함하여 구성된 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
  7. 제 6 항에 있어서, 상기 복수개의 테스트 선택부(40a ~ 40n)는 각각,
    상기 복수개의 서브 보드(30a ~ 30n)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받고, 상기 선택신호(S)를 위상반전시켜 입력받으며, 상기 서브보드신호(I0)와 상기 위상반전된 선택신호(S)를 논리곱 연산시켜 출력시키는 제 1 논리곱 연산부(41)와;
    테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 선택신호(S)를 입력받으며, 상기 입력신호(I1)와 상기 선택신호(S)를 논리곱 연산시켜 출력시키는 제 2 논리곱 연산부(42)와;
    상기 제 1 논리곱 연산부(41)와 상기 제 2 논리곱 연산부(42)의 출력을 논리합 연산시켜 테스트 데이터 출력 신호(TDO)를 출력시키는 제 1 논리합 연산부(43)를 포함하여 구성된 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
  8. 제 7 항에 있어서, 상기 복수개의 테스트 선택부(40a ~ 40n)는 각각,
    선택신호(S)가 0으로 입력되면 상기 복수개의 서브 보드(30a ~ 30n)에서 테스트가 수행된 서브보드신호(I0)를 출력시키고, 상기 선택신호(S)가 1로 입력되면 입력받은 테스트 데이터 입력 신호(TDI)를 출력시키는 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
  9. 제 6 항에 있어서, 상기 복수개의 테스트 선택부(40a ~ 40n)는 각각,
    상기 복수개의 서브 보드(30a ~ 30n)에서 출력된 서브 보드의 테스트가 수행된 서브보드신호(I0)를 입력받고, 상기 선택신호(S-I)를 입력받으며, 상기 서브보드신호(I0)와 상기 선택신호(S-I)를 논리곱 연산시켜 출력시키는 제 3 논리곱 연산부(44)와;
    테스트 데이터 입력 신호(TDI)를 입력신호(I1)로써 입력받고, 상기 선택신호(S)를 위상반전시켜 입력받으며, 상기 입력신호(I1)와 상기 위상반전된 선택신호(S-I)를 논리곱 연산시켜 출력시키는 제 4 논리곱 연산부(45)와;
    상기 제 3 논리곱 연산부(44)와 상기 제 4 논리곱 연산부(45)의 출력을 논리합 연산시켜 테스트 데이터 출력 신호(TDO)를 출력시키는 제 2 논리합 연산부(46)를 포함하여 구성된 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
  10. 제 9 항에 있어서, 상기 복수개의 테스트 선택부(40a ~ 40n)는 각각,
    선택신호(S-I)가 1로 입력되면 상기 복수개의 서브 보드(30a ~ 30n)에서 테스트가 수행된 서브보드신호(I0)를 출력시키고, 상기 선택신호(S-I)가 0으로 입력되면 입력받은 테스트 데이터 입력 신호(TDI)를 출력시키는 것을 특징으로 하는 서브 보드의 바운더리 스캔 테스트 장치.
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