KR200244924Y1 - 반도체패키지 - Google Patents

Abstract

본 고안은 반도체 패키지에 관한 것으로, 적어도 3단이상으로 절곡된 리드 프레임(41)을 형성하여 그 리드 프레임(41)의 인너 리드(41a)에 납 페이스트 등의 납 연결부(42)를 도포하고, 상기 납 연결부(42)에 칩(43)을 부착하며, 상기 리드 프레임(41)의 아웃 리드(41b)의 상면 및 인너 리드(41a)의 하면이 외부로 노출되도록 칩(43) 및 리드 프레임(41)의 나머지 부분을 몰딩하여 몰딩부(44)를 형성하여, 적층에 매우 유리하도록 하고, 또한 수지 봉지시 단자부에 수지가 침투하는 현상을 방지하며, 별도의 디플레시 공정을 배제하도록 한 것이다.

Description

반도체 패키지

제1도는 종래 기술에 의한 반도체 패키지의 구성을 보인 단면도.

제2도는 종래 기술에 의한 반도체 패키지의 적층 상태를 보인 단면도.

제3(a)도 내지 (d)도는 본 고안에 의한 반도체 패키지의 일 실시예를 보인 것으로,

(a)도는 평면도.

(b)도는 측면도.

(c)도는 정면도.

(d)도는 저면도.

제4도 제3(a)도의 A-A선 단면도.

* 도면의 주요부분에 대한 부호의 설명

41 : 리드 프레임 41a : 인너 리드

41b : 아웃 리드 42 : 납 연결부

43 : 칩 44 : 몰딩부

본 고안은 반도체 패키지에 관한 것으로, 특히 적층에 적당하도록 한 박형(薄形)의 반도체 패키지에 관한 것이다.

종래 기술에 의한 적층형 반도체 패키지의 일례가 1993년 특허출원 제20847호(명칭:BLP 반도체 장치 및 구조)에 알려지고 있는 바, 이를 설명하면, 제1도에 도시한 바와 같이, 테이프(10)의 접착면 위에 단차를 가지고 있는 단자(120)를 부착하고, 그 단자(20) 위에 접착제(30)를 부착하여 칩(1)을 부착한 후, 금선(5)을 연결하며, 상면 단자가 노출 가능하도록 수지 봉지한 후, 테이프(10)를 제거하여 하면 단자를 세정한 후, 반도체 패키지(K)를 제조한다.

이후, 상기한 (K)를 상하면의 단자를 이용하여 적층할 수 있다.

도면중 미설명 부호 6은 EMC(Epoxy Molding Compound), 7은 납, 20a는 칩 접착부, 20b는 금선 접착부를 보인 것이다.

그러나, 상기한 종래에 적층이 가능한 반도체 패키지는, 전체적으로 두께가 두꺼워 적층에 불리한 단점이 있었으며, 수지 봉지시 단자부에 수지가 침투하고, 별도의 디플레시 공정이 요구되는 등의 여러 문제점이 있었다.

본 고안의 주목적은 적층에 적당하도록 한 박형(薄形)의 반도체 패키지를 제공함에 있다.

본 고안의 다른 목적은 수지 봉지시 단자부에 수지가 침투하는 현상을 방지할 수 있도록 한 반도체 패키지를 제공함에 있다.

본 고안의 또 다른 목적은 별도의 디플레시 공정을 배제할 수 있도록 한 반도체 패키지를 제공함에 있다.

상기한 본 고안의 목적을 달성하기 위하여, 적어도 3단 이상으로 절곡된 리드 프레임을 형성하여 그 리드 프레임이 인너 리드에 납 페이스트 등의 납 연결부를 도포하고, 상기 납 연결부에 칩을 부착하며, 상기 리드 프레임의 아웃 리드의 상면 및 인너 리드의 하면이 외부로 노출되도록 칩 및 리드 프레임이 나머지 부분을 몰딩하여 몰딩부를 형성한 것을 특징으로 하는 반도체 패키지가 제공된다.

이하, 본 고안에 의한 반도체 패키지를 첨부 도면에 도시한 실시례에 따라서 설명하면 다음과 같다.

제3도의 (a) 내지 (d)는 본 고안에 의한 반도체 패키지의 일실시례를 보인 평면도, 측면도, 정면도 및 저면도이고, 제4도는 제3도 (a)의 A-A선 단면도이다.

이에 도시한 바와 같이, 본 고안에 의한 반도체 패키지는, 적어도 3단 이상으로 절곡된 리드 프레임(41)을 형성하여 그 리드 프레임(41)의 인너 리드(41a)에 납 페이스트 등의 납 연결부(42)를 도포하고, 상기 납 연결부(42)에 칩(43)을 부착하며, 상기 리드 프레임(41)의 아웃 리드(41b)의 상면 및 인너 리드(41a)의 하면이 외부로 노출되고 칩(43) 및 리드 프레임(41)의 나머지 부분을 몰딩하여 몰딩부(44)를 형성한 구조로 되어 있다.

도면중 미설명 부호 41′는 적층 연결부를 보인 것이다.

이와 같이 구성되는 본 고안에 의한 반도체 패키지를 제조함에 있어서는, 먼저 리드 프레임(41)의 제작시, 다단 굽힘 가공을 하여 3단 이상으로 절곡된 리드 프레임(41)을 제작한다. 이때, 리드 프레임(41)의 3단 절곡은 꼭 한정하는 것은 아니며 그 이상으로 형성하여도 무방하다.

이후, 상기 리드 프레임(41)의 인너 리드(41a)에 납 페이스트를 도포하여 납 연결부(42)에 칩(43)을 부착한 다음, 리플로우시켜 칩(43)의 고정 및 전기적 연결을 실시한 후, 수지 봉지를 하여 몰딩부(44)를 형성한다.

이때, 수지 봉지를 하기 위한 금형의 상형 및 하형을 3단 리드 프레임(41)의 두께를 완전하게 밀착시킴으로써 수지가 단자부를 침투할 수 없는 구조로 되어 있다.

이후의 공정은 일반적인 반도체 패키지와 마찬가지로 납도금, 댐버 제거, 정크 제거, 단자 절단 및 싱귤레이션을 거쳐 본 고안에 의한 반도체 패키지를 제조하게 되는 것이다.

상기와 같이 구성되는 본 고안에 의한 반도체 패키지는, 리드 프레임(41)의 적층 연결부(41′)를 이용하여 2개 이상으로 적층할 수 있다.

이상에서 설명한 바와 같이, 본 고안에 의한 반도체 패키지는, 적어도 3단 이상으로 절곡된 리드 프레임을 형성하여 그 리드 프레임의 인너 리드에 납 페이스트 등의 납 연결부를 도포하고, 상기 납 연결부에 칩을 부착하며, 상기 리드 프레임의 아웃 리드 및 인너 리드 면이 외부로 노출되도록 칩 및 리드 프레임의 소정 면적을 몰딩하여 몰딩부를 형성하여, 적층에 매우 적당한 이점이 있으며, 또한 수지 봉지시 단자부에 수지가 침투하는 현상을 방지하고, 별도의 디플레시 공정을 배제하는 등의 효과가 있다.

Claims (1)

1. 적어도 3단 이상으로 절곡된 리드 프레임(41)을 형성하여 그 리드 프레임(41)이 인너 리드(41a)에 납 페이스트 등의 납 연결부(42)를 도포하고, 상기 납 연결부(42)에 칩(43)을 부착하며, 상기 리드 프레임(41)의 아웃 리드(41b)의 상면 및 인너 리드(41a)의 하면이 외부로 노출되도록 칩(43) 및 리드 프레임(41)이 나머지 부분을 몰딩하여 몰딩부(44)를 형성한 것을 특징으로 반도체 패키지.