KR20020090240A - 디지털 무선 통신 시스템, 송신 장치, 수신 장치 및데이터 전송 방법 - Google Patents
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Abstract
부호화부(101)는 데이터를 소정의 오류 검출 단위마다 오류 검출 부호화하고, 다치 변조부(102)는 복수의 오류 검출 단위에 속하는 부호화 데이터를 1개의 전송 단위에 배치하여 송신한다. 제 1 복호부(114)는 수신 신호를 복호하여, 복호 결과를 오류 검출 단위마다 오류 검출한다. 제 2 복조부(115)는 제 1 복호부(114)에서의 오류 검출 결과에 근거하여 각 비트의 우도를 변경한다. 이것에 의해, 정밀도가 양호한 우도를 이용하여 다치 변조된 신호의 오류 정정 능력을 개선해서, 전송 품질을 향상시킬 수 있다.
Description
최근의 서비스의 다양화에 따라, 다운 링크에서, 보다 대량의 데이터를 송신하는 것이 요구되도록 되어 와 있다. 그리고, 이 요구에 응하기 위해서, 1 심볼에 복수의 비트가 배치하는 다치 변조가 이용되고 있다. 다치 변조는 1 심볼에 복수 비트를 배치하는 변조 방식이다. 다치 변조로는, 1 심볼에 2 비트를 배치하는 QPSK, 1 심볼에 3 비트를 배치하는 8 PSK, 1 심볼에 4 비트를 배치하는 16 QAM 등이 널리 알려져 있다.
그러나, 다치 변조에서는, 1 심볼에 배치되는 비트수가 많아질수록 신호 공간 다이어그램에서의 신호점 간격이 좁아지기 때문에, 수신 신호점의 판정이나 우도의 계산이 곤란하게 되어, 수신 특성이 열화한다고 하는 문제가 있다.
발명의 개시
본 발명의 목적은, 우도를 양호한 정밀도로 계산하여 오류 정정 능력을 개선해서, 수신 특성의 향상을 도모할 수 있는 디지털 무선 통신 시스템을 제공하는 것이다.
이 목적은, 송신 장치에서, 복수의 독립된 오류 검출 단위로서 오류 검출 부호화한 데이터를 하나의 전송 단위로 배치하여 송신하고, 수신 장치에서, 독립된 오류 검출 단위마다 복호 데이터의 오류 검출을 행하여, 오류 검출 결과에 따라 각 비트의 우도를 변경하는 것에 의해 달성된다.
본 발명은 다치 변조를 이용한 디지털 무선 통신 시스템에 관한 것으로, 특히 다치 변조에 의해 변조된 신호의 복조 특성을 높일 수 있는 디지털 무선 통신 시스템에 관한 것이다.
도 1은 본 발명의 실시예 1에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 2는 도 1에 나타낸 송신 장치의 부호화부의 내부 구성을 나타내는 블럭도,
도 3은 도 1에 나타낸 수신 장치의 제 1 복조부 및 제 1 복호부의 내부 구성을 나타내는 블럭도,
도 4는 도 1에 나타낸 수신 장치의 제 2 복조부 및 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 5는 8 PSK의 신호 공간 다이어그램을 설명하기 위한 도면,
도 6은 본 발명의 실시예 2에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 7은 도 6에 나타낸 송신 장치의 부호화부의 내부 구성을 나타내는 블럭도,
도 8은 도 6에 나타낸 수신 장치의 제 1 복조부 및 제 1 복호부의 내부 구성을 나타내는 블럭도,
도 9는 도 6에 나타낸 수신 장치의 제 2 복조부 및 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 10은 본 발명의 실시예 3에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 11은 도 10에 나타낸 송신 장치의 부호화부의 내부 구성을 나타내는 블럭도,
도 12는 도 10에 나타낸 수신 장치의 제 1 복조부 및 제 1 복호부의 내부 구성을 나타내는 블럭도,
도 13은 도 10에 나타낸 수신 장치의 제 2 복조부 및 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 14는 본 발명의 실시예 4에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 15는 도 14에 나타낸 송신 장치의 부호화부의 내부 구성을 나타내는 블럭도,
도 16은 도 14에 나타낸 수신 장치의 제 1 복조부 및 제 1 복호부의 내부 구성을 나타내는 블럭도,
도 17은 도 14에 나타내다 수신 장치의 제 2 복조부 및 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 18은 본 발명의 실시예 5에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 19는 도 18에 나타낸 수신 장치의 제 1 복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 20은 도 18에 나타낸 수신 장치의 제 2 복조부 및 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 21은 도 18에 나타낸 수신 장치의 제 1 복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 22는 본 발명의 실시예 6에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 23은 도 22에 나타낸 수신 장치의 제 1 복조부 및 제 1 복호부의 내부 구성을 나타내는 블럭도,
도 24는 도 22에 나타낸 수신 장치의 제 2 복조부의 내부 구성을 나타내는 블럭도,
도 25는 본 발명의 실시예 7에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 26은 도 25에 나타낸 수신 장치의 제 1 복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 27은 도 25에 나타낸 수신 장치의 제 2 복조부의 내부 구성을 나타내는 블럭도,
도 28은 본 발명의 실시예 8에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부의 내부 구성을 나타내는 블럭도,
도 29는 본 발명의 실시예 9에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부의 내부 구성을 나타내는 블럭도,
도 30은 본 발명의 실시예 10에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 31은 본 발명의 실시예 10에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부의 내부 구성을 나타내는 블럭도,
도 32는 본 발명의 실시예 10에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 33은 본 발명의 실시예 11에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부 및 제 1 복호부의 구성을 나타내는 블럭도,
도 34는 본 발명의 실시예 11에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부 및 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 35는 본 발명의 실시예 12에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부 및 제 2 복호부의 구성을 나타내는 블럭도,
도 36은 본 발명의 실시예 13에 따른 무선 통신 시스템의 수신 장치의 제 1복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 37은 본 발명의 실시예 13에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부 및 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 38은 본 발명의 실시예 14에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 39는 도 38에 나타낸 수신 장치의 제 1 복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 40은 도 38에 나타낸 수신 장치의 제 2 복조부 및 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 41은 본 발명의 실시예 15에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부의 구성을 나타내는 블럭도,
도 42는 본 발명의 실시예 16에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 43은 도 42에 나타낸 송신 장치의 부호화부의 내부 구성을 나타내는 블럭도,
도 44는 도 42에 나타낸 수신 장치의 제 1 복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 45는 16 QAM의 신호 공간 다이어그램을 설명하기 위한 도면,
도 46은 도 42에 나타낸 수신 장치의 제 2 복조부의 내부 구성을 나타내는 블럭도,
도 47은 도 42에 나타낸 수신 장치의 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 48은 본 발명의 실시예 17에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부의 구성을 나타내는 블럭도,
도 49는 본 발명의 실시예 18에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 50은 도 49에 나타낸 수신 장치의 제 1 복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 51은 도 49에 나타낸 수신 장치의 제 2 복조부 및 제 2 복호부의 내부 구성을 나타내는 블럭도,
도 52(a)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 52(b)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 53(a)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 53(b)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 54(a)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 54(b)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 55는 본 발명의 실시예 18에 따른 수신 장치의 수신 방법의 흐름을 나타내는 흐름도,
도 56은 본 발명의 실시예 18에 따른 수신 장치의 수신 방법의 흐름을 나타내는 흐름도,
도 57(a)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 57(b)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 58(a)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 58(b)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 59(a)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 59(b)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 60(a)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 60(b)는 본 발명의 실시예 18에 따른 수신 장치의 수신 신호, 레플리카 및 레플리카 제거 후의 신호를 나타내는 신호 배치도,
도 61은 본 발명의 실시예 19에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 62는 본 발명의 실시예 20에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부, 제 1 복호부 및 재부호화부의 내부 구성을 나타내는 블럭도,
도 63은 본 발명의 실시예 21에 따른 송신 장치의 구성을 나타내는 블럭도,
도 64는 본 발명의 실시예 21에 따른 송신 장치의 구성을 나타내는 블럭도,
도 65는 본 발명의 실시예 21에 따른 송신 장치의 구성을 나타내는 블럭도,
도 66은 본 발명의 실시예 21에 따른 송신 장치의 구성을 나타내는 블럭도,
도 67은 본 발명의 실시예 21에 따른 송신 장치의 구성을 나타내는 블럭도,
도 68은 본 발명의 실시예 22에 따른 무선 통신 시스템의 구성을 나타내는 블럭도,
도 69는 도 68에 나타낸 수신 장치의 제 1 복조부, 제 1 복호부 및 인터리브부의 내부 구성을 나타내는 블럭도,
도 70은 본 발명의 실시예 23에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부, 제 1 복호부 및 인터리브부의 내부 구성을 나타내는 블럭도,
도 71은 본 발명의 실시예 24에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부, 제 1 복호부 및 인터리브부의 내부 구성을 나타내는 블럭도,
도 72는 본 발명의 실시예 25에 따른 무선 통신 시스템의 수신 장치의 제 1복조부, 제 1 복호부 및 인터리브부의 내부 구성을 나타내는 블럭도,
도 73(a)는 본 발명의 실시예 26의 재송 방법을 설명하기 위한 신호 배치도,
도 73(b)는 본 발명의 실시예 26의 재송 방법을 설명하기 위한 신호 배치도,
도 73(c)는 본 발명의 실시예 26의 재송 방법을 설명하기 위한 신호 배치도,
도 74(a)는 본 발명의 실시예 26의 재송 방법을 설명하기 위한 신호 배치도,
도 74(b)는 본 발명의 실시예 26의 재송 방법을 설명하기 위한 신호 배치도,
도 74(c)는 본 발명의 실시예 26의 재송 방법을 설명하기 위한 신호 배치도,
도 75는 본 발명의 실시예 26에 따른 수신측 장치의 복조 순서를 나타내는 흐름도이다.
발명을 실시하기 위한 최선의 형태
본 발명자는, 다치 변조의 신호 공간 다이어그램에서의 비트 단위의 맵핑 상태에 주목하여, 신호점의 특정 비트에 대해 오류가 검출되지 않으면, 그 오류가 검출되지 않은 비트를 확정시키는 것에 의해 다른 비트의 우도를 양호한 정밀도로 구하는 것을 발견하여 본 발명을 하는 것에 일르렀다.
즉, 본 발명의 골자는, 송신 장치에서, 복수의 독립된 오류 검출 단위로서 오류 검출 부호화한 데이터를 하나의 전송 단위로 배치하여 송신하고, 수신 장치에서, 독립된 오류 검출 단위마다 복호 데이터의 오류 검출을 하여, 오류 검출 결과에 따라 각 비트의 우도를 변경하는 것이다.
또한, 각 실시예에 따른 수신 장치에서 일단 계산한 우도를 변경하여 새로운우도를 구하는 경우가 있다. 이 변경 전의 우도를 「후보 우도」라고 부른다.
이하, 본 발명의 실시예에 대해 첨부 도면을 참조하여 상세히 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 무선 통신 시스템의 구성을 나타내는 블럭도이다. 도 1에 나타내는 무선 통신 시스템은 송신 장치(100)와 수신 장치(110) 사이에서 무선 통신을 한다. 또, 이하의 각 실시예에서는 특별히 나타내지 않는 한은 8 PSK을 실행하는 경우를 예로 설명한다.
송신 장치(100)에서, 부호화부(101)는 송신 데이터를 소정의 오류 검출 단위마다 오류 검출 부호화하여, 소정의 오류 정정 단위마다 오류 정정 부호화한다. 다치 변조부(102)는 부호화부(101)의 출력 신호를 다치 변조하여 안테나(103)로부터 무선 송신한다.
수신 장치(110)에서, 안테나(111)에 수신된 신호는 일단 버퍼(112)에 유지된 후, 소정의 전송 단위마다 제 1 복조부(113) 및 제 2 복조부(115)에 출력된다. 여기서, 전송 단위란 1회의 변조 처리 및 복조 처리가 행하여지는 단위이다. 통상은 심볼 단위로 변조 처리 및 복조 처리가 행하여진다. 이하, 본 실시예에서는, 심볼 단위로 변조 처리 및 복조 처리가 행하여지는 것으로 설명한다.
제 1 복조부(113)는 수신 신호를 복조하여, 복조 결과를 제 1 복호부(114)에 출력한다. 제 1 복호부(114)는 수신 신호를 오류 정정 복호하고 또한 복호 결과의 오류 검출을 행한다. 이 오류 검출 결과는 제 2 복조부(115)에 출력된다. 제 2복조부(115)는 제 1 복호부(114)에서의 오류 검출 결과를 참조하여 수신 신호를 다시 복조해서, 복조 결과를 제 2 복호부(116)에 출력한다. 제 2 복호부(116)는 제 2 복조부(115)의 복조 결과에 대해 오류 정정 복호를 행하여 수신 데이터를 얻는다.
도 2는 도 1에 나타낸 송신 장치(100)의 부호화부(101)의 내부 구성을 나타내는 블럭도이다. 도 2에 있어서, 송신 데이터는 먼저 병렬화 회로(121)에 입력된다. 병렬화 회로(121)는 송신 데이터를 3 계열로 병렬화하고, 병렬화한 송신 데이터를 오류 검출 비트 부가 회로(122∼124)에 출력한다.
오류 검출 비트 부가 회로(122∼124)는 미리 정해진 오류 검출 단위마다, 병렬화 회로(121)로부터의 3 계열로 병렬화된 입력 비트에 대하여 오류 검출 비트를 부가한다. 이것에 의해, 송신 데이터는 독립된 3 종류의 오류 검출 단위로 분배된다.
오류 정정 부호화 회로(125∼127)는 부호화 비트열을 소정의 오류 정정 단위마다 오류 정정 부호화하여 인터리브 회로(128)에 출력한다. 인터리브 회로(128)는 오류 정정 부호화된 부호화 비트열을 소정의 규칙에 따라서 재배열하여, 다치 변조부(102)에 출력한다.
이와 같이 계열마다 오류 검출 부호화된 송신 데이터는 데이터의 나열 순서가 변경된 후, 3 비트마다 1 심볼로 배치된다. 따라서, 1 심볼에는 독립된 오류 검출 단위에 속하는 비트가 혼재되어 있다. 바꾸어 말하면, 다치 변조부(102)는 오류 검출 부호화한 데이터를 하나의 전송 단위(심볼)에 배치한다.
도 3은 도 1에 나타낸 수신 장치(110)의 제 1 복조부(113) 및 제 1 복호부(114)의 내부 구성을 나타내는 블럭도이다. 도 4는 도 1에 나타낸 수신 장치(110)의 제 2 복조부(115) 및 제 2 복호부(116)의 내부 구성을 나타내는 블럭도이다.
먼저, 제 1 복조부(113)의 구성에 대하여 상세히 설명한다.
직교 복조 회로(131)는 버퍼(112)로부터 출력된 1 심볼분의 수신 신호를 I 신호와 Q 신호로 분리하여 하드 판정 회로(132) 및 우도 계산 회로(133)에 출력한다. 하드 판정 회로(132)는 수신 신호를 하드 판정하여, 비트마다 하드 판정값을 산출한다. 우도 계산 회로(133)는 하드 판정 회로(132)로부터 출력된 하드 판정값과 직교 복조 회로(131)로부터 출력된 수신 신호에 근거하여 비트마다 우도(소프트 판정값)를 계산한다. 우도 계산 회로(133)는, 예컨대 수신 신호점으로부터 가장 가까운 식별축까지의 거리를 계산하여 우도로 한다. 계산에 의해 구해진 우도는 제 1 복호부(114)에 구비된 디인터리브 회로(141)에 출력된다.
다음에, 제 1 복호부(114)의 구성에 대하여 상세히 설명한다.
디인터리브 회로(141)는 우도 계산 회로(133)로부터 출력된 우도(소프트 판정값)를 송신 장치(100)에 구비된 인터리브 회로(128)에서의 재배열의 규칙과 대응하는 소정의 규칙에 따라서 재배열하고, 데이터의 나열 순서를 기초로 되돌린다. 오류 정정 복호 회로(142∼144)는 소프트 판정값을 각각 독립적으로 오류 정정 복호하여, 복호 결과를 오류 검출 회로(145∼147)에 출력한다. 오류 검출 회로(145∼147)는 독립적으로 오류 검출을 하여, 검출 결과를 제 2 복조부(115)에 구비된우도 계산 회로(153)에 출력한다.
다음에, 제 2 복조부(115)의 구성에 대하여 상세히 설명한다.
직교 복조 회로(151)는 버퍼(112)로부터 출력된 1 심볼분의 수신 신호를 I 신호와 Q 신호로 분리하여 하드 판정 회로(152) 및 우도 계산 회로(153)에 출력한다. 하드 판정 회로(152)는 수신 신호를 하드 판정하여, 비트마다 하드 판정값을 산출한다. 산출된 하드 판정값은 우도 계산 회로(153)에 출력된다. 우도 계산 회로(153)는 일단 우도 계산 회로(133)와 마찬가지로 후보 우도를 산출하고, 산출한 후보 우도를 제 1 복호부(114)로부터 출력된 오류 검출 결과를 참조하여 변경한다. 바꾸어 말하면, 우도 계산 회로(153)는 오류가 검출된 오류 검출 단위에 들어가 있는 비트의 우도를 재차 계산한다. 재계산에 의해 구해진 변경 후의 우도는 제 2 복호부(116)에 구비된 디인터리브 회로(161)에 출력된다.
다음에, 제 2 복호부(116)의 구성에 대하여 상세히 설명한다.
디인터리브 회로(161)는 우도 계산 회로(153)로부터 출력된 우도(소프트 판정값)를 송신 장치(100)에 구비된 인터리브 회로(128)에서의 재배열의 규칙과 대응하는 소정의 규칙에 따라서 재배열하여, 데이터의 나열 순서를 기초로 되돌린다. 오류 정정 복호 회로(162∼164)는 우도 계산 회로(153)에 의해 재계산된 우도에 근거하여 각각 독립적으로 오류 정정 복호를 하여, 복호 결과를 오류 검출 회로(165∼167) 및 직렬화 회로(168)에 출력한다. 오류 검출 회로(165∼167)는 각 오류 정정 복호 결과에 대하여 오류 검출을 한다. 검출 결과는 수신 데이터의 오류 유무를 검출하기 위해서 이용된다. 또한, 검출 결과는 송신 장치에 송신되어 자동 재송 요구(ARQ ; Automatic Repeat Request)에 이용된다. 직렬화 회로(168)는 오류 정정 복호 결과를 직렬화하여 수신 데이터를 얻는다.
다음에, 우도 계산 회로(153)에서의 우도 산출에 대해 도 5를 참조하여 상세히 설명한다. 도 5는 8 PSK의 신호 공간 다이어그램을 설명하기 위한 도면이다. 이 도면에 도시하는 바와 같이, 8 PSK에서는 8개의 신호점이 I축과 Q축의 원점을 중심으로 하는 원상에 등간격(π/8 간격)으로 배치된다. 8개의 신호점에는 도 5에 나타내는 바와 같이 000∼111의 값이 할당되어 있다. 본 실시예에서는 각 신호점에 할당되어 있는 3 비트의 값을 도면을 향해 좌측부터 순서대로 "S0", "S11", "S2"로 한다. 예컨대, "101"을 나타내는 신호점에 대해서는 S0=1, S1=0, S2=1이고, "100"을 나타내는 신호점에 대해서는 S0=1, S1=0, S2=0이다. 또한, 본 실시예에서는 각 신호점의 비트 중, 보다 좌측에 존재하는 비트를 상위 비트라고 한다. 즉, S0은 최상위 비트이고, "S1"은 2번째 상위 비트이며, "S2"는 3번째 상위 비트이다. 또한, "S2"는 최하위 비트라고 할 수도 있다.
여기서는, 수신 신호가 e점의 위치에 관측된 경우의 우도 계산에 대하여, 수신 심볼에 3 종류의 오류 검출 단위에 속하는 비트가 배치되어 있고, 이 상위 2 비트(즉 "S0" 및 "S1")가 제 1 복호부(114)에서 오류 없음으로 판정된 경우를 예로 설명한다. 상위 2 비트에 대하여 오류가 검출되지 않은 경우에는, 상위 2 비트가 "10"인 것(즉, S0=1, S1=0인 것)이 확정되기 때문에, 수신 신호는 "101"이나 "100"으로 된다. 또한, 수신 신호가 e점에 관측된 경우에는 S1이 오류이지만, 제 1 복조부(114)에서의 오류 정정 복호에 의해 오류가 정정되어, 오류가 검출되지 않은것으로 한다.
통상의 8 PSK 등의 위상 변조 방식에서는, 수신 신호점(여기서는 e점)에 가장 가까운 식별축(여기서는 Y축)과의 거리를 계산하여 우도로 하지만, 상위 2 비트의 오류 검출 결과를 참조하는 것에 의해, 수신 신호는 "101"이거나 "100"인 것을 알고 있기 때문에, 식별축을 이 "101"과 "100"을 식별하는 X축으로 변경하고, e점으로부터 X축까지의 거리를 우도로 한다. 이것에 의해, 최하위 비트 S2에 대하여 보다 정확히 우도를 계산할 수 있다.
다음에, 상기 구성의 무선 통신 시스템의 동작에 대하여 설명한다.
먼저, 송신 장치(100)에서는, 송신 데이터가 병렬화 회로(121)에서 병렬화되고, 오류 검출 비트 부가 회로(122∼124)에서 미리 정해진 오류 검출 단위마다 오류 검출 비트가 부가된다. 그리고, 오류 정정 부호화 회로(125∼127)에서 소정의 오류 정정 단위마다 오류 정정 부호화되고, 인터리브 회로(128)에서 소정의 규칙에 따라서 데이터의 나열 순서가 변경되며, 다치 변조 회로(102)에서 8 PSK 변조되어 안테나(103)로부터 무선 송신된다.
수신 장치에서는, 수신 신호가 버퍼(112)로부터 제 1 복조부(113) 및 제 2 복조부(115)에 출력된다. 수신 신호는 제 1 복조부(113)에서 직교 복조된 후, 우도가 계산되고, 제 1 복호부(114)에서 우도에 근거하여 복호 및 오류 검출된다. 즉, 수신 신호는 직교 복조 회로(131)에서 I 신호와 Q 신호로 분리되고, 하드 판정 회로(132)에서 하드 판정된다. 우도 계산 회로(133)에서는, 하드 판정 결과와 직교 복조 후의 수신 신호에 근거하여 수신 신호의 소프트 판정값(우도)이 계산되고,계산된 우도가 디인터리브 회로(141)에 출력된다. 소프트 판정값은 디인터리브 회로(141)에서 소정의 규칙에 따라서 재배열되고, 오류 정정 복호 회로(142∼144)에서 오류 정정 복호되며, 오류 검출 회로(145∼147)에서 오류 검출 복호된다. 오류 검출 복호 결과는 우도 계산 회로(153)에 출력된다.
또한, 수신 신호는 제 2 복조부(115)에서 직교 복조된 후, 우도가 재계산되고, 제 2 복조부(116)에서 재계산된 우도에 근거하여 복호 및 오류 검출된다. 즉, 수신 신호는, 직교 복조 회로(151)에서 I 신호와 Q 신호로 분리되고, 하드 판정 회로(152)에서 하드 판정된다. 직교 복조 회로(151)에서 분리된 I 신호 및 Q 신호, 및 하드 판정 회로(152)에서 얻어진 하드 판정값은 우도 계산 회로(153)에 출력된다. 우도 계산 회로(153)에서는 입력된 I 신호, Q 신호, 하드 판정값 및 오류 검출 결과에 근거하여 우도가 재계산된다. 재계산된 우도는 재계산되지 않은 우도와 함께 디인터리브 회로(161)에 출력된다.
디인터리브 회로(161)에서는 데이터의 나열 순서가 인터리브 이전의 나열 순서로 되돌아간다. 오류 정정 복호 회로(162∼164)에서는 재계산된 우도를 이용하여 오류 정정 복호가 행하여진다. 복호 결과는, 오류 검출 회로(165∼167)의 각각에서, 각각 독립적으로 오류 검출이 행하여진다. 또한, 복호 결과는, 직렬화 회로(168)에서 직렬화되고, 이 직렬화 후의 데이터가 수신 데이터로서 얻어진다.
이와 같이, 본 실시예에 따르면, 복수의 독립된 오류 검출 단위로서 오류 검출 부호화한 데이터를 하나의 전송 단위로 배치하여 송신하고, 수신 장치에서, 독립된 오류 검출 단위마다 복호 데이터의 오류 검출을 하여, 오류 검출 결과에 따라각 비트의 우도를 변경하기 때문에, 오류 정정 능력이 향상하여, 복호 결과가 오류 없음으로 될 확률이 높아진다. 또한, 본 실시예에 따른 무선 통신 시스템을 ARQ과 조합한 경우에는, 보다 적은 재송 회수로 오류 없음으로 되기 때문에, 재송 회수를 줄일 수 있어, 전송 효율이 향상된다.
또한, 본 실시예에 있어서, 오류 검출 단위와 오류 정정 단위를 동등하게 한 경우에는, 제 1 복호부(114)에서 오류가 검출되지 않은 단위에 포함되는 비트에 대해서는 제 2 복호부(116)에서 재차 오류 정정 복호를 할 필요가 없으므로, 연산량을 경감할 수 있다. 또한, 오류 검출 단위와 오류 정정 단위를 동등하게 함으로써, ARQ에 오류 정정 부호를 조합시킨 하이브리드 ARQ와의 조합이 용이해진다.
또한, 본 실시예에서는 3 계열로 분배된 송신 데이터를 각각 오류 검출 부호화하는 것에 의해 3 종류의 독립된 오류 검출 단위를 마련했지만, 복수의 독립된 오류 검출 단위를 마련하도록 하더라도 된다. 즉, 본 발명에 따른 송신 장치는 독립된 복수의 오류 검출 단위에 속하는 비트를 1 심볼로 배치하면 된다. 예컨대, 2 종류의 오류 검출 단위에 속하는 비트를 다치 변조에 의해 1 심볼상에 배치하더라도 되고, 4 종류의 오류 검출 단위에 속하는 비트를 다치 변조에 의해 1 심볼상에 배치하더라도 된다. 또한, 1 심볼에 포함되는 오류 검출 단위의 수를 변조 단위마다(심볼마다)에 적응적으로 변경하더라도 된다.
(실시예 2)
본 발명의 실시예 2는 실시예 1의 변형예로서, 복수의 오류 검출 단위를 통합하여 하나의 오류 정정 단위로 하는 경우에 대하여 설명한다.
도 6은 본 발명의 실시예 2에 따른 무선 통신 시스템의 구성을 나타내는 블럭도이다. 도 6에 나타내는 무선 통신 시스템은 송신 장치(200)와 수신 장치(210) 사이에서 무선 통신을 한다. 또, 송신 장치(200)는 부호화부(201)의 구성이 도 1에 나타낸 부호화부(101)와 상이하며, 수신 장치(210)는 제 1 복호부(214) 및 제 2 복호부(216)가 도 1에 나타낸 제 1 복호부(114) 및 제 2 복호부(116)와 상이하다.
도 7은 도 6에 나타낸 송신 장치(200)의 부호화부(201)의 내부 구성을 나타내는 블럭도이다. 또, 도 7에서 도 2와 공통되는 구성 부분에는 도 2와 동일한 부호를 부여하고 상세한 설명을 생략한다. 도 7에 나타내는 부호화부(201)에서는, 오류 검출 비트 부가 회로(122∼124)에서 오류 검출 비트를 부가된 송신 데이터가, 직렬화 회로(221)에서 직렬화되고, 오류 정정 부호화 회로(222)에서 오류 정정 부호화되고, 인터리브 회로(223)에서 소정의 규칙에 따라서 데이터의 나열 순서가 변경되며, 병렬화 회로(224)에서 3 계열로 병렬화되어, 다치 변조부(102)에 출력된다.
도 8은 도 6에 나타낸 수신 장치(210)의 제 1 복조부(113) 및 제 1 복호부(214)의 내부 구성을 나타내는 블럭도이다. 도 9는 도 6에 나타낸 수신 장치(210)의 제 2 복조부(115) 및 제 2 복호부(216)의 내부 구성을 나타내는 블럭도이다. 또, 도 8 및 도 9에서 도 3 또는 도 4와 공통되는 구성 부분에는 도 3 또는 도 4와 동일한 부호를 부여하고 상세한 설명을 생략한다.
제 1 복조부(113)의 우도 계산 회로(133)에 의해 비트마다 얻어진 소프트 판정값(우도)은, 직렬화 회로(241)에서 직렬화되고, 디인터리브 회로(242)에서 송신 장치(200)에 구비된 인터리브 회로(223)에서의 재배열 규칙과 대응하는 소정의 규칙에 따라서 재배열된다. 오류 정정 복호 회로(243)는 이 디인터리브 회로(242)로부터 출력된 우도를 이용하여 오류 정정 복호를 한다. 복호 결과는 병렬화 회로(244)에서 3 계열로 병렬화되고, 병렬화된 복호 결과는 각각 오류 검출 회로(145∼147)에 출력된다.
또한, 제 2 복조부(115)에서는, 제 1 복호부(214)로부터 출력되는 오류 검출 결과를 참조하여 우도가 재계산되고, 재계산된 우도가 직렬화 회로(261)에 출력된다. 재계산된 우도(소프트 판정값)는, 직렬화 회로(261)에서 직렬화되고, 디인터리브 회로(262)에서 송신 장치(200)에 구비된 인터리브 회로(223)에서의 재배열 규칙과 대응하는 소정의 규칙에 따라서 재배열된다. 오류 정정 복호 회로(263)는 이 디인터리브 회로(262)로부터 출력된 우도를 이용하여 오류 정정 복호를 한다. 복호 결과는 병렬화 회로(264)에서 3 계열로 병렬화되고, 병렬화된 복호 결과는 각각 오류 검출 회로(165∼167)에 출력된다.
이와 같이, 본 실시예에 따르면, 오류 정정 부호화 회로(222)에서, 복수의 오류 검출 단위에 속하는 비트열을 통합하여 하나의 오류 정정 단위로 하고, 이 오류 정정 단위에서 오류 정정 부호화가 행해지므로, 각 오류 검출 단위마다 독립하여 오류 정정 부호화를 하는 경우보다도 오류 정정 단위가 커진다. 오류 정정 복호 회로(243, 263)는 이 큰 오류 정정 단위에서 오류 정정 복호를 하기 때문에, 오류 정정 능력을 개선할 수 있다. 오류 정정 부호로서 터보 부호를 이용했을 때에는, 특히 오류 정정 능력의 개선 효과가 현저히 나타난다.
또한, 본 실시예에서는 3 종류의 오류 검출 단위를 모두 하나의 오류 정정 단위로 통합하여 오류 정정 부호화를 하고 있지만, 본 발명은 이것에 한정되지 않고, 복수의 오류 검출 단위가 통합된 오류 검출 단위에서 오류 정정 부호화를 하도록 하면 된다.
(실시예 3)
본 발명의 실시예 3은 실시예 1의 변형예로서, 비트 위치에 대응하여 다른 오류 검출 단위를 마련하고, 오류 검출 단위마다 인터리브를 행함으로써, 1 심볼에 포함되는 독립된 오류 검출 단위의 수를 1 심볼로 배치되는 비트의 수와 동일하게 하는 경우에 대하여 설명한다.
도 10은 본 발명의 실시예 3에 따른 무선 통신 시스템의 구성을 나타내는 블럭도이다. 도 10에 나타내는 무선 통신 시스템은 송신 장치(300)와 수신 장치(310) 사이에서 무선 통신을 한다. 또, 송신 장치(300)는 부호화부(301)의 구성이 도 1에 나타낸 부호화부(101)와 상이하며, 수신 장치(310)는 제 1 복호부(314) 및 제 2 복호부(316)가 도 1에 나타낸 제 1 복호부(114) 및 제 2 복호부(116)와 상이하다.
도 11은 도 10에 나타낸 송신 장치의 부호화부(301)의 내부 구성을 나타내는 블럭도이다. 이 도 11에서 도 2와 공통되는 구성 부분에는 도 2와 동일한 부호를 부여하고 그 상세한 설명을 생략한다. 도 11에 있어서, 병렬화 회로(121)는 송신데이터를 병렬화하여 오류 검출 비트 부가 회로(122∼124)에 출력한다. 오류 검출 부가 회로(122)에 출력되는 비트 S0은 다치 변조부(102)에서 최상위 비트에 배치되는 것으로 한다. 또한, 오류 검출 부가 회로(123)에 출력되는 비트 S1은 다치 변조부(102)에서 2번째 상위 비트에 배치되는 것으로 하고, 오류 검출 부가 회로(123)에 출력되는 비트 S2는 다치 변조부(102)에서 3번째 상위 비트에 배치되는 것으로 한다. 즉, S0, S1, S2는 각각 다른 오류 검출 단위에 속해 있다. 이하, 본 명세서에서는, 설명의 편의상, S0이 속하는 오류 검출 단위를 오류 검출 단위 A로 하고, S1이 속하는 오류 검출 단위를 오류 검출 단위 B로 하며, S2가 속하는 오류 검출 단위를 오류 검출 단위 C로 한다.
오류 검출 비트 부가 회로(122∼124)는 병렬화 회로(121)로부터 출력된 각 비트 S0∼S2를 소정의 오류 검출 단위마다 오류 검출 부호화한다. 구체적으로는, 오류 검출 비트 부가 회로(122)는 입력 비트 S0에 대하여 소정의 오류 검출 단위마다 오류 검출 비트를 부가해서 부호화 비트열 P0을 얻는다. 또한, 오류 검출 비트 부가 회로(123)는 입력 비트 S1에 대하여 소정의 오류 검출 단위마다 오류 검출 비트를 부가해서 부호화 비트열 P1을 얻는다. 오류 검출 비트 부가 회로(124)는 입력 비트 S2에 대하여 소정의 오류 검출 단위마다 오류 검출 비트를 부가해서 부호화 비트열 P2를 얻는다. 부호화 비트열 P0∼P2는 각각 대응하는 오류 정정 부호화 회로(125∼127)에 출력된다.
오류 정정 부호화 회로(125∼127)는, 대응하는 오류 검출 비트 부가 회로(122∼124)로부터 출력된 P0∼P2를 소정의 오류 정정 단위마다 오류 정정 부호화하고, 오류 정정 부호화한 부호화 데이터를 각각 대응하는 인터리브 회로(321∼323)에 출력한다. 인터리브 회로(321∼323)는 입력된 부호화 비트열을 각각 소정의 규칙에 따라서 재배열하고, 재배열된 데이터를 다치 변조부(102)에 출력한다. 다치 변조부(102)는, 인터리브 회로(321)로부터 출력된 비트를 최상위 비트 S0으로 하고, 인터리브 회로(322)로부터 출력된 비트를 2번째 상위 비트 S1로 하며, 인터리브 회로(323)로부터 출력된 비트를 3번째 상위 비트 S2로 하여, 8 PSK 변조를 행한다.
도 12는 도 10에 나타낸 수신 장치(310)의 제 1 복조부(113) 및 제 1 복호부(314)의 내부 구성을 나타내는 블럭도이다. 도 13은 도 10에 나타낸 수신 장치(310)의 제 2 복조부(115) 및 제 2 복호부(316)의 내부 구성을 나타내는 블럭도이다. 또, 도 12 및 도 13에서 도 3 또는 도 4와 공통되는 구성 부분에는 도 3 또는 도 4와 동일한 부호를 부여하고 상세한 설명을 생략한다.
제 1 복조부(113)의 우도 계산 회로(133)에서 수신 신호의 우도(소프트 판정값)가 S0∼S2의 각각에 대하여 계산된다. S0의 우도(소프트 판정값)는 디인터리브 회로(341)에 출력되고, S1의 우도는 디인터리브 회로(342)에 출력되며, S2의 우도는 디인터리브 회로(343)에 출력된다.
디인터리브 회로(341)는 인터리브 회로(321)에 대응하는 규칙에 따라서 입력 비트열을 재배열하고, 재배열된 비트열을 대응하는 오류 정정 복호 회로(142)에 출력한다. 디인터리브 회로(342)는 인터리브 회로(322)에 대응하는 규칙에 따라서 입력 비트열을 재배열하고, 재배열된 비트열을 대응하는 오류 정정 복호 회로(143)에 출력한다. 디인터리브 회로(343)는 인터리브 회로(323)에 대응하는 규칙에 따라서 입력 비트열을 재배열하고, 재배열된 비트열을 대응하는 오류 정정 복호 회로(144)에 출력한다. 오류 정정 복호 회로(142∼144)는 각각의 입력 비트열에 대하여 오류 정정 복호를 한다.
또, 제 2 복조부(115)에서는 제 1 복호부(314)로부터 출력되는 오류 검출 결과를 참조하여 우도가 재계산된다. 예컨대, 오류 검출 회로(145) 및 오류 검출 회로(146)에서 S0과 S1에 오류가 검출되지 않고, 오류 검출 회로(147)에서 S2에만 오류가 검출된 경우에는, 하드 판정 회로(152)에 의해 얻어진 S0과 S1의 하드 판정값에 의해 신호점이 2점으로 한정되어, 이 한정된 신호점을 식별하는 식별축을 이용하여 S0∼S2의 우도가 재계산된다.
이와 같이 재계산된 수신 신호의 우도(소프트 판정값)는 대응하는 디인터리브 회로(361∼363)에 출력된다. 즉, 재계산된 S0의 우도는 디인터리브 회로(361)에 출력되고, 재계산된 S1의 우도는 디인터리브 회로(362)에 출력되며, 재계산된 S2의 우도는 디인터리브 회로(363)에 출력된다.
디인터리브 회로(361)는 인터리브 회로(321)에 대응하는 규칙에 따라서 입력 비트열을 재배열하고, 재배열된 비트열을 대응하는 오류 정정 복호 회로(162)에 출력한다. 디인터리브 회로(362)는 인터리브 회로(322)에 대응하는 규칙에 따라서 입력 비트열을 재배열하고, 재배열된 비트열을 대응하는 오류 정정 복호 회로(163)에 출력한다. 디인터리브 회로(363)는 인터리브 회로(323)에 대응하는 규칙에 따라서 입력 비트열을 재배열하고, 재배열된 비트열을 대응하는 오류 정정 복호회로(164)에 출력한다. 오류 정정 복호 회로(162∼164)는 각각의 입력 비트열에 근거하여 오류 정정 복호를 한다.
이와 같이, 본 실시예에 따르면, 1 심볼에 3 비트를 배치하는 8 PSK 변조를 이용하는데 있어, 송신 데이터를 3 계열로 병렬화하고, 오류 검출 비트 부가 회로(122∼124)에서 계열마다 오류 검출 부호를 부가하였다. 이것에 의해, 1 심볼에 배치되는 비트수와 독립된 오류 검출 단위의 수가 동등하게 된다. 또한, 인터리브 회로(321∼323)에서 계열마다(즉, 독립된 오류 검출 단위마다) 데이터를 재배열하며, 다치 변조부(102)에서 인터리브 회로(321)의 출력 비트를 최상위 비트로 하고, 인터리브 회로(322)의 출력 비트를 2번째 상위 비트로 하며, 인터리브 회로(323)의 출력 비트를 3번째 상위 비트로 하여 8 PSK 변조를 하였다. 따라서, 1 심볼에 3 종류의 독립된 오류 정정 단위에 포함되는 비트가 배치된다. 즉, 변조 처리에 의해 순차적으로 생성되는 각 심볼에서, 1 심볼에 포함되는 독립된 오류 검출 단위의 수와 1 심볼에 배치되는 비트의 수가 동등해진다.
이것에 의해, 오류 검출 회로(145∼147)에서 독립된 오류 검출 단위중 하나라도 오류 없음으로 판단된 경우에는, 우도 계산 회로(153)에서 오류 없음으로 된 비트에 의해 신호점을 한정하여 우도가 재계산되기 때문에, 보다 정확하게 우도를 산출할 수 있다.
또한, 8 PSK에서는, 상위 2 비트의 오류 내성이 3번째 상위 비트의 오류 내성보다도 우수하기 때문에, 수신 상태가 열악한 경우이더라도, 상위 2 비트가 정확하게 수신되는 경우가 있다. 이러한 경우에는, 우도 계산 회로(153)에서 정확하게수신된 비트에 의해 한정된 신호점을 식별하는 식별축을 이용하여 우도를 재계산하고, 오류 정정 복호 회로(164)에서, 재계산한 정확한 우도를 이용하여 오류 정정 복호를 행함으로써, 3번째 상위 비트의 오류가 정정될 가능성이 높아진다.
또한, 본 실시예에서는, 송신 장치에서 비트 위치에 대응하여 다른 오류 검출 단위로 오류 검출 처리를 실시한 데이터를 송신하고 있기 때문에, 수신 장치에서 오류 검출 단위마다 다른 복조 패턴을 이용하여 독립적으로 복조 처리를 행함으로써, 변조 방식 등의 정보를 통지하는 일없이 수신 장치에서 복조를 할 수 있다. 즉, 본 실시예에 따른 무선 통신 시스템에서, 본 발명자가 발명자로 되어 있는 일본 특허 출원 제 2000-189411 호에 나타낸 계층적 복조를 이용할 수 있다.
(실시예 4)
본 발명의 실시예 4는 실시예 3의 변형예로서, 심볼에서의 비트 위치를 심볼마다 변경하는 경우에 대하여 설명한다.
도 14는 본 발명의 실시예 4에 따른 무선 통신 시스템의 구성을 나타내는 블럭도이다. 도 14에 나타내는 무선 통신 시스템은 송신 장치(400)와 수신 장치(410) 사이에서 무선 통신을 한다. 또, 송신 장치(400)는 부호화부(401)의 구성이 도 10에 나타낸 부호화부(301)와 상이하며, 수신 장치(410)는 제 1 복호부(414) 및 제 2 복호부(416)가 도 10에 나타낸 제 1 복호부(314) 및 제 2 복호부(316)와 상이하다.
도 15는 도 14에 나타낸 송신 장치의 부호화부(401)의 내부 구성을 나타내는블럭도이다. 이 도 15에서 도 11과 공통되는 구성 부분에는 도 11과 동일한 부호를 부여하고 그 상세한 설명을 생략한다. 도 15에 있어서, 인터리브 회로(321∼323)는 각각의 계열에 대응하는 오류 검출 단위에 속하는 비트열을 재배열한다. 구체적으로는, 인터리브 회로(321)는 오류 검출 단위 A에 속하는 비트열을 재배열하고, 인터리브 회로(322)는 오류 검출 단위 B에 속하는 비트열을 재배열하며, 인터리브 회로(323)는 오류 검출 단위 C에 속하는 비트열을 재배열한다. 오류 검출 단위 A∼C에 속하는 비트 S0∼S2는 각각 비트 위치 스크램블러(421)에 출력된다.
비트 위치 스크램블러(421)는 S0∼S2의 비트 위치를 소정의 규칙에 따라서 변경하여, 비트 위치를 변경한 S0∼S2를 다치 변조부(102)에 출력한다. 예컨대, 비트 위치 스크램블러(421)는, 심볼 K에서의 "S0 : 최상위 비트, S1 : 2번째 상위 비트, S2 : 3번째 상위 비트"라는 비트 위치의 할당을 다음 심볼 K+1에서 "S0 : 2번째 상위 비트, S1 : 3번째 상위 비트, S2 : 최상위 비트"로 변경한다. 그리고, 이러한 비트 위치의 변경을 심볼마다 실행하도록 한다.
다치 변조부(102)는 비트 위치 스크램블러(421)에 의해 출력된 S0∼S2를 변경한 후의 비트 위치에 할당하여 8 PSK 변조를 한다.
도 16은 도 14에 나타낸 수신 장치(410)의 제 1 복조부(113) 및 제 1 복호부(414)의 내부 구성을 나타내는 블럭도이다. 도 17은 도 10에 나타낸 수신 장치(410)의 제 2 복조부(115) 및 제 2 복호부(416)의 내부 구성을 나타내는 블럭도이다. 또, 도 16 및 도 17에서 도 12 또는 도 13과 공통되는 구성 부분에는 도12 또는 도 13과 동일한 부호를 부여하고 상세한 설명을 생략한다.
제 1 복조부(113)의 우도 계산 회로(133)에서, 수신 신호의 우도(소프트 판정값)가 S0∼S2의 각각에 대해 계산된다. S0, S1, S2의 우도(소프트 판정값)는 비트 위치 디스크램블러(441)에 출력된다.
비트 위치 디스크램블러(441)는 우도 계산 회로(133)로부터 출력된 우도의 비트 위치를 소정의 규칙으로 변경하고, 변경 후의 비트 위치에 대응하는 디인터리브 회로(341∼343)에 우도를 출력한다. 이 소정의 규칙은 송신 장치에서의 비트 위치 스크램블러(421)의 규칙에 대응하는 규칙이다. 예컨대, 우도 계산 회로(133)에서 상기 비트 위치 스크램블러(421)의 설명에서 나타낸 심볼 K+1의 우도가 계산된 경우에는, 비트 위치 디스크램블러(441)에서, 최상위 비트의 우도로서 S2의 우도가 출력되고, 2번째 상위 비트로서 S0이 출력되며, 3번째 상위 비트로서 S1이 출력된다. 비트 위치 디스크램블러(441)는 이와 같이 입력된 비트 위치마다의 우도를 재배열하여, S0을 디인터리브 회로(341)에 출력하고, S1을 디인터리브 회로(342)에 출력하며, S2를 디인터리브 회로(343)에 출력한다.
또한, 비트 위치 디스크램블러(461)는 우도 계산 회로(153)에서 재계산된 우도의 비트 위치를 소정의 규칙으로 변경하여, 변경 후의 비트 위치에 대응하는 디인터리브 회로(361∼363)에 우도를 출력한다.
이와 같이, 본 실시예에 따르면, 실시예 3과 마찬가지의 효과가 얻어지고, 또한 이하에 나타내는 유리한 효과가 얻어진다. 즉, 비트 위치 스크램블러(421)에서 각 오류 정정 단위 A∼C에 속하는 비트 S0∼S2의 비트 위치를 변경함으로써, 각오류 검출 단위에 속하는 비트의 오류 내성을 스크램블할 수 있다. 즉, 통상 최하위 비트에 할당되는 S2가 소정의 심볼에서 최상위 비트 또는 2번째 상위 비트에 할당되어 변조된다. 또한, 통상 최상위 비트에 할당되는 S0이 2번째 상위 비트나 최하위 비트에 할당된다. 통상 2번째 상위 비트에 할당되는 S1에 대해서도 마찬가지이다. 이것에 의해, 각 오류 검출 단위에 속하는 비트의 오류 내성이 균일하게 되어, 전체적으로 수신 특성의 향상이 기대된다.
(실시예 5)
본 발명의 실시예 5는 실시예 3의 변형예로서, 수신 장치에서 오류 정정 복호 후의 신호를 재부호화하고, 이것을 이용하여 후보 우도를 변경하는 경우에 대하여 설명한다.
도 18은 본 발명의 실시예 5에 따른 무선 통신 시스템의 구성을 나타내는 블럭도이다. 도 18에 나타내는 무선 통신 시스템은 송신 장치(300)와 수신 장치(510) 사이에서 무선 통신을 한다. 또, 수신 장치(510)는 도 10에 나타낸 수신 장치(310)에 재부호화부(517)를 추가한 구성을 채용한다. 재부호화부(517)는 제 1 복호부(314)에 의해 복호된 데이터를 다시 부호화한다.
도 19는 도 18에 나타낸 수신 장치(510)의 제 1 복조부(113), 제 1 복호부(314) 및 재부호화부(517)의 내부 구성을 나타내는 블럭도이다. 도 20은 도 18에 나타낸 수신 장치(510)의 제 2 복조부(115) 및 제 2 복호부(316)의 내부 구성을 나타내는 블럭도이다. 또, 도 19 및 도 20에서 도 12 또는 도 13과 공통되는구성 부분에는 도 12 또는 도 13과 동일한 부호를 부여하고 상세한 설명을 생략한다.
이 도 19에 나타내는 수신 장치(510)의 재부호화부(517)에서, 오류 정정 부호화 회로(571∼573)는 대응하는 오류 정정 복호 회로(142∼144)로부터 출력되는 복호 결과를 다시 오류 정정 부호화하여, 부호화 비트열을 대응하는 인터리브 회로(574∼576)에 출력한다. 인터리브 회로(574∼576)는 대응하는 오류 정정 부호화 회로(571∼573)로부터 출력된 부호화 비트열을 소정의 규칙에 따라서 재배열한다. 재배열된 부호화 비트열은 제 2 복조부(115)에 구비된 우도 계산 회로(153)에 출력된다. 이 데이터 순서를 재배열할 때의 소정의 규칙은 송신 장치에 구비된 인터리브 회로(321∼323)와 동일한 규칙이다.
도 20에 나타내는 수신 장치(510)의 제 2 복조부(115)에서, 우도 계산 회로(153)는 인터리브 회로(574∼576)에 의해 재인터리브된 부호화 비트열을 이용하여, 직교 복조 회로(151)에서의 복조 결과와 하드 판정 회로(152)에서의 하드 판정 결과에 근거하여 계산한 후보 우도를 변경한다. 예컨대, 우도 계산 회로(153)는 직교 복조 회로(151)에서의 복조 결과와 인터리브 회로(574∼576)로부터 출력된 부호화 비트열을 계열마다(즉, 독립된 오류 검출 단위마다) 비교하여, 이 복조 결과와 부호화 비트열이 동일하다고 판정한 오류 검출 단위의 후보 우도를 다른 오류 검출 단위의 우도보다도 높게 한다.
이와 같이, 본 실시예에 따르면, 제 2 복조부(115)가 인터리브 회로(574∼576)에서 재인터리브된 부호화 비트열을 이용하여 후보 우도를 변경하고, 변경 후의 정밀도가 양호한 후보 우도를 우도로서 제 2 복호부(316)에 출력한다. 이것에 의해, 제 2 복호부(316)는 제 2 복조부(115)로부터 출력된 정밀도가 양호한 우도를 이용하여 오류 정정 복호를 하기 때문에, 오류 정정 능력을 향상시킬 수 있다.
또, 본 실시예에서는, 도 21에 도시하는 바와 같이, 재부호화부(517)에 스위치(577∼579)를 추가하여, 오류 검출 회로(145∼147)에서 오류가 검출되지 않은 오류 검출 단위에 대해서만 인터리브 결과를 우도 변경에 이용할 수도 있다.
이것에 의해, 오류가 검출되지 않은 오류 검출 단위에 대응하는 인터리브 결과만을 반영시켜 우도를 변경하기 때문에, 보다 정밀도가 양호한 우도를 계산할 수 있다.
(실시예 6)
본 발명의 실시예 6은 실시예 2의 변형예이다. 예컨대, 실시예 2에 따른 무선 통신 시스템에서, 독립된 오류 검출 단위가 6개 있는 경우에는, 동일 심볼에 모든 오류 검출 단위에 속하는 비트를 배치할 수 없기 때문에, 특정한 오류 검출 단위에 대하여 오류가 검출되지 않은 경우에도, 그 오류가 검출 단위가 속하는 비트가 배치되어 있는 심볼과 다른 심볼에 배치되어 있는 비트에 대해서는, 오류 검출 결과를 반영시킨 우도의 재계산을 할 수 없는 것도 생각된다.
그래서, 본 실시예에서는, 재계산된 우도에 대하여 오류 검출 유무에 따른 보정 계수를 승산함으로써, 더 정확히 우도를 구하는 경우에 대해 설명한다.
도 22는 본 발명의 실시예 6에 따른 무선 통신 시스템의 구성을 나타내는 블럭도이다. 도 22에 나타내는 무선 통신 시스템은 송신 장치(200)와 수신 장치(610) 사이에서 무선 통신을 한다. 또, 수신 장치(610)는 제 1 복호부(614) 및 제 2 복조부(615)가 도 6에 나타낸 제 1 복호부(214) 및 제 2 복조부(115)와 상이하다.
도 23은 도 22에 나타낸 수신 장치(610)의 제 1 복조부(113) 및 제 1 복호부(614)의 내부 구성을 나타내는 블럭도이다. 도 24는 도 22에 나타낸 수신 장치(610)의 제 2 복조부(615)의 내부 구성을 나타내는 블럭도이다. 또, 도 23 및 도 24에서 도 7 또는 도 8과 공통되는 구성 부분에는 도 7 또는 도 8과 동일한 부호를 부여하고 상세한 설명을 생략한다.
제 1 복호부(614)의 디인터리브 회로(641)는 직렬화 회로(241)의 출력 신호를 송신 장치(200)에 구비된 인터리브 회로(223)에서의 재배열 규칙과 대응하는 소정의 규칙에 따라서 재배열하고, 자신의 회로의 출력 비트열에서의 데이터의 나열 순서를 나타내는 디인터리브 패턴을 제 2 복조부(615)의 논리곱 회로(661∼663)에 대하여 순서대로 출력한다. 예컨대, 3개의 독립된 오류 검출 단위가 설정되어 있는 경우에는, 디인터리브 회로(641)는 S0, S1, S2, S0, S1, S2의 순서로 비트열을 출력하기 때문에, S0을 출력하는 타이밍에서 논리곱 회로(661)에 "1"을 출력하고, S1을 출력하는 타이밍에서 논리곱 회로(662)에 "1"을 출력하며, S2를 출력하는 타이밍에서 논리곱 회로(663)에 "1"을 출력한다. 또한, 오류 검출 회로(145∼147)는 오류 검출 결과를 나타내는 신호를 우도 계산 회로(153) 및 논리곱 회로(661∼663)에 출력한다. 오류 검출 회로(145∼147)는, 오류가 검출되지 않은 경우에 오류 검출 결과로서 "1"을 출력하고, 오류가 검출된 경우에는 "0"을 출력하는 것으로 한다.
논리곱 회로(661∼663)는 대응하는 오류 검출 회로(145∼147)로부터 출력된 오류 검출 결과와 디인터리브 회로(641)로부터 출력된 디인터리브 패턴의 논리곱을 계산하여, 계산 결과를 대응하는 선택 회로(664∼666)에 각각 출력한다. 예컨대, 오류 검출 회로(145)에서 S0에 오류가 검출되지 않았다고 하면, 디인터리브 회로(641)가 S0을 출력하는 타이밍에서는, 논리곱 회로(661)에 오류 검출 결과로서 "1"이 입력되고, 인터리브 패턴으로서 "1"이 입력된다. 이 경우, 논리곱 회로(661)는 "1"을 선택 회로(664)에 출력한다. 반대로, 오류 검출 회로(145)에서 S0에 오류가 검출되었다고 하면, 디인터리브 회로(641)가 S0을 출력하는 타이밍에서는, 논리곱 회로(6 1)에 오류 검출 결과로서 "0"이 입력되고, 인터리브 패턴으로서 "1"이 입력된다. 이 경우, 논리곱 회로(661)는 "0"을 선택 회로(664)에 출력한다. 다른 논리곱 회로(665, 666)의 출력에 대해서도 마찬가지이다. 즉, 논리곱 회로(661∼663)는, 오류 검출 회로(145∼147)에서, 대응하는 오류 검출 단위의 비트에 오류가 검출되지 않은 경우에, 그 오류 검출 단위의 비트의 처리 타이밍에서 "1"을 출력한다.
선택 회로(664∼666)에는 각각 "1"과 "α"가 입력되어 있다. "α"는 1 이상의 임의의 실수이다. 선택 회로(664∼666)는, 대응하는 논리곱 회로(661∼663)로부터 "1"이 출력된 경우에는 "α"를 대응하는 승산기(667∼669)에 출력하고, 대응하는 논리곱 회로(661∼663)로부터 "0"이 출력된 경우에는 "1"을 대응하는 승산기(667∼669)에 출력한다.
승산기(667∼669)는 대응하는 선택 회로(664∼666)의 출력값(즉 "α" 또는 "1")과, 우도 계산 회로(153)로부터 출력된 우도를 승산한다. 승산 결과는 제 2 복호부(216)에 구비된 직렬화 회로(261)에 출력된다.
이와 같이, 본 실시예에 따른 수신 장치는, 오류 검출 회로(145∼147)에서 오류가 검출되지 않은 경우에, 그 오류가 검출되지 않은 비트에 대응하는 우도에 "α"(≥1)를 승산함으로써 우도를 변경한다. 이것에 의해, 오류가 검출되지 않은 비트의 우도가, 오류가 검출된 비트의 우도보다도 커지도록 우도가 변경되기 때문에, 정밀도가 양호한 우도가 얻어진다.
(실시예 7)
본 발명의 실시예 7은 실시예 6의 변형예로서, 복호 결과를 재부호화 및 재인터리브한 비트열을 이용하여 우도를 변경하는 점에서 실시예 6과 상이하다.
도 25는 본 발명의 실시예 7에 따른 무선 통신 시스템의 구성을 나타내는 블럭도이다. 도 25에 나타내는 무선 통신 시스템은 송신 장치(200)와 수신 장치(710) 사이에서 무선 통신을 한다. 또, 수신 장치(710)는 제 1 복호부(614) 및 제 2 복조부(615)가 도 6에 나타낸 수신 장치(610)에 대하여 재부호화부(717)를 추가한 구성을 채용한다.
도 26은 도 25에 나타낸 수신 장치(710)의 제 1 복조부(113), 제 1복호부(614) 및 재부호화부(717)의 내부 구성을 나타내는 블럭도이다. 도 27은 도 25에 나타낸 수신 장치(710)의 제 2 복조부(615)의 내부 구성을 나타내는 블럭도이다. 또, 도 26 및 도 27에서 도 23 또는 도 24와 공통되는 구성 부분에는 도 23 또는 도 24와 동일한 부호를 부여하고 상세한 설명을 생략한다.
오류 정정 부호화 회로(771)는 오류 정정 복호 회로(243)로부터 출력되는 복호 결과를 다시 오류 정정 부호화하여, 부호화 비트열을 인터리브 회로(772)에 출력한다. 인터리브 회로(772)는 오류 정정 부호화 회로(771)로부터 출력된 부호화 비트열을 소정의 규칙에 따라서 재배열한다. 재배열된 부호화 비트열은 제 2 복조부(615)에 구비된 우도 계산 회로(153)에 출력된다. 인터리브 회로(772)에서 데이터 순서를 재배열할 때의 소정의 규칙은 송신 장치에 구비된 인터리브 회로(223)와 동일한 규칙이다.
우도 계산 회로(153)는 인터리브 회로(772)에서 재인터리브된 부호화 비트열을 이용하여, 직교 복조 회로(151)에서의 복조 결과와 하드 판정 회로(151)에서의 하드 판정 결과에 근거하여 계산한 우도(후보 우도)를 변경한다. 예컨대, 우도 계산 회로(153)는 직교 복조 회로(151)에서의 복조 결과와 인터리브 회로(772)로부터 출력된 부호화 비트열을 각 계열마다(즉, 독립된 오류 검출 단위마다) 비교하여, 이 복조 결과와 부호화 비트열이 동일하게 되는 오류 검출 단위의 후보 우도를 다른 오류 검출 단위의 우도보다도 높게 한다.
이와 같이, 본 실시예에 따르면, 재인터리브된 부호화 비트열을 이용하여 후보 우도를 변경한다. 이것에 의해, 정밀도가 양호한 우도를 이용하여 오류 정정복호를 하기 때문에, 오류 정정 능력을 향상시킬 수 있다.
(실시예 8)
본 발명의 실시예 8은 8 PSK에서, 첫번째의 오류 정정 복호 결과 중 3번째 상위 비트에 오류가 검출되지 않은 경우에, 그 오류 검출 결과를 이용하여 더 정확한 우도를 계산하는 경우, 즉 하위 비트의 판정값에 따라 상위 비트의 우도(후보 우도)를 변경하는 경우에 대하여 설명한다.
본 실시예에서의 우도 변경의 원리에 대해 다시 도 5를 참조하여 설명한다. 도 5에 나타내는 각 신호점 중 동일 사분면(상한(象限))에 존재하는 2개의 점은 3번째 상위 비트만이 상이하다. 예컨대 제 1 사분면의 2개의 신호점"100"과 "101"에 대하여 관찰하면, 모두 상위 2 비트는 "10"을 공통으로 하고 있고, 3번째 상위 비트가 "1"이거나 "0"이라는 점에서 상이하다. 수신 심볼이 이 2개의 신호점 중 "100"이라고 판정되었다고 하면, 이 신호점에서는 Q축을 판정축으로 하는 최상위 비트쪽이 I축을 판정축으로 하는 2번째 상위 비트보다 판정축에 가깝기 때문에, 틀릴 가능성이 높다. 한편, 수신 심볼이 "101"라고 판정되었다고 하면, 최상위 비트쪽이 2번째 비트보다 틀릴 가능성이 낮다. 이와 같이, 8 PSK에서는, 최상위 비트의 오류 내성과 2번째 상위 비트의 오류 내성간에, 한쪽이 높으면 다른쪽이 낮다고 하는 상관 관계가 있어, 3번째 상위 비트의 값에 따라서 이 상위 2 비트의 오류 내성이 교체된다.
그래서, 본 실시예에서는, 3번째 상위 비트에 대하여 오류가 검출되지 않은경우에, 그 판정 결과에 따른 보정 계수를 상위 2 비트의 우도에 승산함으로써 우도를 변경한다. 구체적으로는, 3번째 상위 비트가 "0이면 2번째 상위 비트에 의해 큰 보정 계수를 승산하고, 3번째 상위 비트가 "1"이면 2번째 상위 비트에 의해 큰 보정 계수를 승산한다.
도 28은 본 발명의 실시예 8에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부(615)의 내부 구성을 나타내는 블럭도이다. 이 도 28에서 도 27과 공통되는 구성 부분에는 도 27과 동일한 부호를 부여하고 상세한 설명을 생략한다. 또, 본 실시예에 따른 무선 통신 시스템의 구성은 제 2 복조부(615)의 내부 구성 이외에는 실시예 7의 도 25와 동일하다.
논리곱 회로(661)에는 오류 검출 회로(145)의 부정과 디인터리브 패턴이 입력된다. 논리곱 회로(662)에는 오류 검출 회로(146)의 부정과 디인터리브 패턴이 입력된다. 논리곱 회로(663)에는 오류 검출 회로(147)의 부정과 디인터리브 패턴이 입력된다. 선택 회로(664, 665)에는 "α" 및 "β"가 입력되어 있다. 이 "α"와 "β"에는 α≥β라는 관계가 있다.
선택 회로(664)는, 논리곱 회로(661) 및 논리곱 회로(663)로부터 모두 "1"이 출력된 경우이고 인터리브 회로(772)로부터 출력된 S2가 "1"인 경우에는, "β"를 승산기(667)에 출력한다. 또한, 선택 회로(664)는, 논리곱 회로(661) 및 논리곱 회로(663)로부터 모두 "1"이 출력된 경우이고 인터리브 회로(772)로부터 출력된 S2가 "0"인 경우에는, "α"를 승산기(667)에 출력한다.
선택 회로(665)는, 논리곱 회로(662) 및 논리곱 회로(663)로부터 모두 "1"이출력된 경우이고 인터리브 회로(772)로부터 출력된 S2가 "1"인 경우에는, "α"를 승산기(668)에 출력한다. 또한, 선택 회로(665)는, 논리곱 회로(662) 및 논리곱 회로(663)로부터 모두 "1"이 출력된 경우이고 인터리브 회로(772)로부터 출력된 S2가 "0"인 경우에는, "β"를 승산기(668)에 출력한다.
승산기(667) 및 승산기(668)는 대응하는 선택 회로(664, 665)로부터 출력되는 보정 계수를 우도 계산 회로(153)로부터 출력되는 S0, S1에 승산함으로써 우도를 변경한다.
이와 같이, 본 실시예에 따르면, 3번째 상위 비트에 주목하여 상위 2 비트의 우도를 변경함으로써, 정밀도가 양호한 우도를 구할 수 있다.
(실시예 9)
본 발명의 실시예 9는 실시예 8의 변형예로서, 최상위 비트와 2번째 상위 비트에 승산하는 보정 계수의 값을 변경하고 있다.
본 실시예에서의 보정 계수의 산출 원리에 대해 다시 도 4를 참조하여 설명한다. 도 4를 참조하면, 임의의 신호점으로부터 I축까지의 거리와 Q축까지의 거리의 비는 Sin(π/8) 대 Cos(π/8), 또는 Cos(π/8) 대 Sin(π/8)이다. 따라서, 첫번째의 오류 정정 복호 결과에서, 3번째 상위 비트에 오류가 검출되지 않은 경우에는, 그 3번째 상위 비트가 "0"인지 "1"인지에 따라서 Sin(π/8) 또는 Cos(π/8)를 보정 계수로서 상위 2 비트의 계수에 승산함으로써, 더 정확히 우도를 구할 수 있다. 구체적으로는, 3번째 상위 비트가 "0"인 경우에는, 신호점으로부터 I축까지의거리와 Q축까지의 거리의 비는 Cos(π/8) 대 Sin(π/8)로 된다. 따라서, 이 경우에는, 최상위 비트의 우도에 Sin(π/8)를 승산하고, 2번째 상위 비트에 Cos(π/8)를 승산한다. 한편, 3번째 상위 비트가 "1"인 경우에는, 신호점으로부터 I축까지의 거리와 Q축까지의 거리의 비는 Sin(π/8) 대 Cos(π/8)로 된다. 따라서, 이 경우에는, 최상위 비트의 우도에 Cos(π/8)를 승산하고, 2번째 상위 비트에 Sin(π/8)를 승산한다.
도 29는 본 발명의 실시예 9에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부(615)의 내부 구성을 나타내는 블럭도이다. 이 도 29에서 도 28과 공통되는 구성 부분에는 도 28과 동일한 부호를 부여하고 상세한 설명을 생략한다. 또, 본 실시예에 따른 무선 통신 시스템의 구성은 제 2 복조부(615)의 내부 구성 이외에는 실시예 7의 도 25와 동일하다.
선택 회로(664, 665)에는 각각 "Sin(π/8)", "Cos(π/8)", "α"가 입력되어 있다.
선택 회로(664)는, 논리곱 회로(661) 및 논리곱 회로(663)로부터 모두 "1"이 출력된 경우이고 인터리브 회로(772)로부터 출력된 S2가 "1"인 경우에는, "Cos(π/8)"을 승산기(667)에 출력한다. 또한, 선택 회로(664)는, 논리곱 회로(661) 및 논리곱 회로(663)로부터 모두 "1"이 출력된 경우이고 인터리브 회로(772)로부터 출력된 S2가 "0"인 경우에는, "Sin(π/8)"을 승산기(667)에 출력한다. 논리곱 회로(661)로부터 "1"이 출력된 경우이더라도, 논리곱 회로(663)로부터 "0"이 출력된 경우에는 α를 선택한다.
선택 회로(665)는, 논리곱 회로(662) 및 논리곱 회로(663)로부터 모두 "1"이 출력된 경우이고 인터리브 회로(772)로부터 출력된 S2가 "1"인 경우에는, "Sin(π/8)"을 승산기(668)에 출력한다. 또한, 선택 회로(665)는, 논리곱 회로(662) 및 논리곱 회로(663)로부터 모두 "1"이 출력된 경우이고 인터리브 회로(772)로부터 출력된 S2가 "0"인 경우에는, "Cos(π/8)"을 승산기(668)에 출력한다. 논리곱 회로(662)로부터 "1"이 출력된 경우이더라도, 논리곱 회로(663)로부터 "0"이 출력된 경우에는 α를 선택한다.
승산기(667, 668)는 대응하는 선택 회로(664, 665)로부터 출력되는 보정 계수를 우도 계산 회로(153)로부터 출력되는 S0, S1에 승산함으로써 우도를 변경한다. 승산기(669)는 보정 계수 α를 우도 계산 회로(153)로부터 출력되는 S2에 승산함으로써 우도를 변경한다.
이와 같이, 본 실시예에 따르면, 3번째 상위 비트에 주목하여 상위 2 비트의 우도를 변경함으로써, 정밀도가 양호한 우도를 구할 수 있다.
(실시예 10)
본 발명의 실시예 10은 실시예 5의 변형예이다.
본 실시예에서의 보정 계수의 산출 원리에 대해 다시 도 5를 참조하여 설명한다. 도 5를 참조하면, 최상위 비트가 잘못 판정되는 경우에는, 2번째 상위 비트 및 3번째 상위 비트는 오류가 발생되기 어렵다고 하는 8 PSK의 특성이 있다. 즉, 최상위 비트가 잘못 판정되는 경우에는, 그 수신 신호점은, 예컨대 d점과 같이 Q축가까이 위치한다. 본래 "010"라고 판정되어야 할 신호가 d점에서 수신되면 최상위 비트가 잘못 판정된다. 그러나, 수신 신호점이 Q축 가까이 있는 경우에는, 그 수신 신호점은 I축으로부터 멀리 떨어져 있기 때문에, 2번째 상위 비트에는 오류가 발생하기 어렵다. 또한, 수신 신호점이 Q축 가까이 있는 경우에는, 그 수신 신호점은 X축 및 Y축으로부터도 멀리 떨어져 있기 때문에, 3번째 상위 비트에도 오류가 발생하기 어렵다.
이와 같이, 8 PSK에서는, 최상위 비트가 잘못되기 쉬운 경우(즉, 최상위 비트의 오류 내성이 낮은 경우)에는, 2번째 상위 비트 및 3번째 상위 비트는 오류가 발생하기 어렵다(즉, 오류 내성이 높다)라고 하는 동일 심볼내의 비트간에서의 오류 내성의 상관 관계가 있다.
본 실시예에 따른 무선 통신 시스템의 구성은 재부호화부(517) 및 제 2 복조부(115)의 내부 구성 이외에는 실시예 5의 도 18과 동일하다. 도 30은 본 발명의 실시예 10에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부(113), 제 1 복호부(314) 및 재부호화부(517)의 내부 구성을 나타내는 블럭도이다. 또, 도 30에서 도 19와 공통되는 구성 부분에는 도 19와 동일한 부호를 부여하고 상세한 설명을 생략한다.
본 실시예에서는, 제 1 복호부(314)에서 오류 없음이라고 판정되는 오류 검출 단위에 대하여, 그 오류 검출 단위에 속하는 비트가 오류 정정 전후에서 상이한 경우에, 그 비트와 동일 심볼에 포함되는 다른 비트에 대해 1 이상의 보정 계수를 승산하여 상기 다른 비트의 우도를 높게 한다. 이것은, 제 1 복호부(314)에서 오류 없음이라고 판정되는 오류 검출 단위에 대하여, 그 오류 검출 단위에 속하는 비트가 오류 정정 전후에서 상이한 경우에는, 그 비트는 제 1 복조부(16)에서 잘못 판정되어 있고, 그 잘못 판정된 비트가 오류 정정되었다고 생각되기 때문이다.
승산기(581∼583)는, 제 1 복조부(113)의 우도 계산 회로(133)로부터 출력되는 오류 정정 전의 비트와, 대응하는 인터리브 회로(574∼576)로부터 출력되는 오류 정정 후의 비트를 승산한다. 이 승산기는 연산 결과가 부(負)인 경우에는 "0"을, 정(正)인 경우에는 "1"을 출력하도록 하고 있다. 오류 정정 복호 회로(142∼144)에서 오류 정정이 이루어져 있는 비트에 대해서는, 오류 정정 전후에서 값이 다르기 때문에, 승산기(581∼583)는 승산 결과가 부이므로 "0"을 출력한다. 한편, 오류 정정 복호 회로(142∼144)에서 오류 정정이 이루어져 있지 않은 비트에 대해서는, 오류 정정 전후에서 값이 동일하기 때문에, 승산기(581∼583)는 승산 결과가 정이므로 "1"을 출력한다. 즉, 승산기(581∼583)의 출력값은 오류 정정 복호 회로(142∼144)에서 오류 정정이 이루어졌는지 여부를 나타낸다.
도 31은 본 발명의 실시예 10에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부(115)의 내부 구성을 나타내는 블럭도이다. 이 도 31에 나타내는 제 2 복조부(115)에 있어서, 논리곱 회로(681∼683)는 대응하는 승산기(581∼583)로부터 출력된 승산 결과와 대응하는 디인터리브 회로(341∼343)로부터 출력된 디인터리브 패턴의 논리곱을 계산하여, 계산 결과를 대응하는 선택 회로(684∼686)에 각각 출력한다. 예컨대, 오류 정정 복호 회로(142)에서 오류 정정이 이루어지지 않았다고 하면, 디인터리브 회로(341)가 S0을 출력하는 타이밍에서는, 논리곱 회로(681)에승산기 출력으로서 "1"이 입력되고, 인터리브 패턴으로서 "1"이 입력된다. 이 경우, 논리곱 회로(681)는 "1"을 선택 회로(684)에 출력한다. 반대로, 오류 정정 복호 회로(142)에서 오류 정정이 이루어졌다고 하면, 디인터리브 회로(341)가 S0을 출력하는 타이밍에서는, 논리곱 회로(681)에 승산기 출력으로서 "0"이 입력되고, 인터리브 패턴으로서 "1"이 입력된다. 이 경우, 논리곱 회로(681)는 "0"을 선택 회로(684)에 출력한다. 다른 논리곱 회로(682, 683)의 출력에 대해서도 마찬가지이다. 즉, 논리곱 회로(681∼683)는 오류 정정 복호 회로(145∼147)에서, 오류 정정이 이루어지지 않은 경우에, 그 오류 정정이 이루어지지 않은 비트의 처리 타이밍에서 "1"을 출력한다.
선택 회로(684∼686)에는 각각 "α" 및 "1"이 입력되어 있다. 단, α≥1이다. 선택 회로(684)는, 논리곱 회로(681)로부터 "1"이 출력된 경우이고 오류 검출 회로(145)로부터 "0"이 출력된 경우에, "α"를 승산기(687) 및 승산기(688)에 출력한다. 한편, 선택 회로(684)는, 논리곱 회로(681)로부터 "1"이 출력된 경우이고 오류 검출 회로(145)로부터 "1"이 출력된 경우에, "1"을 승산기(687) 및 승산기(688)에 출력한다. 즉, 선택 회로(684)로부터는 S0에 대하여 오류 정정이 이루어진 경우에 "α"가 출력된다.
선택 회로(685)는, 논리곱 회로(682)로부터 "1"이 출력된 경우이고 오류 검출 회로(146)로부터 "0"이 출력된 경우에, "α"를 승산기(687) 및 승산기(689)에 출력한다. 한편, 선택 회로(685)는, 논리곱 회로(682)로부터 "1"이 출력된 경우이고 오류 검출 회로(146)로부터 "1"이 출력된 경우에, "1"을 승산기(687) 및승산기(689)에 출력한다. 즉, 선택 회로(685)로부터는 S1에 대하여 오류 정정이 이루어진 경우에 "α"가 출력된다.
선택 회로(686)는, 논리곱 회로(683)로부터 "1"이 출력된 경우이고 오류 검출 회로(147)로부터 "0"이 출력된 경우에, "α"를 승산기(688) 및 승산기(689)에 출력한다. 한편, 선택 회로(686)는, 논리곱 회로(683)로부터 "1"이 출력된 경우이고 오류 검출 회로(147)로부터 "1"이 출력된 경우에, "1"을 승산기(688) 및 승산기(689)에 출력한다. 즉, 선택 회로(686)로부터는 S2에 대하여 오류 정정이 이루어진 경우에 "α"가 출력된다.
승산기(687)는 선택 회로(684)의 출력과 선택 회로(685)의 출력을 승산하여, 승산 결과를 승산기(690)에 출력한다. 승산기(688)는 선택 회로(684)의 출력과 선택 회로(686)의 출력을 승산하여, 승산 결과를 승산기(691)에 출력한다. 승산기(689)는 선택 회로(685)의 출력과 선택 회로(686)의 출력을 승산하여, 승산 결과를 승산기(692)에 출력한다.
승산기(690)는 승산기(687)의 출력을 우도 계산 회로(153)로부터 출력되는 S2에 승산함으로써 우도를 변경한다. 승산기(691)는 승산기(687)의 출력을 우도 계산 회로(153)로부터 출력되는 S1에 승산함으로써 우도를 변경한다. 승산기(692)는 승산기(687)의 출력을 우도 계산 회로(153)로부터 출력되는 S0에 승산함으로써 우도를 변경한다.
예컨대, S0에 대하여 오류 정정이 이루어지고, S1 및 S2에 대해서는 오류 정정이 이루어지지 않은 경우에는, 선택 회로(684)는 "α"를 출력하고, 선택회로(685) 및 선택 회로(686)는 "1"을 출력한다. 따라서, 승산기(687)는 S2에 "1"을 승산하고, 승산기(688)는 S1에 "α"를 승산하며, 승산기(689)는 S0에 "α"를 승산한다.
이와 같이, 본 실시예에 따르면, 각 비트의 오류 정정 유무에 주목하여 각 비트의 우도를 변경함으로써, 정밀도가 양호한 우도를 구할 수 있다.
또, 본 실시예에서는, 도 32에 도시하는 바와 같이, 재부호화부(517)에 스위치(577∼579)를 추가하여, 오류 검출 회로(145∼147)에서 오류가 검출되지 않은 오류 검출 단위에 대해서만 인터리브 결과를 우도 변경에 이용할 수도 있다.
이에 의해, 본 실시예에 따르면, 오류가 검출되지 않은 오류 검출 단위에 대응하는 인터리브 결과만을 반영시켜 우도를 변경하기 때문에, 보다 정밀도가 양호한 우도를 계산할 수 있다.
(실시예 11)
본 발명의 실시예 11은 실시예 1의 변형예로서, 우도 계산 회로(153)에서 재계산한 우도를 각 비트의 오류 내성에 따라 변경하는 점에서 실시예 1과 상이하다.
앞서 실시예 8에서 나타낸 바와 같이, 8 PSK에서는, 최상위 비트의 오류 내성과 2번째 상위 비트의 오류 내성간에, 한쪽이 높으면 다른쪽이 낮다고 하는 상관 관계가 있다. 즉, 8 PSK에서는, 최상위 비트의 오류 내성이 높으면 2번째 상위 비트의 오류 내성은 낮아지고, 반대로, 최상위 비트의 오류 내성이 낮으면 2번째 상위 비트의 오류 내성은 높아진다.
그래서, 본 실시예에서는, 우도 계산 회로(153)에서 재계산한 우도 중 최상위 비트의 우도와 2번째 상위 비트에 주목하여, 이들 상위 2 비트의 우도를 서로 상대의 우도의 절대값으로 제산함으로써, 상위 2 비트간의 우도의 차를 크게 한다. 즉, 최상위 비트의 우도를 2번째 상위 비트의 우도로 제산하고, 2번째 상위 비트의 우도를 최상위 비트의 우도로 제산한다. 이것에 의해, 오류 정정의 정밀도 향상을 도모한다.
본 실시예에 따른 무선 통신 시스템의 구성은, 제 1 복호부(114), 제 2 복조부(115) 및 제 2 복호부(116)의 내부 구성 이외에는 실시예 1의 도 1과 동일하다. 도 33은 본 발명의 실시예 11에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부(113) 및 제 1 복호부(114)의 구성을 나타내는 블럭도이다. 도 34는 본 발명의 실시예 11에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부(115) 및 제 2 복호부(116)의 구성을 나타내는 블럭도이다. 이 도 33 및 34에서 도 3 또는 도 4와 공통되는 구성 부분에는 도 3 또는 도 4와 동일한 부호를 부여하고 그 상세한 설명을 생략한다. 또한, 본 실시예에 따른 무선 통신 시스템의 송신 장치는 도 2에 나타내는 송신 장치와 동일하기 때문에 설명을 생략한다.
도 33에 나타내는 수신 장치에서, 오류 검출 회로(145)는 오류 정정 복호된 최상위 비트의 오류 검출을 하여, 오류 검출 결과를 전환 회로(158)에 출력한다. 오류 검출 회로(146)는 오류 정정 복호된 2번째 상위 비트의 오류 검출을 하여, 오류 검출 결과를 전환 회로(159)에 출력한다. 오류 정정 복호 회로(144)는 3번째 상위 비트를 오류 정정 복호하여, 복호 결과를 오류 검출 회로(167) 및 직렬화 회로(168)에 출력한다.
절대값 계산 회로(154)는 우도 계산 회로(153)로부터 출력된 2번째 상위 비트의 우도의 절대값을 취하여 제산 회로(156)에 출력한다. 절대값 계산 회로(155)는 우도 계산 회로(153)로부터 출력된 최상위 비트의 우도의 절대값을 취하여 제산 회로(157)에 출력한다.
제산 회로(156)는 우도 계산 회로(153)로부터 출력된 최상위 비트의 우도를 절대값 계산 회로(154)로부터 출력된 2번째 상위 비트의 우도의 절대값으로 제산하여, 제산 결과를 전환 회로(158)에 출력한다. 제산 회로(157)는 우도 계산 회로(153)로부터 출력된 2번째 상위 비트의 우도를 절대값 계산 회로(155)로부터 출력된 최상위 비트의 우도의 절대값으로 제산하여, 제산 결과를 전환 회로(159)에 출력한다.
전환 회로(158)는 오류 검출 회로(145)로부터 출력된 최상위 비트의 오류 검출 결과에 따라서, 제산 회로(156)로부터 출력된 제산 결과와 우도 계산 회로(153)로부터 출력된 최상위 비트의 우도 중 어느 하나를 디인터리브 회로(161)에 출력한다. 즉, 전환 회로(158)는, 오류 검출 결과가 오류 있음인 경우에는, 제산 회로(156)에서의 제산 결과를 디인터리브 회로(161)에 출력한다. 전환 회로(159)는 오류 검출 회로(146)로부터 출력된 2번째 상위 비트의 오류 검출 결과에 따라서, 제산 회로(157)로부터 출력된 제산 결과와 우도 계산 회로(153)로부터 출력된 2번째 상위 비트의 우도 중 어느 하나를 디인터리브 회로(161)에 출력한다. 즉, 전환 회로(159)는, 오류 검출 결과가 오류 있음인 경우에는, 제산 회로(157)에서의제산 결과를 디인터리브 회로(161)에 출력한다.
이와 같이, 본 실시예에 따르면, 상위 2 비트의 우도를 서로 상대의 우도의 절대값으로 제산함으로써, 상위 2 비트간의 우도의 차를 크게 할 수 있다. 이렇게 해서 산출한 우도를 이용하여 오류 정정을 행함으로써, 오류 정정 능력을 도모할 수 있다.
(실시예 12)
본 발명의 실시예 12는 실시예 11의 변형예로서, 제 1 복호부(114)에서 오류 검출되지 않은 오류 검출 단위에 속하는 비트에 대해서만 실시예 11에서 나타낸 우도 변경을 하는 점에서 실시예 11과 상이하다.
본 실시예에 따른 무선 통신 시스템의 구성은 제 2 복조부(115)의 내부 구성 이외에는 실시예 11과 동일하다. 도 35는 본 발명의 실시예 12에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부(115) 및 제 2 복호부(116)의 구성을 나타내는 블럭도이다. 이 도 35에서 도 34와 공통되는 구성 부분에는 도 34와 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
도 35에 나타내는 수신 장치에서, 논리 부정 회로(351)는 오류 검출 회로(146)로부터 출력된 "1" 또는 "0"으로 표현된 오류 검출 결과의 논리 부정을 계산하여, 계산 결과를 논리곱 회로(353)에 출력한다. 논리 부정 회로(352)는 오류 검출 회로(145)로부터 출력된 "1" 또는 "0"으로 표현된 오류 검출 결과의 논리 부정을 계산하여, 계산 결과를 논리곱 회로(354)에 출력한다.
논리곱 회로(353)는 오류 검출 회로(145)로부터 출력된 오류 검출 결과와 논리 부정 회로(351)의 출력값과의 논리곱을 계산하여, 계산 결과를 전환 회로(158)에 출력한다. 논리곱 회로(354)는 오류 검출 회로(146)로부터 출력된 오류 검출 결과와 논리 부정 회로(352)의 출력값과의 논리곱을 계산하여, 계산 결과를 전환 회로(159)에 출력한다.
전환 회로(158)는, 2번째 상위 비트에 오류가 검출되지 않으면서 또한 최상위 비트에 오류가 검출된 경우에, 제산 회로(156)에서의 제산 결과를 디인터리브 회로(161)에 출력한다. 그 이외의 경우에는 우도 계산 회로(153)에서 계산된 우도를 디인터리브 회로(161)에 출력한다. 전환 회로(159)는, 최상위 비트에 오류가 검출되지 않으면서 또한 2번째 상위 비트에 오류가 검출된 경우에, 제산 회로(157)에서의 제산 결과를 디인터리브 회로(161)에 출력한다. 그 이외의 경우에는 우도 계산 회로(153)에서 계산된 우도를 디인터리브 회로(161)에 출력한다.
이와 같이, 본 실시예에 따르면, 최상위 비트와 2번째 상위 비트 중 오류가 검출되지 않은 비트에 대해서만 우도 변경을 하기 때문에, 보다 양호한 정밀도로 우도를 산출할 수 있다.
(실시예 13)
본 발명의 실시예 13은 실시예 10과 실시예 12를 조합시킨 예로서, 제 1 복호부(314)에서 오류 정정되지 않은 오류 검출 단위에 속하는 비트에 대해서만 실시예 12에서 나타낸 우도 변경을 한다.
본 실시예에 따른 무선 통신 시스템의 구성은 재부호화부(517) 및 제 2 복조부(115)의 내부 구성 이외에는 실시예 5의 도 18과 동일하다. 도 36은 본 발명의 실시예 13에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부(113), 제 1 복호부(314) 및 재부호화부(517)의 내부 구성을 나타내는 블럭도이다. 도 37은 본 발명의 실시예 13에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부(115) 및 제 2 복호부(316)의 구성을 나타내는 블럭도이다. 이 도 36 및 도 37에서 도 20, 도 30 또는 도 35와 공통되는 구성 부분에는 도 20, 도 30 또는 도 35와 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
오류 정정 복호 회로(142)는 최상위 비트를 오류 정정 복호하여, 복호 결과를 오류 검출 회로(145) 및 오류 정정 부호화 회로(571)에 출력한다. 오류 정정 복호 회로(143)는 2번째 상위 비트를 오류 정정 복호하여, 복호 결과를 오류 검출 회로(146) 및 오류 정정 부호화 회로(572)에 출력한다. 오류 정정 복호 회로(144)는 3번째 상위 비트를 오류 정정 복호하여, 복호 결과를 오류 검출 회로(167) 및 직렬화 회로(168)에 출력한다.
오류 정정 부호화 회로(571)는 오류 정정 복호 회로(142)로부터 출력된 복호 결과를 다시 오류 정정 부호화하여, 부호화 비트열을 인터리브 회로(574)에 출력한다. 오류 정정 부호화 회로(572)는 오류 정정 복호 회로(143)로부터 출력된 복호 결과를 다시 오류 정정 부호화하여, 부호화 비트열을 인터리브 회로(575)에 출력한다. 인터리브 회로(574)는 오류 정정 부호화 회로(571)에서 오류 정정 부호화된 부호화 비트열을 소정의 규칙에 따라서 재배열한다. 인터리브 회로(575)는 오류정정 부호화 회로(572)에서 오류 정정 부호화된 부호화 비트열을 소정의 규칙에 따라서 재배열한다.
승산기(581, 582)는 제 1 복조부(113)의 우도 계산 회로(133)로부터 출력되는 오류 정정 전의 비트와, 대응하는 인터리브 회로(574, 575)로부터 출력되는 오류 정정 후의 비트를 승산한다. 이 승산기는 연산 결과가 부(負)인 경우는 "0"을, 정(正)인 경우에는 "1"을 출력하도록 하고 있다. 오류 정정 복호 회로(142, 143)에서 오류 정정이 이루어져 있는 비트에 대해서는 오류 정정 전후에서 값이 상이하기 때문에, 승산기(581, 582)는 승산 결과가 부이므로 "0"을 출력한다. 한편, 오류 정정 복호 회로(142, 143)에서 오류 정정이 이루어져 있지 않은 비트에 대해서는 오류 정정 전후에서 값이 동일하기 때문에, 승산기(581, 582)는 승산 결과가 정이므로 "1"을 출력한다. 즉, 승산기(581, 582)의 출력값은 오류 정정 복호 회로(142, 143)에서 오류 정정이 이루어졌는지 여부를 나타낸다.
논리곱 회로(353)는 오류 검출 회로(145)로부터 출력된 오류 검출 결과와 논리 부정 회로(351)의 출력값과 승산기(581)로부터 출력된 비교 결과 신호와의 논리곱을 계산하여, 계산 결과를 전환 회로(158)에 출력한다. 논리곱 회로(354)는 오류 검출 회로(146)로부터 출력된 오류 검출 결과와 논리 부정 회로(352)의 출력값과 승산기(582)로부터 출력된 비교 결과 신호와의 논리곱을 계산하여, 계산 결과를 전환 회로(159)에 출력한다.
전환 회로(158)는, 2번째 상위 비트에 오류가 검출되지 않고 또한 최상위 비트에 오류가 검출되며, 또한 최상위의 비트에 대하여 오류 정정 복호의 전후에서신호의 부호가 변화하고 있지 않은 경우에, 제산 회로(156)에서의 제산 결과를 디인터리브 회로(361)에 출력한다. 그 이외의 경우에는 우도 계산 회로(153)에서 계산된 우도를 디인터리브 회로(361)에 출력한다. 전환 회로(159)는, 최상위 비트에 오류가 검출되지 않고, 또한 2번째 상위 비트에 오류가 검출되며, 또한 2번째 상위 비트에 대하여 오류 정정 복호 전후에서 신호의 부호가 변화하고 있지 않은 경우에, 제산 회로(157)에서의 제산 결과를 디인터리브 회로(362)에 출력한다. 그 이외의 경우에는 우도 계산 회로(153)에서 계산된 우도를 디인터리브 회로(362)에 출력한다.
이와 같이, 본 실시예에 따르면, 최상위 비트와 2번째 상위 비트 중 제 1 복호부(314)에서 오류가 검출되지 않고 또한 오류 정정되지 않은 비트에 대해서만 우도 변경을 행하기 때문에, 보다 양호한 정밀도로 우도를 산출할 수 있다.
(실시예 14)
도 38은 본 발명의 실시예 14에 따른 무선 통신 시스템의 구성을 나타내는 블럭도이다. 도 38에 나타내는 무선 통신 시스템은 송신 장치(300)와 수신 장치(810) 사이에서 무선 통신을 한다.
도 39는 도 38에 도시한 수신 장치(810)의 제 1 복조부(113), 제 1 복호부(814) 및 재부호화부(517)의 내부 구성을 나타내는 블럭도이다. 도 40은 도 38에 나타낸 수신 장치(810)의 제 2 복조부(815) 및 제 2 복호부(816)의 내부 구성을 나타내는 블럭도이다. 또, 도 39 및 도 40에서 도 19 또는 도 20과 공통되는구성 부분에는 도 19 또는 도 20과 동일한 부호를 부여하고 상세한 설명을 생략한다.
오류 정정 복호 회로(142)는 소프트 판정값을 각각 독립적으로 오류 정정 복호하여, 복호 결과를 오류 검출 회로(145), 오류 정정 부호화 회로(571) 및 직렬화 회로(863)에 출력한다. 오류 정정 복호 회로(143)는 소프트 판정값을 각각 독립적으로 오류 정정 복호하여, 복호 결과를 오류 검출 회로(146), 오류 정정 부호화 회로(572) 및 직렬화 회로(863)에 출력한다.
오류 정정 부호화 회로(571∼573)는 대응하는 오류 정정 복호 회로(142∼144)로부터 출력되는 복호 결과를 다시 오류 정정 부호화하여, 부호화 비트열을 대응하는 인터리브 회로(574∼576)에 출력한다. 인터리브 회로(574∼576)는 대응하는 오류 정정 부호화 회로(571∼573)로부터 출력된 부호화 비트열을 소정의 규칙에 따라서 재배열한다. 이 데이터 순서를 재배열할 때의 소정의 규칙은 송신 장치에 구비된 인터리브 회로(321∼323)와 동일한 규칙이다.
인터리브 회로(574, 575)에서 재배열된 부호화 비트열은 제 2 복조부(815)에 구비된 논리합 회로(851)에 출력된다. 또한, 인터리브 회로(576)에서 재배열된 부호화 비트열은 제 2 복조부(815)에 구비된 우도 계산 회로(153)에 출력된다.
오류 검출 회로(145, 146)는 오류 검출 결과를 논리합 회로(851)에 출력하고, 오류 검출 회로(147)는 오류 검출 결과를 우도 계산 회로(153)에 출력한다.
논리합 회로(851)는 오류 검출 회로(145)로부터 출력된 최상위 비트가 속하는 오류 검출 단위의 오류 검출 결과와, 오류 검출 회로(146)로부터 출력된 2번째상위 비트가 속하는 오류 검출 단위의 오류 검출 결과와의 논리합을 계산하여, 계산 결과를 전환 회로(852) 및 전환 회로(853)에 출력한다.
여기서, 오류 검출 회로(145∼147)는, 오류가 검출되지 않은 경우에 "1"을 출력하고, 오류가 검출된 경우에 "0"을 출력하는 것으로 한다. 논리합 회로(851)는 상위 2 비트 중 어느 하나에 대해 오류가 검출되지 않은 경우에 "1"을 출력한다.
전환 회로(852)는, 논리합 회로(851)로부터 "1"이 출력된 경우에, 인터리브 회로(574)로부터의 S0을 사분면(상한(象限)) 판정 회로(854)에 출력한다. 전환 회로(853)는, 논리합 회로(851)로부터 "1"이 출력된 경우에, 인터리브 회로(575)로부터의 S1을 사분면 판정 회로(854)에 출력한다.
사분면 판정 회로(854)는 전환 회로(852, 853)로부터 출력되는 상위 2 비트(즉, S0과 S1)에 근거하여, 수신 신호점이 I-Q 평면의 어느 사분면에 속하는지를 판정한다. 즉, 상위 2 비트가 "10"인 경우에는 수신 신호점이 제 1 사분면에 있고, 상위 2 비트가 "00"인 경우에는 수신 신호점이 제 2 사분면에 있고, 상위 2 비트가 "01"인 경우에는 수신 신호점이 제 3 사분면에 있으며, 상위 2 비트가 "11"인 경우에는 수신 신호점이 제 4 사분면에 있다고 판정된다.
우도 계산 회로(153)는 사분면 판정 회로(854)에서의 판정 결과에 근거하여, 3번째 상위 비트 S2의 우도를 변경한다. 본 실시예에 따른 우도 변경에 대해 도 5를 참조하여 설명한다. 제 1 복조부(113)에서 수신 신호가 e점으로 판정된 경우에는, 이 e 점에서 수신된 신호의 S2의 우도는 e점에 가장 가까운 식별축(여기서는 Y축)과의 거리로 표시된다.
여기서, 제 1 복호부(815)에서 상위 2 비트가 "10"으로 복호되었다고 하고, 이 어느 쪽의 비트도 잘못되어 있지 않았다고 하면, 사분면 판정 회로(854)에 의해 수신 신호점은 제 1 사분면에 존재한다고 판정된다. 우도 계산 회로(153)는 사분면 판정 회로(854)의 판정 결과를 참조함으로써, 수신 신호가 "101"이거나 "100"인 것을 알기 때문에, 식별축을 이 "101"과 "100"을 식별하는 X축으로 변경하고, e점으로부터 X축까지의 거리를 우도로 한다. 즉, 우도 계산 회로(153)는 최하위 비트 S2에 대하여 판정축을 변경하는 것에 의해 우도를 변경한다.
디인터리브 회로(363)는 인터리브 회로(323)에 대응하는 규칙에 따라서 입력 비트열을 재배열하고, 재배열한 비트열을 대응하는 오류 정정 복호 회로(164)에 출력한다. 오류 정정 복호 회로(164)는 각각의 입력 비트열에 근거하여 오류 정정 복호를 한다. 직렬화 회로(863)는 오류 정정 복호 회로(142, 143) 및 오류 정정 복호 회로(164)의 오류 정정 복호 결과를 직렬화하여 수신 데이터를 얻는다.
이와 같이, 본 실시예에 따르면, 상위 2 비트의 오류 검출 결과에 근거하여 최하위의 비트 S2의 우도를 보다 정밀도가 양호한 우도로 변경할 수 있다.
(실시예 15)
본 발명의 실시예 15는 실시예 14의 변형예로서, 실시예 14에서의 우도 변경시에, 제 1 복호부(814)에서 오류가 검출되지 않은 오류 정정 단위에 속하는 비트의 우도를 오류가 검출된 오류 정정에 속하는 비트보다도 크게 반영시켜 우도 변경을 하는 점에서 실시예 14와 상이하다.
본 실시예에 따른 무선 통신 시스템의 구성은 제 2 복조부(815)의 내부 구성 이외에는 실시예 14의 도 18과 동일하다. 도 41은 본 발명의 실시예 15에 따른 무선 통신 시스템의 수신 장치의 제 2 복조부(815)의 구성을 나타내는 블럭도이다. 이 도 41에서 도 40과 공통되는 구성 부분에는 도 40과 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
이 도 41에 나타내는 수신 장치에 있어서, 전환 회로(855)는, 오류 검출 회로(145)에서 S0에 오류가 검출되지 않은 경우에는 "α"을 출력하고, 반대로 오류가 검출된 경우에는 "1"을 출력한다. 전환 회로(856)는, 오류 검출 회로(146)에서 S1에 오류가 검출되지 않은 경우에는 "α"을 출력하고, 반대로 오류가 검출된 경우에는 "1"을 출력한다. 단, α≥1이다.
승산기(857, 858)는 대응하는 전환 회로(855, 856)의 출력값과 직교 복조 회로(151)의 출력값을 승산한다. 승산 결과는 우도 계산 회로(153)에 출력된다. 우도 계산 회로(153)는 승산기(857, 858)로부터 출력된 승산 결과와 하드 판정 회로(152)로부터 출력된 하드 판정값에 근거하여 우도를 계산한다.
이와 같이, 본 실시예에 따르면, 오류가 검출되지 않은 비트가 우도 계산 회로(153)에서의 우도 계산시에 크게 반영되기 때문에, 보다 양호한 정밀도로 우도를 계산할 수 있다.
(실시예 16)
본 발명의 실시예 16에서는 변조 방식으로서 16 QAM을 이용한 경우의 우도의 재계산에 대하여 설명한다. 도 42에 나타내는 무선 통신 시스템은 송신 장치(900)와 수신 장치(910) 사이에서 무선 통신을 한다.
송신 장치(900)에 있어서, 부호화부(901)는 송신 데이터를 소정의 오류 검출 단위마다 오류 검출 부호화하고, 소정의 오류 정정 단위마다 오류 정정 부호화한다. 다치 변조부(902)는 부호화부(901)의 출력 신호를 16 QAM 변조하여, 안테나(903)로부터 무선 송신한다.
수신 장치(910)에 있어서, 안테나(911)에 수신된 신호는 일단 버퍼(912)에 유지된 후, 소정의 전송 단위마다 제 1 복조부(913) 및 제 2 복조부(915)에 출력된다.
제 1 복조부(913)는 수신 신호를 복조하여, 복조 결과를 제 1 복호부(914)에 출력한다. 제 1 복호부(914)는 수신 신호를 오류 정정 복호하고, 또한 복호 결과의 오류 검출을 행한다. 오류 정정 복호된 데이터는 재부호화부(917)에 출력된다. 또한, 오류 검출 결과는 제 2 복조부(915)에 출력된다.
제 2 복조부(915)는 재부호화부(917)에서의 재부호화된 데이터 및 제 1 복호부(914)에서의 오류 검출 결과를 참조해서 수신 신호를 다시 복조하여, 복조 결과를 제 2 복호부(916)에 출력한다. 제 2 복호부(916)는 제 2 복조부(915)의 복조 결과에 대해 오류 정정 복호를 행하여 수신 데이터를 얻는다.
도 43은 도 42에 나타낸 수신 장치(910)의 부호화부(901)의 내부 구성을 나타내는 블럭도이다. 도 43에서, 송신 데이터는 먼저 병렬화 회로(921)에 입력된다. 병렬화 회로(921)는 송신 데이터를 4 계열로 병렬화하고, 병렬화한 송신 데이터를 오류 검출 비트 부가 회로(922∼925)에 출력한다. 오류 검출 비트 부가 회로(922∼925)는 미리 정해진 오류 검출 단위마다 병렬화 회로(921)로부터의 4 계열로 병렬화된 입력 비트에 대하여 오류 검출 비트를 부가한다. 이것에 의해, 송신 데이터는 독립된 4 종류의 오류 검출 단위로 분배된다.
오류 검출 비트 부가 회로(922∼925)에서 오류 검출 비트를 부가된 송신 데이터는, 직렬화 회로(926)에서 직렬화되고, 오류 정정 부호화 회로(927)에서 오류 정정 부호화되고, 인터리브 회로(928)에서 소정의 규칙에 따라서 데이터의 나열 순서가 변경되며, 병렬화 회로(929)에서 4 계열로 병렬화되어 다치 변조부(902)에 출력된다.
도 44는 도 42에 나타낸 수신 장치(910)의 제 1 복조부(913), 제 1 복호부(914) 및 재부호화부(917)의 내부 구성을 나타내는 블럭도이다.
직교 복조 회로(931)는 버퍼(912)로부터 출력된 1 심볼분의 수신 신호를 I 신호와 Q 신호로 분리하여 하드 판정 회로(932) 및 우도 계산 회로(933)에 출력한다. 하드 판정 회로(932)는 수신 신호를 하드 판정하여, 비트마다 하드 판정값을 산출한다. 우도 계산 회로(933)는 하드 판정 회로(932)로부터 출력된 하드 판정값과 직교 복조 회로(931)로부터 출력된 수신 신호에 근거하여 비트마다 우도(소프트 판정값)를 계산한다. 계산에 의해 구해진 우도는 제 1 복호부(914)에 구비된 직렬화 회로(941)에 출력된다.
제 1 복조부(913)의 우도 계산 회로(933)에 의해 비트마다 얻어진 소프트 판정값(우도)은, 직렬화 회로(941)에서 직렬화되고, 디인터리브 회로(942)에서 송신 장치(900)에 구비된 인터리브 회로(928)에서의 재배열 규칙과 대응하는 소정의 규칙에 따라서 재배열된다. 오류 정정 복호 회로(943)는 이 디인터리브 회로(942)로부터 출력된 우도를 이용하여 오류 정정 복호를 행해서, 병렬화 회로(944) 및 오류 정정 부호화 회로(971)에 출력한다. 복호 결과는 병렬화 회로(944)에서 4 계열로 병렬화되고, 병렬화된 복호 결과는 각각 오류 검출 회로(945∼948)에 출력된다. 오류 검출 회로(945∼948)는 독립적으로 오류 검출을 하여, 검출 결과를 제 2 복조부(915)에 출력한다.
오류 정정 부호화 회로(971)는 오류 정정 복호 회로(943)로부터 출력되는 복호 결과를 다시 오류 정정 부호화하여, 부호화 비트열을 인터리브 회로(972)에 출력한다. 인터리브 회로(972)는 오류 정정 부호화 회로(971)로부터 출력된 부호화 비트열을 소정의 규칙에 따라서 재배열한다. 재배열된 부호화 비트열은 제 2 복조부(915)에 출력된다. 인터리브 회로(972)에서 데이터 순서를 재배열할 때의 소정의 규칙은 송신 장치(900)에 구비된 인터리브 회로(928)와 동일한 규칙이다.
여기서, 제 2 복조부(915)에서의 우도 변경의 원리에 대해 도 45를 참조하여 상세히 설명한다. 도 45는 16 QAM의 신호 공간 다이어그램을 설명하기 위한 도면이다. 이 도면에 도시하는 바와 같이, 16 QAM에서는 16개의 신호점이 I-Q 평면상에 균등하게 배치된다. 16개의 신호점에는 0000∼1111의 4 비트의 값이 할당되어 있다. 본 실시예에서는 각 신호점에 할당되어 있는 4 비트의 값을 도면을 향하여좌측부터 순서대로 "S0", "S1", "S2", "S3"으로 한다. 16 QAM에서는 "S3"이 최하위 비트이다.
이 도 45를 참조하면, 최상위 비트에 대해서는, 신호점으로부터 판정축(즉, Q축)까지의 거리는 3번째 상위 비트가 "1"인 경우(S2=1인 경우)에 "0"인 경우(S2=0인 경우)보다도 작게 되어 있다. 또한, 2번째 상위 비트에 대해서는, 이 신호점으로부터 판정축까지의 거리는 4번째로 상위 비트가 "1"인 경우에 "0"인 경우보다도 작게 되어 있다.
그래서, 본 실시예에서는 하위 2 비트(S2 및 S3)의 값에 따라 상위 2 비트(S0 및 S1)의 우도를 변경한다. 구체적으로는, 3번째 상위 비트(S2)가 "1"인 경우에는, 최상위 비트(S0)의 우도는 작게 되도록 변경되고, 반대로, 3번째 상위 비트(S2)가 "0"인 경우에는, 최상위 비트(S0)의 우도는 커지도록 변경된다. 또한, 4번째 상위 비트(S3)가 "1"인 경우에는 2번째 상위 비트(S1)의 우도가 작게 되도록 변경되고, 반대로, 4번째 상위 비트(S3)가 "0"인 경우에는 2번째 상위 비트(S1)의 우도가 커지도록 변경된다.
다음에, 도 46의 블럭도를 이용하여 도 42에 나타낸 수신 장치(910)의 제 2 복조부(915)의 내부 구성에 대해 상세히 설명한다.
직교 복조 회로(951)는 버퍼(912)로부터 출력된 1 심볼분의 수신 신호를 I 신호와 Q 신호로 분리하여 하드 판정 회로(952) 및 우도 계산 회로(953)에 출력한다. 하드 판정 회로(952)는 수신 신호를 하드 판정하여, 비트마다 하드 판정값을 산출한다. 우도 계산 회로(953)는 후보 우도를 산출하여, 산출한 후보 우도를 제1 복호부(914)로부터 출력된 오류 검출 결과를 참조해서 변경한다.
디인터리브 회로(942)는 자신의 회로의 출력 비트열에서의 데이터의 나열 순서를 나타내는 디인터리브 패턴을 논리곱 회로(954, 955)에 대해 순서대로 출력한다. 예컨대, 4개의 독립된 오류 검출 단위가 설정되어 있는 경우에는, 디인터리브 회로(942)는, S2를 출력하는 타이밍에서 논리곱 회로(954)에 "1"을 출력하고, S3을 출력하는 타이밍에서 논리곱 회로(954)에 "1"을 출력한다. 오류 검출 회로(947, 948)는, 오류가 검출되지 않은 경우에 오류 검출 결과로서 "1"을 출력하고, 오류가 검출된 경우에는 "0"을 출력하는 것으로 한다.
논리곱 회로(954, 955)는 대응하는 오류 검출 회로(947, 948)로부터 출력된 오류 검출 결과와 디인터리브 회로(942)로부터 출력된 디인터리브 패턴의 논리곱을 계산하여, 계산 결과를 대응하는 선택 회로(956, 957)에 각각 출력한다. 즉, 논리곱 회로(954, 955)는, 대응하는 오류 검출 회로(947, 948)에서 오류가 검출되지 않은 경우에, 그 오류 검출 단위의 비트의 처리 타이밍에서 "1"을 출력한다.
선택 회로(956, 957)에는 각각 "α"와 "β"가 입력되어 있다. 단, α≥β이다. 선택 회로(956, 957)는, 대응하는 논리곱 회로(954, 955)로부터 "1"이 출력된 경우 또한 인터리브 회로(972)로부터 출력된 하위 2 비트(S2 및 S3)의 값이 0인 경우에는 "α"를 대응하는 승산기(958, 959)에 출력하고, 그 이외의 경우에는 "β"를 대응하는 승산기(958, 959)에 출력한다.
승산기(958, 959)는 대응하는 선택 회로(956, 957)의 출력값(즉, "α" 또는 "β")과, 우도 계산 회로(953)로부터 출력된 S0, S1의 우도를 승산한다. 승산 결과는 제 2 복호부(916)에 구비된 직렬화 회로(961)에 출력된다.
도 47은 도 42에 나타낸 수신 장치(910)의 제 2 복호부(916)의 내부 구성을 나타내는 블럭도이다.
재계산된 우도(소프트 판정값)는, 직렬화 회로(961)에서 직렬화되고, 디인터리브 회로(962)에서 송신 장치(900)에 구비된 인터리브 회로(928)에서의 재배열 규칙과 대응하는 소정의 규칙에 따라서 재배열된다. 오류 정정 복호 회로(963)는 이 디인터리브 회로(962)로부터 출력된 우도를 이용하여 오류 정정 복호를 한다. 복호 결과는 병렬화 회로(964)에서 4 계열로 병렬화되고, 병렬화된 복호 결과는 각각 오류 검출 회로(965∼968)에 출력된다.
이와 같이, 본 실시예에 따른 수신 장치는 오류가 검출되지 않은 비트와 소정의 대응 관계가 있는 우도를 크게 한다. 구체적으로는, 3번째 상위 비트에 대하여 오류가 검출되지 않고 또한 그 값이 "1"인 경우에는, 최상위 비트의 우도를 크게 하고, 4번째 상위 비트에 대해 오류가 검출되지 않고 또한 그 값이 "1"인 경우에는, 2번째 상위 비트의 우도를 크게 한다. 이것에 의해, 16 QAM에 있어서, 하위 2 비트에 오류가 검출되지 않은 경우에, 상위 2 비트의 우도를 보다 양호한 정밀도로 구할 수 있다.
(실시예 17)
본 발명의 실시예 17은 실시예 16의 변형예로서, 상위 2 비트에 대하여, 오류 정정의 유무를 검지하고, 오류 정정이 이루어져 있었던 경우에는 하위 2 비트의우도를 변경하는 점에서 실시예 16과 상이하다.
본 실시예에 따른 우도 변경 원리에 대해 다시 도 45를 참조하여 설명한다. 도 45를 참조하면, 16 QAM의 특성으로서, 최상위 비트가 잘못 판정되는 경우에는, 그 수신 신호점은, 예컨대 C점과 같이 Q축 가까이 위치한다. 본래 "1111"라고 판정되어야 할 신호가 C점에서 수신되면 최상위 비트가 잘못 판정된다. 그러나, 수신 신호점이 Q축 가까이 있는 경우에는, 그 수신 신호점은 3번째 상위 비트의 판정축인 L축 및 M축으로부터 멀리 떨어져 있기 때문에, 3번째 상위 비트에는 오류가 발생하기 어렵다.
또한, 2번째 상위 비트가 잘못 판정되는 경우에는, 그 수신 신호점은 I축 가까이 위치한다. 그러나, 수신 신호점이 I축 가까이 있는 경우에는, 그 수신 신호점은 4번째 상위 비트의 판정축인 N축 및 P축으로부터 멀리 떨어져 있기 때문에, 4번째 상위 비트에는 오류가 발생하기 어렵다.
이와 같이, 16 QAM에서는, 최상위 비트가 잘못되기 쉬운 경우(즉, 최상위 비트의 오류 내성이 낮은 경우)에는, 3번째 상위 비트에는 오류가 발생하기 어렵다(즉, 오류 내성이 높다)라고 하는 동일 심볼내에 있어서의 비트간에서의 오류 내성의 상관 관계가 있다. 또한, 2번째 상위 비트가 잘못되기 쉬운 경우(즉, 2번째 상위 비트의 오류 내성이 낮은 경우)에는, 4번째 상위 비트에는 오류가 발생하기 어렵다(즉, 오류 내성이 높다)라고 하는 동일 심볼내에 있어서의 비트간에서의 오류 내성의 상관 관계가 있다.
또한, 오류 정정이 이루어진 비트는, 오류 정정 전에는 잘못되어 있었기 때문에, 판정축 가까이에서 수신되었다고 생각된다.
그래서, 본 실시예에서는, 상위 2 비트에 대하여, 오류 정정 복호 전의 비트와 오류 정정 복호 후의 비트를 비교함으로써 오류 정정 유무를 검지하고, 오류 정정이 이루어진 경우에는, 하위 2 비트가 "1"에 가깝기 때문에, 산출된 우도에 정(正)의 값을 가산한다.
또, 실시예 16에 있어서, 하위 2 비트에 대하여 오류가 검출되지 않은 경우에 상위 2 비트의 우도를 변경하는 순서에 대하여 설명했지만, 이 실시예 16에서의 우도 변경도 본질적으로는 상술한 16 QAM에서의 동일 심볼내에 있어서의 비트간에서의 오류 내성의 상관 관계를 이용하고 있다.
도 48은 본 발명의 실시예 17에 따른 무선 통신 시스템의 수신 장치에 구비된 제 2 복조부(915)의 구성을 나타내는 블럭도이다. 이 도 48에서 도 46과 공통되는 구성 부분에는 도 46과 동일 부호를 부여하고 그 상세한 설명을 생략한다.
디인터리브 회로(942)는 자신의 회로의 출력 비트열에서의 데이터의 나열 순서를 나타내는 디인터리브 패턴을 논리곱 회로(954, 955)에 대하여 순서대로 출력한다. 예컨대, 4개의 독립된 오류 검출 단위가 설정되어 있는 경우에는, 디인터리브 회로(942)는, S0을 출력하는 타이밍에서 논리곱 회로(954)에 "1"을 출력하고, S1을 출력하는 타이밍에서 논리곱 회로(954)에 "1"을 출력한다. 오류 검출 회로(947, 948)는, 오류가 검출되지 않은 경우에 오류 검출 결과로서 "1"을 출력하고, 오류가 검출된 경우에는 "0"을 출력하는 것으로 한다.
논리곱 회로(954, 955)는 대응하는 오류 검출 회로(947, 948)로부터 출력된오류 검출 결과와 디인터리브 회로(942)로부터 출력된 디인터리브 패턴의 논리곱을 계산하여, 계산 결과를 대응하는 선택 회로(956, 957)에 각각 출력한다. 즉, 논리곱 회로(954, 955)는, 대응하는 오류 검출 회로(945, 946)에서 오류가 검출되지 않은 경우에, 그 오류 검출 단위의 비트의 처리 타이밍에서 "1"을 출력한다.
선택 회로(956, 957)에는 각각 "α"와 "0"이 입력되어 있다. 선택 회로(956, 957)는, 대응하는 논리곱 회로(954, 955)로부터 "1"이 출력된 경우 또한 인터리브 회로(972)로부터 출력된 상위 2 비트(S0 및 S1)의 값이 0인 경우에는 "α"를 대응하는 승산기(958, 959)에 출력하고, 그 이외의 경우에는 "0"을 대응하는 승산기(958, 959)에 출력한다.
승산기(958, 959)는 대응하는 선택 회로(956, 957)의 출력값(즉, "α" 또는 "0")과, 우도 계산 회로(953)로부터 출력된 S2, S3의 우도를 승산한다. 승산 결과는 제 2 복호부(916)에 구비된 직렬화 회로(961)에 출력된다.
이와 같이, 본 실시예에 따르면, 16 QAM에서의 상위 2 비트와 하위 2 비트와의 관계에 주목하여, 상위 2 비트에 오류 정정이 이루어진 경우에 하위 2 비트의 우도에 정의 값을 가산함으로써, 하위 2 비트의 우도를 변경한다. 이것에 의해, 보다 정확히 우도를 계산할 수 있기 때문에, 오류 정정 능력의 향상을 도모할 수 있다.
(실시예 18)
본 발명의 실시예 18은 실시예 1의 변형예로서, 제 1 복호부(114)에서, 오류검출되지 않은 비트를 이용하여 레플리카를 생성하고, 생성한 레플리카를 수신 신호로부터 공제하여 간섭파를 억압한 후에 복조하는 점에서 실시예 1과 상이하다.
도 49는 본 발명의 실시예 18에 따른 무선 통신 시스템의 수신 장치의 구성을 나타내는 블럭도이다. 도 49에 나타내는 무선 통신 시스템은 송신 장치(100)와 수신 장치(1010) 사이에서 무선 통신을 한다. 이 도 49에서 도 1과 공통되는 구성 부분에는 도 1과 동일 부호를 부여하고 그 상세한 설명을 생략한다. 도 49의 수신 장치(1010)는 도 1의 수신 장치(110)에 재부호화부(1017), 다치 변조부(1018), 레플리카 생성부(1019) 및 가산기(1020)를 추가한 구성을 채용한다. 또한, 수신 장치(1010)는 제 2 복호부(1016)의 내부 구성이 도 1에 나타낸 제 2 복호부(116)와 상이하다.
재부호화부(1017)는 제 1 복호부(114)에 의해 복호된 데이터를 다시 부호화하여 다치 변조부(1018)에 출력한다. 다치 변조부(1018)는 송신 장치(100)의 다치 변조부(102)와 동일한 변조 처리를 실시하여 심볼을 생성하고, 생성한 심볼을 레플리카 생성부(1019)에 출력한다. 본 실시예에서는 다치 변조부(102)에서 8 PSK 변조가 행하여지기 때문에, 다치 변조부(1018)에서도 8 PSK 변조가 행하여진다.
레플리카 생성부(1019)에 입력되는 심볼은, 다치 변조부(1018)에서, 오류가 검출되지 않은 비트만이 배치되어 있다. 레플리카 생성부(1019)는 다치 변조부(1018)로부터 출력된 심볼에 임펄스 응답(회선 추정값)을 승산하는 것에 의해, 오류가 검출되지 않은 비트의 레플리카를 생성한다.
가산기(1020)는 버퍼(112)로부터 출력되는 수신 신호로부터 레플리카생성부(1019)에 의해 생성된 레플리카를 공제한다. 제 2 복조부(115)는 가산기(1020)의 출력 신호를 복조한다.
도 50은 도 49에 나타내는 제 1 복조부(113), 제 1 복호부(114) 및 재부호화부(1017)의 내부 구성을 나타내는 블럭도이다. 도 51은 도 49에 나타내는 제 2 복조부(115) 및 제 2 복호부(1016)의 내부 구성을 나타내는 블럭도이다. 이 도 50 및 도 51에서 도 3 또는 도 4와 공통되는 구성 부분에는 도 3 또는 도 4와 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
오류 정정 복호 회로(142∼144)는 오류 정정 복호 결과를 대응하는 오류 정정 부호화 회로(1071∼1073), 전환 회로(1061∼1063) 및 전환 회로(1074∼1076)에 출력한다.
오류 정정 부호화 회로(1071∼1073)는 대응하는 오류 정정 복호 회로(142∼144)로부터 출력된 복호 결과를 재차 오류 정정 부호화하여, 부호화 비트열을 대응하는 전환 회로(1074∼1076)에 출력한다. 전환 회로(1074∼1076)는 대응하는 오류 검출 회로(145∼147)로부터 출력된 오류 검출 결과를 참조하여, 오류가 검출되지 않은 비트에 대해 인터리브 회로(1077)에 출력한다.
인터리브 회로(1077)는 오류가 검출되지 않은 비트에 대하여, 입력 비트열을 소정의 규칙에 따라서 다시 재배열하여, 다치 변조부(1018)에 출력한다. 또한, 인터리브 회로(1077)는 레플리카를 생성하는 심볼을 나타내는 신호를 레플리카 생성부(1019)에 출력한다.
제 2 복호부(1016)의 오류 정정 복호 회로(162∼164)는 디인터리브 후의 각비트를 오류 정정 복호한다. 전환 회로(1061∼1063)는 대응하는 오류 정정 복호 회로(162∼164)의 복호 결과 중, 대응하는 오류 검출 회로(142∼144)에서 오류가 검출되지 않은 비트만을 오류 검출 회로(165∼167) 및 직렬화 회로(168)에 출력한다.
여기서, 데이터 열을 오류 정정 부호화하여 다치 변조하는 종래의 통신 방식으로는, 심볼을 구성하는 모든 비트에 대하여 오류 없이 검출할 수 없으면 레플리카를 생성할 수가 없다. 이에 반하여, 상기한 바와 같이 본 실시예에서는 오류가 검출되지 않은 비트만의 레플리카를 생성할 수 있다. 그리고, 1 비트라도 오류가 검출되지 않은 것이 있으면, 수신 신호로부터 오류가 검출되지 않은 비트의 레플리카를 공제함으로써, 간섭 에너지를 저감할 수 있다.
도 52∼도 54는 이것을 설명하기 위한 신호 배치도로서, 도 52(a), 도 52(b)는 S0만이 오류 검출되지 않은 경우, 도 53(a), 도 53(b)는 S0, S1이 오류 검출되지 않은 경우, 도 54(a), 도 54(b)는 S0과 S2에 오류 검출되지 않은 경우를 각각 나타낸다. 그리고, 도 52(a), 도 53(a), 도 54(a)는 8 PSK에서의 수신 신호 및 레플리카를 나타내고, 도 52(b), 도 53(b), 도 54(b)는 8 PSK에서의 수신 신호로부터 레플리카를 공제한 후의 신호를 나타내는 신호 배치도이다.
도 52(a), 도 53(a), 도 54(a)에서, 신호점(11-1∼11-8)은 수신 신호를 나타낸다. 도 52(a)의 신호점(12-1, 12-2), 도 53(a)의 신호점(31-1∼31-4) 및 도 54(a)의 신호점(41-1∼41-4)은 레플리카를 나타낸다. 또, 도 54(a)의 경우에는, S2에 의해서, 레플리카가 신호점(41-1, 41-2)인 경우와, 신호점(41-3, 41-4)인 경우의 2 종류가 있으며, 신호점(41-1, 41-2)일 확률쪽이 상당히 높다.
도 52(b)의 신호점(22-1∼22-8), 도 53(b)의 신호점(32-1∼32-8) 및 도 54(b)의 신호점(42-1∼42-4)은 수신 신호로부터 레플리카를 공제한 후의 신호를 나타낸다.
도 52∼54에서, 원점으로부터 신호점까지의 거리의 2승 평균인 평균 심볼 파워가 레플리카 제거 전후에서 약 0.57배, 약 0.15배, 약 0.15배(신호점(431-1, 431-2)인 경우) 또는 0.85배(신호점(431-3, 431-4)인 경우)로 된다.
이와 같이, 본 실시예에 따르면, 오류가 검출되지 않은 비트만의 레플리카를 생성하여 수신 신호로부터 레플리카를 공제함으로써, 간섭을 효과적으로 억압할 수 있다. 그리고, 간섭을 억압한 수신 신호에 근거하여 복조 처리를 행함으로써, 양호한 정밀도로 복조 처리를 실행할 수 있다.
또, 레플리카를 생성할 때는 가장 간섭 파워가 작게 되도록 한다. 이것은 평균 심볼 파워를 최소가 되도록 하는 것에 상당한다. 이러한 레플리카를 고려하기 위해서는 최소 자승법을 이용한다. 이하의 수학식 1은 최소 자승법을 나타내고 있다.
(수학식 1)
수학식 1에서, S(X)는 후보 신호이고, R은 레플리카이며, N은 S(X)의 개수이다. 생각될 수 있는 모든 S(X)에 대해서 R을 공제한 후의 평균 파워를 구하여, 이것을 미분해서 0으로 되는 레플리카 R을 구하면, 그 실부는 후보로 되는 S(X)의 실부의 평균값, 레플리카의 허부는 후보로 되는 S(X)의 허부의 평균값으로 된다.
예컨대, 도 52(a)에서는 S0이 Q 축의 좌측인 것이 확정되어 있으면, Q축 좌측의 4점의 평균값이 최적의 레플리카이다. 마찬가지로, 도 54(a)와 같이 S0과 S2가 확정되어 있으면, 후보점은 2점으로 되어, 2점의 평균값이 최적의 레플리카로 된다. 이러한 최적의 레플리카의 결정 방법은 어떠한 변조 방식에서도 공통적이다.
또한, 레플리카를 공제하기 전의 단계에서는, 오류 검출되어 있던 신호 중에는 레플리카를 공제함에 따라 오류가 정정되는 경우가 발생한다. 이 경우, 새롭게 얻어진 오류 검출되지 않은 비트도 부가하여 재차 레플리카를 생성하고, 이것을 수신 신호로부터 공제하여 재차 복조함으로써, 보다 간섭 파워를 저감할 수 있어, 오류 정정 복호의 성능이 향상된다. 단, 연산량의 제한이 있는 경우에는 소정의 회수로 중단하더라도 된다. 이 수신 방법의 흐름을 도 55의 흐름도에 나타낸다. 또, 도 55에서, k는 반복수를 나타내고, i는 오류 검출 단위의 번호를 나타내고, M은 오류 검출 단위의 총수를 나타내며, Z는 최대 반복수를 나타낸다.
또한, 레플리카를 공제함으로써 간섭 전력을 저감할 수 있다는 것은, 그 간섭이 미치는 범위에 파일럿 심볼이 존재하는 경우에는, 레플리카를 공제한 후의 파일럿 심볼을 사용하여 회선 추정을 행한 쪽이 회선 추정 정밀도가 향상된다. 그래서, 레플리카를 공제할 때마다 회선 추정을 하여 회선 추정값을 갱신함으로써, 더욱 성능을 향상시킬 수 있다. 이 수신 방법의 흐름을 도 56의 흐름도에 나타낸다.도 56은 도 55에 대하여 회선 추정 기능을 부가한 것으로, 도 55에서는 흐름이 시작되기 전에 한번 회선 추정을 행할 뿐이지만, 도 56에서는 흐름의 루프내에서도 행하고 있다. 또, 도 56에서, k는 반복수를 나타내고, i는 오류 검출 단위의 번호를 나타내고, M은 오류 검출 단위의 총수를 나타내며, Z는 최대의 반복수를 나타낸다.
또, 본 실시예는 8 PSK 이외의 변조 방식에도 적용할 수 있다. 이하, 16 QAM의 경우에 대하여 설명한다. 또, 16 QAM을 이용하는 경우, 도 49∼도 51의 각 블럭이 4 계열로 된다.
도 57∼도 60은 16 QAM의 경우의 신호 배치도이다. 도 57은 S0만이 오류 검출되지 않은 경우, 도 58은 S0과 S1이 오류 검출되지 않은 경우, 도 59는 S0과 S2가 오류 검출되지 않은 경우, 도 60은 S0, S1 및 S2가 오류 검출되지 않은 경우를 각각 나타낸다. 그리고, 도 57(a), 도 58(a), 도 59(a), 도 60(a)는 16 QAM에서의 수신 신호 및 레플리카를 나타내고, 도 57(b), 도 58(b), 도 59(b), 도 60(b)는 16 QAM에서의 수신 신호로부터 레플리카를 공제한 후의 신호를 나타내는 신호 배치도이다.
도 57(a), 도 58(a), 도 59(a), 도 60(a)에서, 신호점(51-1∼51-16)은 수신 신호를 나타낸다. 도 57(a)의 신호점(61-1, 61-2), 도 58(a)의 신호점(71-1∼71-4), 도 59(a)의 신호점(81-1∼81-4) 및 도 60(a)의 신호점(91-1∼91-8)은 레플리카를 나타낸다.
도 57(b)의 신호점(62-1∼62-16), 도 58(b)의 신호점(72-1∼72-16), 도59(b)의 신호점(82-1∼82-16) 및 도 60(b)의 신호점(92-1∼92-16)은 수신 신호로부터 레플리카를 공제한 후의 신호를 나타낸다.
도 57∼60에서, 원점으로부터 신호점까지의 거리의 2승 평균인 평균 심볼 파워가 레플리카 제거 전후에서 0.6배, 0.2배, 0.5배, 0.1배로 된다.
(실시예 19)
본 발명의 실시예 19는 실시예 18의 변형예로서, 수신시에 경로 합성을 하는 점에서 실시예 18과 상이하다.
도 61은 본 발명의 실시예 19에 따른 무선 통신 시스템의 수신 장치의 구성을 나타내는 블럭도이다. 도 61에 나타내는 무선 통신 시스템은 송신 장치(100)와 수신 장치(1110) 사이에서 무선 통신을 한다. 이 도 61에서 도 49와 공통되는 구성 부분에는 도 1과 동일한 부호를 부여하고 그 상세한 설명을 생략한다. 도 61의 수신 장치(1110)는 도 49의 수신 장치(1010)에 경로 합성 회로(1111), 지연 회로(1112) 및 경로 합성 회로(1113)를 추가한 구성을 채용한다. 또한, 수신 장치(1110)는 레플리카 생성부(1019) 및 가산기(1020)를 2개 갖는 구성을 채용한다.
경로 합성 회로(1111)는 버퍼(112)로부터 출력되는 수신 신호의 주파(主波)와, 지연 회로(1112)로부터 출력되는 지연파를 경로 합성한다. 레플리카 생성 회로(1019-1)는 다치 변조부(1018)의 출력 신호에 근거하여 주파에 대한 레플리카를 생성한다. 또한, 레플리카 생성 회로(1019-2)는 다치 변조부(1018)의 출력 신호에근거하여 지연파에 대한 레플리카를 생성한다.
가산기(1020-1)는 버퍼(112)로부토 출력된 주파로부터, 레플리카 생성 회로(1019-1)에 의해 생성한 지연파의 레플리카를 공제하여 경로 합성 회로(1113)에 출력한다. 가산기(1020-2)는 지연 회로(1112)로부터 출력된 지연파로부터, 레플리카 생성 회로(1019-2)에 의해 생성한 주파의 레플리카를 공제하여 경로 합성 회로(1113)에 출력한다. 경로 합성 회로(1113)는 가산기(1020-1, 1020-2)의 출력 신호를 합성하여 제 2 복조부(115)에 출력한다.
이와 같이, 본 실시예에 따르면, 복수의 경로를 합성하여 수신하는 경우에, 각각의 경로에 대한 레플리카를 생성하고, 각 경로에서는 생성한 레플리카 중 해당 경로 이외의 경로의 레플리카만을 수신 신호로부터 공제한다. 이것에 의해, 자신의 경로의 레플리카를 공제함으로써, 직교 복조시의 판정 법칙이 의도하지 않고 변해 버리는 것을 방지할 수 있다. 이와 같이 서로 다른 경로의 레플리카를 수신 신호로부터 공제하여 간섭을 억압하고, 간섭을 억압한 각 경로의 수신 신호를 합성함으로써 수신 품질을 향상시킬 수 있다.
(실시예 20)
본 발명의 실시예 20은 실시예 18의 변형예로서, 오류가 검출된 비트도 이용하여 레플리카를 생성하는 점에서 실시예 18과 상이하다.
도 62는 본 발명의 실시예 23에 따른 무선 통신 시스템의 수신 장치의 제 1 복조부(113), 제 1 복호부(114) 및 재부호화부(1017)의 내부 구성을 나타내는 블럭도이다. 이 도 62에서 도 50과 공통되는 구성 부분에는 도 50과 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
전환 회로(1171∼1173)는, 대응하는 오류 검출 회로(145∼147)에서 오류가 검출되지 않은 경우에, 대응하는 승산기(1174∼1176)에 대하여 "α"를 출력한다. 한편, 대응하는 오류 검출 회로(145∼147)에서 오류가 검출된 경우에는, 대응하는 승산기(1174∼1176)에 대하여 "β"를 출력한다. 단, α≥β이다.
승산기(1174∼1176)는 대응하는 전환 회로(1171∼1173)의 출력값을 대응하는 오류 정정 부호화 회로(1071∼1073)로부터의 출력 비트에 승산한다. 이것에 의해, 승산기(1174∼1176)는 오류 정정 부호화 회로(1071∼1073)에 의해 생성된 부호화 비트열에 오류 유무에 따른 가중치를 부가하고 있다.
이와 같이, 본 실시예에 따르면, 가중치를 부가한 비트열에 근거하여 레플리카를 생성한다. 이것에 의해, 간섭 제거 효과를 높일 수 있다.
(실시예 21)
상기 실시예 18∼20에서, 1 심볼 중에 오류가 검출되지 않은 비트가 존재하면, 그것을 이용하여 레플리카를 생성할 수 있어, 수신 신호로부터 레플리카를 공제함으로써 오류가 정정되는 비트도 발생한다. 또한 많은 비트의 오류가 정정되면 보다 정확한 레플리카를 생성할 수 있어, 이것을 반복하면 많은 비트의 오류를 정정할 수 있게 된다.
이로 인해, 송신 장치에서 오류 검출 단위로 미리 품질차를 부여한 경우에는, 품질이 높은 비트가 거의 확실히 오류없이 복호되고, 그 레플리카를 생성하여 수신 신호로부터 공제함으로써, 품질이 낮은 비트도 순차적으로 오류가 정정된다고 기대되어, 전체적으로 오류 정정 능력의 향상을 도모할 수 있다. 따라서, 복수의 오류 검출 단위의 신호에 미리 품질차를 부가하는 것은, 오류 정정 능력의 향상을 위해 매우 유효하다. 실시예 21은 복수의 오류 검출 단위의 신호에 미리 품질차를 부여한 경우에 대하여 설명한다.
도 63은 본 발명의 실시예 21에 따른 송신 장치의 구성을 나타내는 블럭도로서, 송신 파워에 따라 품질차를 부여하는 경우를 나타낸다. 도 63에서, 송신 데이터는 먼저 병렬화 회로(1201)에 입력된다. 병렬화 회로(1201)는 송신 데이터를 2 계열로 병렬화하여 오류 검출 비트 부가 회로(1202∼1203)에 출력한다. 오류 검출 비트 부가 회로(1202∼1203)는 미리 정해진 오류 검출 단위마다 병렬화 회로(1201)로부터의 입력 비트에 대하여 오류 검출 비트를 부가한다. 승산기(1204)는 오류 검출 비트 부가 회로(1203)로부터 출력된 부호화 비트열을 증폭시켜, 오류 검출 비트 부가 회로(1202)에 대하여 품질차를 부여한다. 다치 변조부(1205)는 오류 검출 비트 부가 회로(1202) 및 승산기(1204)로부터 출력된 부호화 비트열을 다치 변조하여, 변조한 신호에 업 컨버트나 주파수 변환 등의 소정의 무선 송신 처리를 실시해서 안테나(1206)로부터 무선 송신한다. 이상의 구성에 의해, 송신 데이터에 대하여 송신 파워에 따라 품질차를 부여할 수 있다.
여기서, 16 QAM이나 8 PSK 등의 비트마다 품질이 다른 변조 방식을 이용하는 경우에는, 원래 비트마다 품질이 상이하다. 도 64는 본 발명의 실시예 21에 따른송신 장치의 구성을 나타내는 블럭도로서, 16 QAM의 상위 비트(S0, S1)와 하위 비트(S2, S3)에 다른 오류 검출 단위의 신호를 할당한 경우를 나타내고 있다.
도 64에서 도 63과 공통되는 구성 부분에는 도 63과 동일한 부호를 부여하고 그 상세한 설명을 생략한다. 병렬화 회로(1211)는 오류 검출 비트 부가 회로(1202)로부터 출력된 부호화 비트열을 상위 비트(S0, S1)의 2 계열로 병렬화하여 16 QAM 변조부(1213)에 출력한다. 병렬화 회로(1212)는 오류 검출 비트 부가 회로(1203)로부터 출력된 부호화 비트열을 하위 비트(S2, S3)의 2 계열로 병렬화하여 16 QAM 변조부(1213)에 출력한다. 16 QAM 변조부(1213)는 병렬화 회로(1211) 및 병렬화 회로(1212)로부터 출력된 부호화 비트열을 16 QAM으로 변조하고, 변조한 신호에 업 컨버트나 주파수 변환 등의 소정의 무선 송신 처리를 실시하여 안테나(1206)로부터 무선 송신한다.
이 경우, 품질은 상위 비트에 할당한 오류 검출 단위의 신호쪽이 양호하며, 상위 비트는 정밀도가 나쁜 회선 추정값을 이용하더라도, 멀티패스간섭이 큰 상황에서도, 어느 정도 복조가 가능하다. 상위 비트에 의한 오류 검출 단위로 오류가 검출되지 않으면, 그것을 이용하여 레플리카를 작성할 수 있기 때문에, 하위 비트에 의한 오류 검출 단위의 비트도 오류없이 복조될 가능성이 있다.
또한, 오류 검출의 단위는 클수록 오류가 검출될 가능성이 높으며, 오류 검출 단위의 크기를 복수 설치함으로써 오류 검출 단위마다 품질차를 부여할 수 있다. 도 65는 본 발명의 실시예 21에 따른 송신 장치의 구성을 나타내는 블럭도로서, 오류 검출 단위의 크기를 복수 설치함으로써 품질차를 부여하는 경우를 나타낸다. 또, 도 65에서 도 63과 공통되는 구성 부분에는 도 63과 동일 부호를 부여하고 그 상세한 설명을 생략한다.
도 65에서, 오류 검출 비트 부가 회로(1221, 1222)는 미리 정해진 오류 검출 단위마다 병렬화 회로(1201)로부터의 입력 비트에 대하여 오류 검출 비트를 부가한다. 단, 오류 검출 비트 부가 회로(1221)에 입력되는 비트수가 오류 검출 비트 부가 회로(1222)에 입력되는 비트수의 2배로 되어 있다. 따라서, 오류 검출 비트 부가 회로(1222)에 입력되는 비트쪽이 오류 검출될 확률이 낮아진다. 혼합부(1223)는 오류 검출 비트 부가 회로(1221) 및 오류 검출 비트 부가 회로(1222)로부터 출력된 부호화 비트열을 혼합하여 다치 변조부(1205)에 출력한다. 이상의 구성에 의해, 송신 데이터에 대하여 오류 검출의 크기에 따라 품질차를 부여할 수 있다.
또한, 오류 정정 부호화 처리에서, 그 부호화율이나 부호의 선택 방에 따라 오류 검출 단위마다 품질차를 부여할 수 있다. 도 66은 본 발명의 실시예 21에 따른 송신 장치의 구성을 나타내는 블럭도로서, 부호화율이나 부호의 선택 방법에 따라 품질차를 부여하는 경우를 나타낸다. 또, 도 66에서 도 63과 공통되는 구성 부분에는 도 63과 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
도 66에서, 콘볼루션 부호화 회로(1231)는 오류 검출 비트 부가 회로(1202)로부터 출력된 부호화 비트열에 대하여 부호화율 「1/2」의 콘볼루션 부호화를 행한다. 콘볼루션 부호화 회로(1232)는 오류 검출 비트 부가 회로(1203)로부터 출력된 부호화 비트열에 대하여 부호화율 「3/4」의 콘볼루션 부호화를 행한다. 따라서, 콘볼루션 부호화 회로(1231)쪽이 콘볼루션 부호화 회로(1232)보다도 부호화율이 작기 때문에, 품질이 양호하다. 이상의 구성에 의해, 송신 데이터에 대하여 부호화율을 변경함으로써 품질차를 부여할 수 있다.
여기서, CDMA에서는 칩수(확산율)나 파워(오류 정정 단위마다의 파워비)에 따라 전송 품질을 상세하게 제어할 수 있다. 따라서, 이들을 제어하여 오류 검출 단위마다 품질차를 부여할 수 있다. 도 67은 본 발명의 실시예 21에 따른 송신 장치의 구성을 나타내는 블럭도로서, 확산율에 따라 품질차를 부여하는 경우를 나타낸다. 또, 도 67에서 도 63과 공통되는 구성 부분에는 도 63과 동일 부호를 부여하고 그 상세한 설명을 생략한다.
도 67에서, 확산 회로(1241)는 오류 검출 비트 부가 회로(1202)로부터 출력된 부호화 비트열을 확산율 「16」으로 확산한다. 확산 회로(1242)는 오류 검출 비트 부가 회로(1203)로부터 출력된 부호화 비트열을 확산율 「32」로 확산한다. 따라서, 확산 회로(1242)쪽이 확산 회로(1241)보다도 확산율이 크기 때문에, 품질이 양호하다. 이상의 구성에 의해, 송신 데이터에 대하여 확산율을 변경함으로써 품질차를 부여할 수 있다.
이와 같이, 본 실시예에 따르면, 송신 장치에서 복수의 오류 검출 단위의 신호에 미리 품질차를 부여할 수 있기 때문에, 수신 장치의 오류 정정 능력의 향상을 도모할 수 있다.
(실시예 22)
본 발명의 실시예 22는 실시예 18의 변형예로서, 간섭을 제거할 때에 오류검출의 단위에 관계없이, 미리 평균적으로 품질이 양호하다고 알고 있는 비트분만 간섭을 제거하는 것이다. 특히 최초의 스테이지에서의 간섭 제거에서는 틀릴 가능성이 높은 비트로 레플리카를 생성하면, 오히려 간섭을 늘어버리게 되기 때문에, 이 방법의 효과는 높다. 미리 품질이 양호하다고 알고 있다는 의미는, 실시예 21로 나타낸 바와 같이, 일부러 품질차를 부여하거나 또는 16 QAM 등의 다치 변조 등에 의해서 자연스럽게 품질차가 있는 경우 등을 포함한다.
본 실시예에서는 8 PSK을 예에 설명한다. 도 68은 본 발명의 실시예 22에 따른 무선 통신 시스템의 수신 장치의 구성을 나타내는 블럭도이다. 도 68에 나타내는 무선 통신 시스템은 송신 장치(100)와 수신 장치(1310) 사이에서 무선 통신을 한다. 이 도 68에서 도 49와 공통되는 구성 부분에는 도 49와 동일한 부호를 부여하고 그 상세한 설명을 생략한다. 도 68의 수신 장치(1310)는 도 49의 수신 장치(1010)의 재부호화부(1017) 대신에 인터리브부(1317)를 추가한 구성을 채용한다. 도 69는 도 68에 나타내는 제 1 복조부(113), 제 1 복호부(114) 및 인터리브부(1317)의 내부 구성을 나타내는 블럭도이다. 이 도 69에서 도 50과 공통되는 구성 부분에는 도 50과 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
8 PSK는, S0, S1은 평균적으로 품질이 양호하고, S2는 평균적으로 품질이 나쁜 것을 알고 있다. 그래서, 도 68에 나타내는 수신측 장치(1310)는 디인터리브 회로(141)로부터 출력된 S0, S1을 인터리브부(1317)의 인터리브 회로(1371)에도 출력한다.
인터리브 회로(1371)는 송신측 장치에 구비된 인터리브 회로(128)와 동일 규칙으로 비트열 S0, S1을 재배열한다. 다치 변조부(1018)는 송신측 장치에 구비된 다치 변조부(102)와 동일한 변조 처리를 실시하여 심볼을 생성하고, 생성한 심볼을 레플리카 생성부(1019)에 출력한다.
레플리카 생성부(1019)에 입력되는 심볼은, 다치 변조부(1018)에서, 비트 S0, S1만이 배치되어 있다. 레플리카 생성부(1019)는 다치 변조부(1018)로부터 출력된 심볼에 임펄스 응답(회선 추정값)을 승산하는 것에 의해, 비트 S0, S1의 레플리카를 생성한다. 또, 스테이지가 진행하여 전체적으로 품질이 양호해지면 모든 비트에 대하여 실행하도록 전환하더라도 된다.
이와 같이, 본 실시예에 따르면, 미리 평균적으로 품질이 양호하다고 알고 있는 비트만의 레플리카를 생성하여, 수신 신호로부터 레플리카를 공제하는 것에 의해, 간섭을 효과적으로 억압할 수 있다. 그리고, 간섭을 억압한 수신 신호에 근거하여 복조 처리를 실행함으로써, 양호한 정밀도로 복조 처리를 실행할 수 있다.
또, 송신측 장치로는 어떠한 코딩을 행하더라도 무방하다. 또한, 16 QAM 등에서는 상위 비트에서만 간섭 파워를 저감할 수 있지만, 하위 비트에서만은 간섭 파워를 저감하는 것은 가능하지 않기 때문에, S0, S1만을 이용하는 것은 특히 유효하다. 64 QAM 등도 마찬가지이지만, 64 QAM에서는 품질이 3 단계이기 때문에, 스테이지가 진행할 때마다 S0과 S1, S0∼S3, S0∼S5 등의 형편에 반영하는 비트를 늘려감으로써 효과를 기대할 수 있다.
(실시예 23)
본 발명의 실시예 23은 실시예 22와 거의 마찬가지이지만, 품질이 양호한 비트 중에서도 더욱 우도가 높은 비트만을 선택하여 레플리카를 생성하는 점이 상이하다. 이것은, 평균적으로 품질이 양호한 비트라도, 모든 비트가 동일 품질이 아닌 것을 고려한 것이다. 예컨대, 8 PSK의 S0, S1은 평균적으로 품질이 양호하지만, 하위 비트인 S2 다음으로는 그 품질은 상이하다.
도 70은 본 발명의 실시예 23에 따른 무선 통신 시스템의 수신측 장치의 제 1 복조부(113), 제 1 복호부(114) 및 인터리브부(1317)의 내부 구성을 나타내는 블럭도이다. 이 도 70에서 도 69와 공통되는 구성 부분에는 도 69와 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
도 70에 나타내는 인터리브부(1317)는, 판정 회로(1372, 1373)가 S0, S1의 우도와 임계값과의 대소 관계를 판정하여 전환 회로(1374, 1375)를 제어하고, 우도가 임계값보다 큰 비트만 디인터리브 회로(141)의 출력 신호를 인터리브 회로(1371)에 출력한다.
이와 같이, 품질이 양호한 비트중에서도 또한 우도로 선별하여 레플리카를 생성하여, 수신 신호로부터 레플리카를 공제함으로써 간섭을 효과적으로 억압할 수 있다. 그리고, 간섭을 억압한 수신 신호에 근거하여 복조 처리를 실행함으로써, 양호한 정밀도로 복조 처리를 행할 수 있다.
또, 우도는, 복조시의 판정축으로부터의 거리 등으로 구해지고, 상위로부터 몇 개 선택하라는 기준이나, 어떤 임계값을 초과하라는 기준이 있어, 어느 것으로고르더라도 무방하다.
(실시예 24)
본 발명의 실시예 24는, 실시예 23과 마찬가지로, 평균적으로 품질이 양호한 비트라도 모든 비트가 동일한 품질이 아닌 것이 있다는 점을 고려한 것으로, 품질이 양호한 비트에 대하여 더욱 우도를 승산하여 레플리카를 생성해서 간섭 제거하는 점이 상이하다.
또, 본 실시예에서는 16 QAM을 예로 설명한다. 도 71은 본 발명의 실시예 24에 따른 무선 통신 시스템의 수신 장치의 구성을 나타내는 블럭도이다. 도 71에 나타내는 무선 통신 시스템은 송신 장치(100)와 수신 장치(1410) 사이에서 무선 통신을 한다. 이 도 71에서 도 69와 공통되는 구성 부분에는 도 69와 동일한 부호를 부여하고 그 상세한 설명을 생략한다. 16 QAM은 I측과 Q측의 신호가 독립된 것이므로, 수신 장치(1410)는 I측의 레플리카를 S0으로부터, Q측의 레플리카를 S1로부터 각각 생성한다.
도 71에 나타내는 수신측 장치(1410)는, I측 레플리카 생성부(1411)가 S0의 레플리카를 생성하고, 승산기(1412)가 I측 레플리카 생성부(1411)의 출력 신호에 S0의 우도를 승산한다. 또한, Q측 레플리카 생성부(1413)가 S1의 레플리카를 생성하고, 승산기(1414)가 Q측 레플리카 생성부(1413)의 출력 신호에 S1의 우도를 승산한다. 그리고, 가산기(1415)가 승산기(1412)의 출력 신호와 승산기(1414)의 출력 신호를 가산하여 가산기(1020)에 출력한다.
이와 같이, 품질이 양호한 비트에 대하여, 그 레플리카에 또한 우도를 승산하여 레플리카를 생성하고, 수신 신호로부터 레플리카를 공제함으로써, 확실할 것 같은 비트로부터 생성된 레플리카일수록 간섭 제거 효과가 높아져, 간섭을 효과적으로 억압할 수 있다. 그리고, 간섭을 억압한 수신 신호에 근거하여 복조 처리를 실행함으로써, 양호한 정밀도로 복조 처리를 행할 수 있다. 또, 우도가 낮은 비트로부터 생성된 레플리카는 그 크기가 작고 간섭 제거 효과는 작으므로, 판정을 잘못했다고 해도 피해는 작아 복조 정밀도에 대한 영향은 적다.
(실시예 25)
본 실시예는 실시예 17∼21과 실시예 22∼24를 조합시킨 것이다. 오류 검출되지 않은 단위의 신호는 분명히 올바르므로, 품질이 나쁜 비트이더라도 오류 검출되지 않은 신호는 모두 레플리카 생성에 사용한다. 그때에 실시예 23나 24와 같은 우도의 반영을 하더라도 무방하다. 또한, 오류 검출된 단위의 신호의 우도를 낮추어 놓는 등도 유효하다.
도 72는 본 발명의 실시예 25에 따른 무선 통신 시스템의 수신측 장치의 제 1 복조부(113), 제 1 복호부(114) 및 인터리브부(1317)의 내부 구성을 나타내는 블럭도로서, 실시예 18과 실시예 22를 조합시킨 경우의 8 PSK 변조 사용의 예를 나타낸다. 이 도 72에서 도 69와 공통되는 구성 부분에는 도 69와 동일한 부호를 부여하고 그 상세한 설명을 생략한다.
전환 회로(1376)는 오류 검출 회로(147)의 검출 결과에 근거하여, S2 중에오류가 검출되지 않은 것만을 인터리브 회로(1371)에 출력한다.
이와 같이, 품질이 나쁜 비트이고 오류가 검출되지 않은 것을 레플리카 생성에 이용함으로써, 간섭 억압 효과가 더 높아진다. 실시예 19와 조합하면, 오류가 검출되지 않은 단위의 비트는 우도의 대소에 의하지 않고 레플리카 생성에 사용할 수 있다는 점에서 효과가 보다 커진다. 실시예 20과 조합하면, 오류가 검출되지 않은 단위의 비트는 확실할 것이 완전하기 때문에, 수신 우도에 관계없이 우도를 1로 하여 레플리카 생성을 행할 수 있다는 점에서 효과가 커진다.
(실시예 26)
본 실시예에서는, 복수의 오류 검출 단위를 설정하여 데이터를 오류 검출 단위마다 오류 검출 부호화하는 본 발명의 디지털 무선 통신 시스템에서의 재송 방법으로서, 오류가 검출된 단위의 비트를 동일한 비트에 할당하여 재송하고, 신규의 송신 데이터는 오류가 검출되지 않은 단위의 비트가 할당되어 있었던 비트에 할당하는 방법에 대하여 설명한다. 이때 신규 데이터가 없으면, 다치수를 줄인 상태로 재송하더라도 된다.
도 73(a), 도 73(b), 도 73(c)는 본 실시예의 재송 방법을 설명하기 위한 신호 배치도이다. 도 73(a), 도 73(b), 도 73(c)는 16 QAM으로 S0과 S1만이 오류 검출되지 않은 단위인 경우를 나타낸다. 도 73(a)는 최초에 송신한 데이터(1, 1, 1, 1)를 나타내고, 도 73(b)는 S0, S1로 신규 송신하고, S2, S3으로 재송한 데이터(0, 1, 1, 1)를 나타낸다. 또한, 도 73(c)는 재송한 S2, S3(1, 1)을 합성한 상태를 나타낸다.
도 73(c)쪽이 도 73(a)보다 분명히 신호간 거리가 크게 되어 있는 것을 알 수 있다(잡음 진폭은 sqrt(2)배로 되지만, 신호간 거리는 2배로 되기 때문에, 특성이 3㏈ 개선됨). 또한, S2, S3의 하위 2 비트이기 때문에, 제 1 사분면에 QPSK 형상의 맵핑으로서 표시되어 있는 것을 알 수 있다. 저장 규칙은 16 QAM인 경우 이하와 같다(RI는 수신 신호의 실부, RQ는 수신 신호의 허부, MI는 저장하는 신호의 실부, MQ는 저장하는 신호의 허부를 각각 나타냄).
MI : if S0=0 then [if RI>0 then MI=0 else MI=-MI]
else [if RI<0 then MI=0 else MI=MI]
MQ : if S1=1 then [if RQ>0 then MQ=0 else MQ=-MQ]
else [if RQ<0 then MQ=0 else MQ=MQ]
또한, 합성하는 경우에는 수신 신호의 실부 및 허부 모두 절대값을 취하고 나서 합성한다.
이와 같이, 오류가 검출된 단위의 비트를 재송하여 합성하는 것에 의해, 품질이 향상하여 오류가 없어질 가능성이 증가한다. 그래도 오류가 검출되는 경우에는, 재차 재송할 수 있어, 몇 번이라도 재송이 가능하다. 이것은 하이브리드 ARQ라 부르고 있는 기술의 일종이라고 생각된다.
또, 도 73(a), 도 73(b), 도 73(c)는 재송 신호의 크기가 최초의 신호의 크기와 동일한 예를 나타내었지만, 페이딩의 변동 등에 의해서 크기가 다르더라도 사용할 수 있다. 또한, 본 발명은 변조 방식, 합성 방법을 설명하지 않는다.
또한, 도 73(a), 도 73(b), 도 73(c)에서는 S0, S1이 오류 검출되지 않은 경우가 예를 나타내고 있지만, S0만의 경우는 제 1 사분면과 제 4 사분면에서 신호점 8점의 후보로서 잔존하여, S1, S2, S3의 복호가 양호한 정밀도로 실행될 수 있다. S1만의 경우는 제 1 사분면과 제 2 사분면에서 신호가 8점의 후보로서 잔존하여, S0, S2, S3을 양호한 정밀도로 복조할 수 있다. 또한, S0, S2의 경우는 Q축상에 4점의 후보로서 잔존하여, S1, S3을 양호한 정밀도로 복조할 수 있다. 또한, 64 QAM이나 다치의 경우에는, 하위 비트에 대해서는, 상위 비트의 복조시의 수신 신호의 절대값을 취하고 나서 판정축이 원점을 지나도록 고정값을 공제하여 새로운 수신 신호로 변환하고, 이것을 하위로 감에 따라서 반복하여 실행해서, 오류가 검출되게 된 단계에서 상기한 동일한 조작을 함으로써, 마찬가지의 효과가 얻어진다.
또한, 상기 실시예 17∼25에서 나타낸 바와 같은 간섭 제거를 사용하여 재송을 행하는 경우에는, 수신 신호 중에 오류 검출되지 않은 단위를 공제하고 나서 맵핑 변환을 행하고, 변환 후의 신호를 저장해 두며, 재송한 신호를 합성함으로써, 재송 후의 신호의 품질을 향상시킬 수 있고, 또한 수신 버퍼의 용량을 삭감할 수 있다.
이것은, 종래 방식에서는, 하나의 심볼내에서, 재송하는 비트와 재송하지 않는 비트가 혼재하면, 비트마다 분해하고 비트마다의 우도를 구하여 그것을 보존해 두지 않으면 안되는데 반하여, 본 실시예를 이용하면, 간섭을 제거한 후의 수신 심볼을 유지하는 것만으로 끝나기 때문이다.
예컨대 16 QAM에서, S0만 오류 검출되지 않은 단위에 들어가 있다고 하면,보통은 S1, S2, S3에 대해서 각각 소프트 판정값을 기억시켜 두고, 재송 신호도 비트마다 분해하고 나서 각각의 계열에 대해 합성을 행해야 하지만, S0을 제거한 심볼에 맵핑 변환을 실시하여 기억해 두고, 재송시에는 S0에 새로운 정보를 실고, S1, S2, S3에 1회째와 동일한 신호를 실어, 2개의 신호를 합성할 수 있어, 그 경우 보통의 기억 방법의 1/3의 버퍼량으로 끝난다. 합성은 최대비 합성 등을 행하면 된다. 이 예의 경우, 재송 데이터와 동시의 신호로 송신된 신규의 S0은 통상의 복조에 의해서 복조될 수 있다. 또한, 합성 후의 신호에 의해서 오류 검출되지 않은 단위가 있는 경우에는, 그것을 사용하여 실시예 1∼25와 같은 우도의 갱신이나 간섭 제거가 가능하다.
(실시예 27)
본 실시예에서는 실시예 26의 변형예로서, 다른 품질의 비트에 다른 오류 검출 단위를 할당하여, 품질이 양호한 비트에서 오류가 검출되지 않고 품질이 나쁜 비트에서 오류가 검출된 경우에, 오류가 검출된 단위의 비트를 품질이 양호한 비트에 할당하여 재송하고, 신규의 송신 데이터를 그 할당 변경에 의해서 빈 비트에 할당해서 송신하는 방법에 대하여 설명한다. 이때 신규의 데이터가 없으면, 다치수를 줄인 상태로 재송하더라도 된다.
도 74(a), 도 74(b), 도 74(c)는 본 실시예의 재송 방법을 설명하기 위한 신호 배치도이다. 도 74(a), 도 74(b), 도 74(c)는 16 QAM에서 S0과 S1만이 오류 검출되지 않은 단위인 경우를 나타낸다. 도 74(a)는 최초에 송신한 데이터(1, 1, 1,1)를 나타내고, 도 74(b)는 S0, S1로 재송하고, S2, S3으로 신규 송신한 데이터(1, 1, 0, 1)를 나타낸다(1회째의 송신으로 S2, S3에 실리고 있었던 데이터는 S0, S1에 실려짐). 또한, 도 74(c)는 재송한 데이터를 합성한 상태를 나타낸다.
도 74(c)쪽이 도 74(a)보다 분명히 신호간 거리가 크게 되어 있는 것을 알 수 있다(잡음 진폭은 sqrt(2)배로 되지만, 재송시에는 품질이 양호한 비트로 할당을 변경하고 있으므로, 신호의 진폭은 2배 또는 4배로 되어, 평균적으로 7㏈ 성능이 개선됨). 또한, 재송시에는 S0, S1의 상위 2 비트이기 때문에, 원점을 중심으로 한 QPSK 형상의 맵핑으로서 복조하면 된다. 저장 규칙은 16 QAM인 경우에는 이하와 같다(RI는 수신 신호의 실부, RQ는 수신 신호의 허부, MI는 저장하는 신호의 실부, MQ는 저장하는 신호의 허부를 각각 나타냄). 또한, rf는 기준 크기(신호점간 거리)를 나타낸다.
MI : if S0=0 then MI=MI+rf
else MI=-(MI-rf)
MQ : if S1=0 then MQ=MQ+rf
else MQ=-(MQ-rf)
또, 합성하는 경우에는 수신 신호 그 자체를 합성한다.
이와 같이, 오류가 검출된 단위의 비트를 품질이 양호한 비트에 할당하여 재송해서 합성함으로써, 더욱 품질이 향상하여 오류가 없어질 가능성이 증가된다. 그래도 오류가 검출되는 경우에는, 재차 재송할 수 있어, 몇 번이라도 재송이 가능하다. 이것은 하이브리드 ARQ라고 부르고 있는 기술의 일종이라고 생각된다.
또, 도 74(a), 도 74(b), 도 74(c)는 재송 신호의 크기가 최초의 신호의 크기와 동일한 예를 나타내었지만, 페이딩의 변동 등에 의해서 크기가 다르더라도 사용할 수 있다. 또한, 본 발명은 변조 방식, 합성 방법을 설명하지 않는다.
또한, 도 74(a), 도 74(b), 도 74(c)에서는 S0, S1이 오류 검출되지 않은 경우가 예를 나타내고 있지만, S0만인 경우에서는 1회째에 S2에 실려 있었던 정보가 2회째에는 S0에 실려 있어, 상기와 마찬가지의 합성에 의해 양호한 정밀도로 복조할 수 있고, S1, S3에 대해서는 동일의 것이 2개 가산되기 때문에, 3㏈ 양호한 정밀도로 복조할 수 있고, 이후에 S2에 새로운 정보가 실리고 있다. S1만인 경우에는 1회째에 S3에 실려 있었던 정보가 2회째에는 S1에 실려 있어, 상기와 마찬가지의 합성에 의해 양호한 정밀도로 복조할 수 있으며, S2, S4에 대해서는 동일의 것이 2개 가산되기 때문에, 3㏈ 양호한 정밀도로 복조할 수 있고, 이후에 S3에 새로운 정보가 실리고 있다. 또한, S0, S2인 경우 S1, S3에 관해서는 동일의 것이 2개 가산되기 때문에, 3㏈ 양호한 정밀도로 복조할 수 있고 이후에 S0, S2에 새로운 정보가 실리고 있다. 또한, 64 QAM이나 다치의 경우에는, 하위 비트에 대해서는, 상위 비트의 복조시의 수신 신호의 절대값을 취하고 나서 판정축이 원점을 지나도록 고정값을 공제하여 새로운 수신 신호로 변환하고, 이것을 하위로 감에 따라서 반복해서 실행하여, 오류가 검출되게 된 단계에서 상기와 마찬가지의 조작을 함으로써 마찬가지의 효과가 얻어진다.
또한, 실시예 26과 마찬가지로, 상기 실시예 17∼25에서 나타낸 바와 같은 간섭 제거를 사용하여 재송을 하는 경우에는, 수신 신호 중에 오류 검출되지 않는단위를 공제하고 나서 맵핑 변환을 행하고, 변환 후의 신호를 저장해 두고 재송한 신호를 합성함으로써, 재송 후의 신호의 품질을 향상할 수 있고, 또한 수신 버퍼의 용량을 삭감할 수 있다.
예컨대, 16 QAM에서, S0만 오류 검출되지 않은 단위에 들어가 있다고 하면, 보통은 S1, S2, S3에 대해서 각각 소프트 판정값을 기억시켜 두고, 재송 신호도 비트마다 분해하고 나서 각각의 계열에 대해 합성을 행해야 하지만, S0을 제거한 심볼에 맵핑 변환을 실시하여 기억해 두고, 재송시에는 S2에 새로운 정보를 싣고, S2에 실려 있었던 정보를 S0에 실으며, S1, S3에 1회째와 동일한 신호를 싣고, S2에 새로운 정보를 실으며, 2개의 신호를 합성할 수 있어, 그 경우 보통의 기억 방법의 1/3의 버퍼량으로 끝난다. 합성은 최대비 합성 등을 하면 된다. 이 예의 경우, 재송 데이터와 동시의 신호로 송신된 신규의 S2는 통상의 복조에 의해서 복조될 수 있다. 또한, 합성 후의 신호에 의해서 오류 검출되지 않은 단위가 있는 경우에는, 그것을 사용하여 실시예 1∼25와 같은 우도의 갱신이나 간섭 제거가 가능하다.
(실시예 28)
본 실시예는, 품질차가 있는 신호 계열에 개별의 오류 검출 단위의 신호를 실어 전송한 경우의, 귀환값의 전송 방법에 관한 것이다. 예컨대, 품질차가 7이라고 하고, 오류 검출 단위도 그것에 따라 7개 있었다고 하면, 각각 오류가 검출되었는지 여부를 나타내기 위해서 7 비트의 귀환값이 필요하여 진다. 그러나, 품질차가 상당하면, 품질이 양호한 것이 오류 검출되는데 품질이 나쁜 것이 오류 검출되지 않는다고 할 확률은 낮다. 또한, 실시예 17∼25와 같이 간섭 소거기를 이용한 경우에는, 상위 품질의 비트를 알 수 없으면 하위 품질의 비트를 구할 수 없을 경우도 있다. 이러한 경우에는, 상위 품질의 것부터 어디까지가 오류가 없었던지를 나타내는 것만으로 된다. 따라서, 7개의 오류 검출 단위가 있더라도, 3 비트의 정보로 된다(전멸∼7개째까지 OK의 8개가 표시되면 됨).
도 75는 본 실시예에 따른 수신측 장치의 복조 순서를 나타내는 흐름도로서, 품질 상위의 것부터 복조해 나가서, 오류가 검출된 것에서 복조를 중지하고, 송신측으로의 보고 신호를 작성한다. 이것에 의해, 오류가 검출된 것에서 복조를 중단할 수 있기 때문에, 복조할 수 없을 것 같은데 연산을 행한다고 하는 낭비를 없애서, 소비 전력을 저감할 수 있다. 또, 도 75에서, I는 신호 계열 번호를 나타내고, IMX는 신호 계열 번호의 최대값을 나타낸다.
또한, 실시예 26, 27과 같은 하이브리드 ARQ를 병용하면, 도중에 연산을 중단하더라도 수신 신호는 재송시에 합성될 수 있기 때문에, 낭비되지 않는다. 또한, 실제로 송신되어 있는 오류 검출 단위가 몇 개 있는지 모르는 경우에도, 오류 검출되지 않은 분만큼의 신호를 복조하여, 여분의 수신 처리는 1회로 끝난다. 실시예 17∼25와 같은 간섭 제거와 조합하여도 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 송신 장치에서, 복수의 독립된 오류 검출 단위에서 오류 검출 부호화한 데이터를 하나의 전송 단위에 배치하여 송신하기 때문에, 수신 장치에서, 독립된 오류 검출 단위마다 복호 데이터의 오류 검출을 행하여, 오류 검출 결과에 따라 각 비트의 우도를 변경함으로써, 우도를 양호한 정밀도로 구할 수 있다. 이렇게 하여 구한 우도를 이용해서 오류 정정 복호를 실행함으로써, 수신 품질을 높일 수 있다. 또한, 본 발명을 ARQ과 조합한 경우에는, 전송 효율도 향상된다.
본 명세서는 2001년 2월 27일에 출원된 일본 특허 출원 제 2001-106494 호, 2001년 5월 22일에 출원된 일본 특허 출원 제 2001-153098 호 및 2001년 6월 11일에 출원된 일본 특허 출원 제 2001-176368 호에 근거하는 것이다. 이 내용을 여기에 포함시켜 둔다.
본 발명은 다치 변조를 이용한 디지털 무선 통신 시스템에 이용하는 것에 바람직하다.
Claims (28)
- 복수의 오류 검출 단위를 설정하고 데이터를 오류 검출 단위마다 오류 검출 부호화하는 오류 검출 부호화 수단, 상기 복수의 오류 검출 단위에서 각각 오류 검출 부호화한 데이터를 하나의 전송 단위로 배치하는 다치 변조 수단, 상기 전송 단위마다 데이터를 무선 송신하는 송신 수단을 구비한 송신측 장치와,상기 송신측 장치로부터 송신된 신호를 수신하는 수신 수단, 수신 신호를 복호하는 제 1 복호 수단, 상기 제 1 복호 수단에서의 복호 결과의 오류를 오류 검출 단위마다 검출하는 오류 검출 수단, 수신 신호를 복조하여 후보 우도를 생성하는 우도 생성 수단, 상기 오류 검출 수단에서의 오류 검출 결과에 따라 상기 후보 우도를 변경하는 우도 변경 수단, 상기 우도 변경 수단에서 변경한 우도를 이용하여 오류 정정 복호를 행하는 제 2 복호 수단을 구비한 수신측 장치를 구비하는 디지털 무선 통신 시스템.
- 제 1 항에 있어서,우도 변경 수단은 하위 비트의 판정값에 따라 상위 비트의 후보 우도를 변경하는 디지털 무선 통신 시스템.
- 제 1 항에 있어서,우도 변경 수단은, 다치 변조 수단이 변조 방식으로서 2m개(m은 자연수)의 신호점을 이용하여 수신 신호를 판정하는 위상 변조를 이용한 경우에, 하위 비트의 판정값에 따라 상위 비트의 후보 우도를 변경하는 디지털 무선 통신 시스템.
- 제 3 항에 있어서,우도 변경 수단은, 다치 변조 수단이 변조 방식으로서 8 PSK를 이용한 경우에, 3번째 상위 비트의 판정값에 따라 최상위 비트의 후보 우도와 2번째 상위 비트의 후보 우도를 어느 한쪽의 우도를 크게 하고, 다른쪽의 우도가 작아지도록 변경하는 디지털 무선 통신 시스템.
- 제 1 항에 있어서,우도 변경 수단은, 다치 변조 수단이 변조 방식으로서 2m개(m은 자연수)의 신호점을 이용하여 수신 신호를 판정하는 위상 진폭 변조를 이용한 경우에, 하위 비트의 판정값에 따라 상위 비트의 후보 우도를 변경하는 디지털 무선 통신 시스템.
- 제 5 항에 있어서,우도 변경 수단은, 다치 변조 수단이 변조 방식으로서 16 QAM을 이용한 경우에, 최상위 비트의 후보 우도를 3번째 상위 비트의 판정값에 따라 변경하고, 2번째 상위 비트의 후보 우도를 4번째 상위 비트의 판정값에 따라 변경하는 디지털 무선 통신 시스템.
- 제 1 항에 있어서,수신측 장치는, 오류 검출 수단에서 오류가 검출되지 않은 오류 검출 단위에 속하는 비트를 이용하여 레플리카를 생성하는 레플리카 생성 수단, 및 상기 레플리카 생성 수단에서 생성한 레플리카를 수신 신호로부터 공제하는 간섭 제거 수단을 구비하는 디지털 무선 통신 시스템.
- 제 7 항에 있어서,레플리카 생성 수단은 오류 검출되지 않은 검출 단위에 속하는 비트에 의해서 좁혀지는 모든 후보점의 평균값을 레플리카로 하는 디지털 무선 통신 시스템.
- 제 7 항에 있어서,레플리카 생성 수단은, 수신 신호로부터 레플리카를 공제한 후의 신호를 복조하고, 그 전의 복조 결과보다 오류 검출 단위의 수가 감소한 경우에는, 새롭게 오류 검출되지 않은 단위에 속하는 비트도 포함시켜 재차 레플리카를 생성하여, 재차 복조하는 것을 반복하는 디지털 무선 통신 시스템.
- 제 7 항에 있어서,수신측 장치는 수신 신호로부터 레플리카를 공제한 후의 신호에 의해서 회선 추정값을 갱신하는 디지털 무선 통신 시스템.
- 제 7 항에 있어서,송신측 장치는 오류 검출 단위마다 상이한 품질로 데이터를 무선 송신하는 디지털 무선 통신 시스템.
- 제 11 항에 있어서,송신측 장치는 송신 전력을 제어하는 것에 의해 오류 검출 단위마다 품질차를 부여하는 디지털 무선 통신 시스템.
- 제 11 항에 있어서,송신측 장치는, 비트마다 전송 품질이 상이한 변조 방식을 이용한 경우에, 오류 검출 단위를 비트마다 독립적으로 설정함으로써, 오류 검출 단위마다 품질차를 부여하는 디지털 무선 통신 시스템.
- 제 11 항에 있어서,송신측 장치는 오류 검출 단위의 크기를 복수 설치함으로써 오류 검출 단위마다 품질차를 부여하는 디지털 무선 통신 시스템.
- 제 11 항에 있어서,송신측 장치는 오류 정정 부호화 방법을 복수 이용함으로써 오류 검출 단위마다 품질차를 부여하는 디지털 무선 통신 시스템.
- 제 11 항에 있어서,송신측 장치는 확산율을 제어함으로써 오류 검출 단위마다 품질차를 부여하는 디지털 무선 통신 시스템.
- 제 1 항에 있어서,복수의 품질이 상이한 비트로 구성되는 변조 방식의 품질이 양호한 비트에 대한 것만을 이용하여 레플리카를 생성하는 레플리카 생성 수단, 및 상기 레플리카 생성 수단에서 생성한 레플리카를 수신 신호로부터 공제하는 간섭 제거 수단을 구비하는 디지털 무선 통신 시스템.
- 제 1 항에 있어서,복수의 품질이 상이한 비트로 구성되는 변조 방식의 품질이 양호한 비트 중에서 우도가 높은 비트만을 이용하여 레플리카를 생성하는 레플리카 생성 수단, 및 상기 레플리카 생성 수단에서 생성한 레플리카를 수신 신호로부터 공제하는 간섭 제거 수단을 구비하는 디지털 무선 통신 시스템.
- 제 1 항에 있어서,복수의 품질이 상이한 비트로 구성되는 변조 방식의 품질이 양호한 비트를선택하고, 선택한 비트의 우도에 비례한 크기의 레플리카를 생성하는 레플리카 생성 수단, 및 상기 레플리카 생성 수단에서 생성한 레플리카를 수신 신호로부터 공제하는 간섭 제거 수단을 구비하는 디지털 무선 통신 시스템.
- 제 1 항에 있어서,복수의 품질이 상이한 비트로 구성되는 변조 방식의 품질이 양호한 비트 및 오류 검출되지 않은 검출 단위에 속하는 비트의 레플리카를 생성하는 레플리카 생성 수단, 및 상기 레플리카 생성 수단에서 생성한 레플리카를 수신 신호로부터 공제하는 간섭 제거 수단을 구비하는 디지털 무선 통신 시스템.
- 송신측 장치는, 수신측 장치에서 오류 검출된 오류 검출 단위의 비트는 재차 동일한 비트에 할당하여 재송하고, 수신측 장치에서 오류 검출되지 않은 단위의 비트가 할당되어 있었던 비트에는 새로운 정보를 할당하여 송신하는 디지털 무선 통신 시스템.
- 제 21 항에 있어서,수신측 장치는, 오류가 검출되지 않은 신호를 그 계층에서 맵핑 변환을 하고나서 보존해 두고, 재송 신호에도 변환을 행하여 합성하는 디지털 무선 통신 시스템.
- 송신측 장치는, 수신측 장치에서 오류 검출된 오류 검출 단위의 비트는 오류 검출되지 않은 단위의 비트가 할당되어 있었던 상위 비트에 다시 할당하고, 그때까지 그 비트가 할당되어 있었던 비트에는 새로운 정보를 할당하여 송신하는 디지털 무선 통신 시스템.
- 제 23 항에 있어서,수신측 장치는, 오류가 검출되지 않은 신호를 그 계층에서 맵핑 변환을 행하고 나서 보존해 두고, 재송 신호를 그대로 합성하는 디지털 무선 통신 시스템.
- 송신측 장치가, 복수의 품질이 상이한 계열에 각각 다른 오류 검출 단위의 신호를 싣어 전송하고,수신측 장치가, 품질이 양호한 쪽부터 순서대로 몇 개의 단위가 올바르게 수신되었는 지만을 상기 송신측 장치에 보고하는디지털 무선 통신 시스템.
- 복수의 오류 검출 단위를 설정하고, 데이터를 오류 검출 단위마다 오류 검출 부호화하는 오류 검출 부호화 수단과,상기 복수의 오류 검출 단위에서 각각 오류 검출 부호화한 데이터를 하나의 전송 단위로 배치하는 다치 변조 수단과,상기 전송 단위마다 데이터를 무선 송신하는 송신 수단을 구비하는 송신 장치.
- 오류 검출 단위마다 오류 검출 부호화된 데이터로서, 서로 다른 오류 검출 단위로서 오류 검출 부호화되어 하나의 전송 단위에 배치된 데이터를 수신하는 수신 수단과,수신 신호를 복호하는 제 1 복호 수단과,상기 제 1 복호 수단에서의 복호 결과의 오류를 오류 검출 단위마다 검출하는 오류 검출 수단과,수신 신호를 복조하여 후보 우도를 생성하는 우도 생성 수단과,상기 오류 검출 수단에서의 오류 검출 결과에 따라 상기 후보 우도를 변경하는 우도 변경 수단과,상기 우도 변경 수단에서 변경한 우도를 이용하여 오류 정정 복호를 행하는 제 2 복호 수단을 구비하는 수신 장치.
- 송신측 장치에서,복수의 오류 검출 단위를 설정하고, 데이터를 오류 검출 단위마다 오류 검출 부호화하고, 상기 복수의 오류 검출 단위에서 각각 오류 검출 부호화한 데이터를 하나의 전송 단위에 배치하고, 상기 전송 단위마다 데이터를 무선 송신하며,수신측 장치에서,상기 송신측 장치로부터 송신된 신호를 무선 수신하고, 수신 신호를 복호하고, 복호 결과의 오류를 오류 검출 단위마다 검출하고, 수신 신호를 복조하여 생성한 후보 우도를 오류 검출 결과에 따라 변경하며, 변경 후의 우도를 이용하여 오류 정정 복호를 행하는데이터 전송 방법.
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2001-00106494 | 2001-02-27 | ||
| JP2001106494 | 2001-02-27 | ||
| JP2001153098 | 2001-05-22 | ||
| JPJP-P-2001-00153098 | 2001-05-22 | ||
| JP2001176368A JP3545726B2 (ja) | 2001-02-27 | 2001-06-11 | 受信側装置 |
| JPJP-P-2001-00176368 | 2001-06-11 | ||
| PCT/JP2002/001692 WO2002069593A1 (fr) | 2001-02-27 | 2002-02-26 | Systeme de communication radio numerique |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020090240A true KR20020090240A (ko) | 2002-11-30 |
Family
ID=27346465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020027014362A KR20020090240A (ko) | 2001-02-27 | 2002-02-26 | 디지털 무선 통신 시스템, 송신 장치, 수신 장치 및데이터 전송 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6990627B2 (ko) |
| EP (1) | EP1301002A4 (ko) |
| JP (1) | JP3545726B2 (ko) |
| KR (1) | KR20020090240A (ko) |
| CN (1) | CN1249968C (ko) |
| WO (1) | WO2002069593A1 (ko) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8005035B2 (en) * | 2001-04-27 | 2011-08-23 | The Directv Group, Inc. | Online output multiplexer filter measurement |
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| JPWO2009054145A1 (ja) * | 2007-10-25 | 2011-03-03 | パナソニック株式会社 | 無線受信装置、無線送信装置及び無線受信方法 |
| JP4627079B2 (ja) * | 2007-11-13 | 2011-02-09 | パナソニック株式会社 | 変調器及び変調方法 |
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-
2002
- 2002-02-26 US US10/257,359 patent/US6990627B2/en not_active Expired - Fee Related
- 2002-02-26 EP EP02700765A patent/EP1301002A4/en not_active Withdrawn
- 2002-02-26 KR KR1020027014362A patent/KR20020090240A/ko active IP Right Grant
- 2002-02-26 WO PCT/JP2002/001692 patent/WO2002069593A1/ja active IP Right Grant
- 2002-02-26 CN CNB028011244A patent/CN1249968C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1301002A4 (en) | 2010-04-28 |
| JP2003046586A (ja) | 2003-02-14 |
| CN1461550A (zh) | 2003-12-10 |
| US20030138056A1 (en) | 2003-07-24 |
| JP3545726B2 (ja) | 2004-07-21 |
| EP1301002A1 (en) | 2003-04-09 |
| WO2002069593A1 (fr) | 2002-09-06 |
| US6990627B2 (en) | 2006-01-24 |
| CN1249968C (zh) | 2006-04-05 |
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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