KR20020088356A - 짧은 채널을 갖는 유기 반도체 소자 - Google Patents

짧은 채널을 갖는 유기 반도체 소자

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KR20020088356A
KR20020088356A KR1020020025817A KR20020025817A KR20020088356A KR 20020088356 A KR20020088356 A KR 20020088356A KR 1020020025817 A KR1020020025817 A KR 1020020025817A KR 20020025817 A KR20020025817 A KR 20020025817A KR 20020088356 A KR20020088356 A KR 20020088356A
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바오제난
로저스존에이.
스콘잔헨드릭
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루센트 테크놀러지스 인크
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Abstract

3-단자 소자는 제 1 전극, 제 2 전극, 게이트 전극, 및 제 1 및 제 2 전극들을 연결하는 활성 채널을 포함한다. 활성 채널은 공액 다중 결합들을 갖는 유기 분자들의 층을 갖는다. 공액 다중 결합들과 관련된 비국소화된 π-오비탈들은 상기 층에 수직으로 연장된다.

Description

짧은 채널을 갖는 유기 반도체 소자{Organic semiconductor devices with short channels}
본 발명은 활성 유기 채널들 및 3개 이상의 단자들을 갖는 반도체 소자들에 관한 것이다.
유기 회로들에 대한 많은 관심은 바람직한 기계적 특성들을 갖는 유기 회로들의 유용성 및 이러한 유기 회로들에 대한 저렴한 제조 기술들의 유용성으로부터 비롯되었다. 예시적인 바람직한 기계적 특성들은, 통상 플라스틱 기판들로 이루어진 회로들과 관련된 기계적 유연성(mechanical flexibility), 경량(lightweightness), 및 울퉁불퉁함(ruggedness)이다. 예시적인 저렴한 제조 기술로는 릴-대-릴 제조(reel-to-reel manufacture), 용해제-기반 침착(solution-based deposition), 외형 프린팅(feature printing), 및 적층 구조가 있다.
활성 유기 소자들은 유기 반도체 채널과 3개 이상의 전극들을 갖는다. 활성 유기 반도체 채널은 전극들 중 2개의 전극을 연결하고, 전극들 중 제 3 전극에 인가된 전압에 응답하는 도전율을 갖는다. 전극들 중 제 3 전극은 일반적으로 게이트 전극이라고 한다. 3개의 단자들을 갖는 예시적인 활성 유기 소자들은 유기 전계 효과 트랜지스터들(FETs, field-effect-transistors)이다.
일반적으로, 유기 FET들은 무기 FET들의 특성들보다 매우 열등한 특성들을 갖기 때문에, 유기 FET들의 동작 특성들을 개선하는 것이 연구의 목적이었다. 일반적으로, 무기 FET들보다 유기 FET들에서 나쁜 값들을 갖는 두 특성들은 활성 채널의 이동도와 드레인 전류에 대한 온/오프 비율이다. 이 두 특성들은 통상 적어도 유기 FET들의 크기 정도만큼 더 작다.
이 두 특성들이 무기 FET들의 값보다 근사한 값들을 가지면, 유기 FET들에 기초한 회로들에서 발생하는 여러 문제점들이 사라질 것이다. 이를 위해서, 많은 유기 소자들과 관련된 바람직한 기계적 속성들과 비용 절감은, 활성 유기 소자들이 활성 무기 소자들의 동작 특성들보다 더 근사한 동작 특성들을 갖고 있을 경우, 유기 회로들의 다양한 사용을 시뮬레이트할 수 있다.
도 1은 본 발명의 원리들을 구체화하는, 스텝 위상(step topology)을 갖는 유기 전계 효과 트랜지스터(OFET)의 단면도.
도 2는 도 1에 도시된 유형의 하나의 OFET의 활성 채널을 도시하는 확대 단면도.
도 3은 도 1에 도시된 유형의 OFET들의 활성 채널들에 대한 예시적인 분자들을 도시하는 도면.
도 4는 도 2에 도시된 OFET의 드레인-전류/드레인-전압 특성들을 도시하는 도면.
도 5는 동일한 OFET의 드레인 전류가 어떻게 게이트 전압에 의존하는지를 도시하는 도면.
도 6은 게이트 전압에 대한 드레인 전류의 의존도가 동일한 OFET에 대한 온도에 의해 어떻게 변하는지를 도시하는 도면.
도 7은 OFET의 활성 채널을 제조하기 위한 본 발명의 원리들을 구체화하는 처리를 도시하는 흐름도.
도 8은 도 1 및 도 2에 도시된 유형의 OFET를 제조하기 위한 본 발명의 원리들을 구체화하는 처리를 도시하는 흐름도.
도 9는 도 1 및 도 2에 도시된 유형의 OFET들을 갖는 인버터 회로를 도시하는 도면.
도 10은 도 9의 인버터 회로의 전압 이득 특성을 도시하는 도면.
도 11은 본 발명의 원리들을 구체화하는, 평탄한 위상을 갖는 OFET의 단면도.
도 12는 도 11의 OFET의 n-형 실시예들의 활성 채널들에 대한 유기 분자들을 도시하는 도면.
도 13은 도 11의 OFET의 p-형 실시예들의 활성 채널들에 대한 유기 분자들을 도시하는 도면.
도 14 및 도 15는 도 11의 위상과 4,4'-비페닐디티올의 활성 채널을 갖는 OFET의 드레인-전류/드레인-전압 특성들을 도시하는 도면.
도 16은 본 발명의 원리들을 구체화하는, 수직 위상을 갖는 OFET의 단면도.
도 17은 본 발명의 원리들에 따른, 도 16의 OFET에 대한 제조 처리의 흐름도.
도 18은 적층되어 생성된 도 17의 OFET의 구조를 도시하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 유기 전계 효과 트랜지스터12 : 기판
14 : 유전체층20 : 활성 채널층
114 : 금 소스 전극116 : 금 드레인 전극
본 발명의 원리들을 구체화하는 다양한 활성 유기 소자들은 종래의 활성 유기 소자들의 채널보다 짧은 활성 유기 채널들을 갖는다. 채널 길이들은 채널들에서의 유기 분자들의 길이들의 1배, 또는 기껏해야 몇 배이다. 채널들에서의 유기 분자들의 긴 축들은 종래의 유기 FET들에서의 도전 방향에 대해 수직이 아닌 도전 방향을 따를 수도 있다. 활성 채널들의 짧은 길이들 및/또는 그에 대한 분자들의 배열들은 유기 FET들의 이러한 실시예들의 이동도들 및/또는 온/오프 드레인 전류 비율들이 대략 실리콘-기반의 FET들의 값만큼 큰 값들을 갖도록 한다.
본 발명의 원리들을 구체화하는 다른 활성 유기 소자는 공액 다중 결합들(conjugated multiple bonds)을 갖는 유기 분자들의 층을 포함하는 활성 유기 채널을 갖는다. 공액 다중 결합들과 관련된 비국소화된 π-오비탈들(delocalized π-orbitals)은 상기 층에 대해 수직으로 연장한다.
본 발명의 원리들을 구체화하는 다른 활성 소자들은 유기 분자들을 포함하는 활성 유기 채널을 갖는다. 유기 분자들의 일부는 소자의 적어도 하나의 전극에 화학적으로 결합된다.
본 발명의 원리들에 따른 다른 실시예는 유기 트랜지스터를 구성하기 위한 처리를 특징으로 한다. 처리는 소스 또는 드레인 전극을 제공하고, 소스 또는 드레인 전극 상에 유기 분자들의 층을 형성하는 단계를 포함한다. 전극 및 상기 층이 형성된 후에, 처리는 상기 층의 자유 표면 상에 나머지 소스 및 드레인 전극들을 형성하는 것을 포함한다.
도 1은 도전 기판(12) 상에 스텝형 구조(step-like structure)를 형성하는 유기 전계 효과 트랜지스터(OFET)(10)를 도시한다. 스텝형 구조는 기판(12) 상의 스텝을 커버하는 유전체층(14)을 포함한다. 기판(12) 및 유전체층(14)은 OFET(10)에 대한 게이트 구조를 형성한다. 예시적인 기판(12)은 유기 도전체 및 무기 도전체(예를 들어, 도전체와 같이 동작하는 금속 또는 두껍게 도핑된 실리콘)를 포함한다. 예시적인 유전체층들(14)은 무기층 및 유기층(예를 들어, SiO2또는 SiO2(CH2)NCO2층)을 포함한다.
스텝형 구조는 스택형 채널 구조에 의해 커버되는 수평 영역(16)을 포함한다. 채널 구조의 적층-순서는 수평 영역(16)으로부터 유전체층(14), 금 소스 전극(18), 활성 채널층(20), 및 금 드레인 전극(22)이다. 활성 채널층(20)은 배열되어 있는 배열 유기 분자들의 하나 이상의 층들을 포함한다. 활성 채널층(20)의도전율은 종래의 FET들(도시되지 않음)의 도전 채널들의 도전율과 유사하게 인접한 게이트 전극(22)에 인가된 전압들에 응답한다.
도 2는 도 1에 도시된 OFET(10)의 채널층(20)의 확대도이다. 채널층(20)은 긴 분자 축들이 "z" 방향을 따라 배열되는 유기 분자들의 자체-조합된 단층(self-assembled mono-layer)이며, 방향 "z"는 채널층(20)의 표면에 수직이고 채널의 도전 방향을 따른다. 분자들은, π-오비탈들이 채널층(20)에 대해 수직으로 연장하는 비국소화된 클라우드들(clouds)을 형성하는 공액 다중 결합들을 갖는다. 분자 π-오비탈 클라우드들은 소스 및 드레인 전극들(18, 22)의 인접하는 표면들(26, 28) 사이의 갭을 실질적으로 브리지(bridge)하는 도전 경로들을 형성한다. 채널층(20)에 있어서, 분자 배열들은 종래의 OFET들에서와 같이 인접하는 분자들의 π-오비탈들 사이의 오버랩들(overlaps)을 통한 분자간 도전(inter-molecular)보다는 공액 다중 결합들을 통한 분자내 도전(intra-molecular)을 조장한다. 채널층(20)의 분자들은 황화물 본드들에 의해 인접하는 금속 표면들(26, 28)에 분자적으로 결합된다. 트랜지스터(10)의 활성 채널은 짧은 길이(d)(즉, 30㎚ 미만)를 갖는데, 이는 채널이 하나의 분자 길이의 폭을 갖는 단층이기 때문이다. 전형적인 채널 길이들(d)은 자체-조합된 단층들에 대해 약 1㎚ 내지 약 3㎚의 값들을 갖는다.
채널층(20)은 게이트 유전체층(14)과 함께 계면(29)에 인접하는 박막 영역을 포함한다. 이 영역은 수 분자 두께이며, 기판(12)(즉, 게이트 전극)에 인가된 전압들에 응답하는 전류 도전율을 채널에 제공한다.
도 3은 도 1에 도시된 위상을 갖는 OFET들(10)의 활성 채널들에 사용되는 공액 다중 결합들을 갖는 여러 유형의 분자들(30)을 도시한다. 활성 채널들에 있어서, 분자들(30)은 단층으로 배열된다. 단층에 있어서, 분자들(30)의 긴 축들의 방향(LA)은 도 2에 도시된 바와 같은 채널 도전 방향(z)을 따라 배열된다. 따라서, OFET(10)의 이러한 실시예들은, 그 길이들이 채널들을 형성하는 분자들(30)의 길이들에 의해 고정되는 짧은 채널들을 갖는다. 채널 길이의 예시적인 값들(d)은 30㎚ 미만이며, 바람직하게는 약 15㎚ 미만이다.
OFET(10)의 다른 실시예들은 공액 다중 결합들(도시되지 않음)을 갖는 분자들의 2개 이상의 층들을 갖는 활성 채널들을 갖는다. 활성 채널 길이들은 30㎚ 미만으로 유지되며, 바람직하게는 약 15㎚ 미만이다. 활성 채널 길이들은 3 분자 길이들과 같거나 그보다 작은 것이 바람직하다.
도 4는 실온에서의 도 2의 트랜지스터(10)에 대한 드레인-전류/드레인-전압 특성들(32)을 도시한다. 특성들(32)은 통상의 FET 동작 특성(behavior)을 나타내는 2개의 오믹 및 포화 영역들(ohmic and saturation regions)(34, 36)을 갖는다. 또한, 특성들(32)은 p-형 FET를 나타낸다는 의미에서 게이트 전압에 의존한다.
도 5는 도 2에 도시된 OFET(10)의 채널 전류가 실온에서 오믹 영역에서 게이트-전압에 어떻게 의존하는지를 보여주는 데이터(38)를 제공한다. 데이터(38)는 OFET(10)가 p-형 도전율을 갖는다는 것을 나타낸다. 게이트 전압이 0.4V 만큼 변경될 경우에, 채널 전류는 약 105의 인자만큼 변경된다.
도 1의 OFET(10)의 측정된 특성들은 실온에서 약 250 내지 300㎠/볼트-초의이동도에 대응한다. 이러한 큰 이동도 값들은 실리콘 FET들에서의 홀 이동(hole motion)에 의해 이용 가능한 이동도 값들과 거의 갖다.
도 6은 OFET(10)의 동일한 실시예에 대한 게이트 전압에 응답하는 채널 전류의 온도 의존도를 도시한다.
도 7은 도 1에 도시된 OFET(10)의 채널 부분에 대한 제조 처리(40)의 흐름도이다. 제조 처리(40)는 금속 전극을 침착하는 단계를 포함한다(즉, 기판 상의 소스 또는 드레인 전극(18, 22))(단계 42). 침착은 침착을 행하기 위해 금을 증발시키는 단계를 포함한다. 전극을 형성한 후에, 처리(40)는, 예를 들어, 용해제-기반 처리에 의해, 공액 다중 결합들을 갖는 유기 분자들의 자체-조합된 단층(예를 들어, 층(20))을 침착된 전극 상에 형성하는 단계를 포함한다(단계 44). 단층의 분자들은 단층의 표면에 수직 방향인 긴 분자 축들을 갖기 때문에, 비국소화된 π-오비탈들이 단층을 실질적으로 가로지르도록 단층에 대해 수직으로 연장한다. 또한, 단층의 분자들은 전극과의 결합들을 형성하는 말단 반응 족들(terminal reactive groups)을 가짐으로써 단층을 안정화한다. 형성된 단층에 있어서, 처리(40)는 다른 금속 전극(예를 들어, 나머지 소스 또는 드레인 전극(18, 22))을 형성하는 단계를 포함한다(단계 46). 나머지 전극의 형성은 형성된 단층을 냉각하는 단계를 포함하여, 새롭게 침착된 금속 원자들이 단층에서 분자들의 배치를 붕괴시키지 않도록 한다.
도 8은 도 1의 OFET(10)에 대한 제조 처리(50)를 도시하는 흐름도이다. 표준 리소그래피는 기판(12)(예를 들어, 도핑된 실리콘 기판)의 표면 상에 수직 스텝을 형성한다(단계 52). 이 단계에서, 처리(50)는 게이트 유전체층(14)을 생성하기 위해 산화층(thermally growing an oxide layer)(예를 들어, 약 30㎚의 SiO2)을 열 성장시키는 단계를 포함한다(단계 54). 처리(50)는 스텝의 수평 영역(16)을 커버하는 게이트 유전체층(14)의 일부 상에 금 소스 전극(18)을 침착하는 단계를 포함한다(단계 56). 전극 침착은 금의 열 증착을 포함한다. 소스 전극(18)에 있어서, 처리(50)는 분자들의 자체-조합된 단층(20)을 형성하는 단계를 포함한다(단계 58). 단층(20)의 분자들은 단층(20)에 수직으로 연장하여 실질적으로 가로지르는, 비국소화된 π-오비탈들을 가지며, 단층을 안정화하기 위해 금 소스 전극(18)에 결합되는 말단 티올 또는 아이소시아나이드 종단 족들(terminal thiol or isocyanide end groups)을 갖는다. 구조를 냉각하는 동안, 처리(50)는 단층(20) 상에 금을 얕은 각도로 증착(shallow angle evaporation)함으로써 드레인 전극(22)을 형성하는 단계를 포함한다(단계 60). 다시, 단층(20)의 분자들에 관한 말단 티올 또는 아이소시아나이드 족들은 최종 채널-구조 자체를 안정화하기 위해 금 드레인 전극(22)과 결합된다.
도 1 및 도 2의 OFET들(10)은 다양한 회로들 및 소자들에 사용할 수 있다.
도 9는 도 1 및 도 2에 도시된 위상의 2개의 OFET들(64, 66)을 사용하는 인버터(62)를 도시한다. 2개의 OFET들(64, 66)은 4,4'-비페닐디티올의 활성 채널층들(20)을 갖는다. OFET들(64, 66)은 전원 전압(VS)과 접자 사이에 직렬로 접속된다. OFET(64)는 짧은 소스 및 드레인 전극들을 가지며, 따라서, 부하로서 기능한다. OFET(66)의 게이트 전극은 인버터(62)의 입력으로서 기능하며, OFET(66)의 소스 전극은 인버터(62)의 출력으로서 기능한다.
도 10은 도 9에 도시된 인버터(62)에 대한 이득 특성(68)을 도시한다. 인버터(62)는 출력 전압(Vout)이 약 -2V(즉, VS)인 채널-오프 상태와, Vout이 약 0V(즉, 접지 전압)인 채널-온 상태를 갖는다. 채널-온 상태에서, Vout의 값은 약 6의 전압 이득에 대응한다.
예시적인 디지털 논리 회로들에 있어서, 인버터(62)는 빌딩 블록(building block)으로서 기능한다. 이러한 회로들에서, 출력 전압들(Vout= -2 및 Vout= 0)은 각각 논리 1 및 논리 0을 나타내는 전압값들이다.
짧은 유기 활성 채널들을 갖는 OFET들에 대해 다른 위상들이 존재한다.
도 11은 유기 FET(80)에 대한 박막 위상을 도시한다. FET(80)는 게이트 전극으로서 기능하는 평탄한 도전 기판(82)(예를 들어, 두껍게 도핑된 실리콘 또는 유기 도전체)을 포함한다. 게이트 유전체층(84)은 기판(82)의 평탄한 표면을 커버한다. 예시적인 유전체들은 단층들로 자체-조합되는 산화물들, 유기 유전체들, 및 유기 유전체들을 포함한다. 게이트 유전체층(84)의 표면 상에는 소스 및 드레인 전극들(86, 88)이 위치된다. 게이트 유전체층(84)은 기판(82)으로부터 전극들(86, 88)을 절연한다. 소스 및 드레인 전극들(86, 88)은 채널(90)에 의해 분리된다. 채널(90)은 공액 이중 결합들(conjugated double bonds)을 갖는 유기 분자들의 단층으로 형성된다.
단층(90)은 단층(90)에 대해 수직 방향인 긴 축들을 갖도록 그에 분자들을 고정하는 유기 구조를 갖기 때문에, 비국소화된 π-오비탈들도 단층(90)에 대해 수직으로 연장한다. 분자들에 관한 말단 황화물 또는 시아나이드 족들은 단층(90) 및 거기에서의 분자들의 방위들을 안정화시킨다. 말단 족들은 소스 및 드레인 전극들(86, 88)에 결합된다.
채널들(90)의 다양한 실시예들은 OFET(80)에서의 n-형 또는 p-형 동작 특성을 생성하기 위해 상이한 분자들을 사용한다. 도 12는, 예를 들어, 전형적으로 FET(80)에서 n-형 동작 특성을 생성하기 위해 채널(90)에 사용하기 위한 분자들(92)을 도시한다. 도 13은, 예를 들어, 전형적으로 FET(80)에서 p-형 동작 특성을 생성하기 위해 채널(90)에 사용하기 위한 분자들(94)을 도시한다. 또한, 도 12 및 도 13은 분자들(92, 94)의 긴 축들의 방향(L)을 나타낸다.
도 14 및 도 15는 도 11에 도시된 위상과 4,4'-비페닐디티올로 형성된 채널(90)을 갖는 예시적인 OFET(80)의 드레인-전류/드레인-전압 특성들(96, 97)을 도시한다. 특성들(96, 97)은 FET들의 전형인 점에서 네가티브 게이트 전압들에 응답한다. 특성들(97)은 오믹 및 포화 영역들(98, 99)을 나타낸다. OFET(80)는 전형적인 FET들의 특성들을 갖는다.
도 16은 수직 위상을 갖는 OFET(110)의 단면도이다. OFET(110)는 게이트 구조로서 기능하는 유전체층(84)과 반도체 기판(82)을 포함한다. 게이트 구조는 수직 채널 구조(120)를 지지한다. 수직 채널 구조(120)는 유전체 측면 지지부들(112), 금 소스 전극(114), 금 드레인 전극(116), 및 유기 분자들의 자체-조합층(118)을 포함한다. 측면은 유전체들(예를 들어, 플라스틱들)을 지지한다. 층(118)의 분자들은 공액 이중 결합들을 갖고, 전극들(114, 116)의 인접 표면들을 가로지르는 긴 축들을 갖도록 배열되어, 분자 π-오비탈들이 층(118)에 수직으로 연장하도록 한다.
하나의 OFET(110)는 유기 분자들의 자체-조합된 단층으로 게이트 유전체층(84)을 구성하고, 측면 지지부들(112)은 실리콘 엘라스토머(silicone elastomer)로 구성된다. 게이트 유전체층(84)과 측면 지지부들(112)의 조합으로 인해, 게이트 유전체층(84)의 표면 상에 수직 채널 구조(120)를 푸싱(pushing)하는 것은 측면 지지부들(112)이 게이트 유전체층(84)에 물리적으로 결합되도록 한다.
도 17은 도 16의 OFET(110)를 제조하기 위한 적층-기반 처리(130)에 대한 흐름도이다. 처리(130)는 적층 처리에 의해 샌드위치 구조(sandwich structure)를 구성하는 단계를 포함한다(단계 132). 적층 처리는 실리콘 고무의 박판들(thin sheets) 상에 금을 증착함으로써 2개의 다층 판들을 형성하는 단계를 포함한다. 다층 판들 중 하나의 판 상에는, 공액 다중 결합들을 갖는 분자들의 단층이 침착된다. 분자들은, 단층을 안정화시키기 위해, 증착된 금과 결합하는 말단 티올 또는 아이소시아나이드 족들을 갖는다. 샌드위치 구조를 형성하기 위해, 2개의 판들이 적층되어, 단층이 2개의 금의 층들에 인접하도록 한다. 단층의 분자들에 관한 말단 티올 또는 아이소시아나이드 족들은 금의 제 2 층에 결합함으로써, 샌드위치 구조를 계속해서 유지한다. 처리(130)는 도 19에 도시된 채널 구조(120)를 형성하기 위해 샌드위치 구조를 클리빙(cleaving)하는 단계를 포함한다(단계 134). 이어서,채널 구조(120)는 채널 구조(120)와 게이트 유전체층(84) 사이에 등각 콘택트(conformal contact)를 형성하기 위해 유전체층(84) 상에서 수직으로 눌려진다. 게이트 유전체층(84)이 실리콘 고무로 이루어지면, 채널 구조(120)와 게이트 유전체층(84) 사이의 물리적 관계들을 고정하는 게이트 유전체층(84)에 채널 구조(120)를 누른다. 그렇지 않으면, 채널 구조(120)와 게이트 구조(82, 84) 사이의 물리적 관계들을 영구히 고정하기 위해 OFET(110)에 층(도시되지 않음)이 침착된다.
다른 실시예들에 있어서, 도 1, 도 11 및 도 16의 멀티-단자 소자들(10, 80, 120)은 4개 이상의 전극들을 포함한다. 예를 들어, 일부 실시예들은 활성 채널의 상이한 부분들을 제어하기 위해 2개 이상의 게이트 전극들을 갖는다.
이 기술분야에 숙련된 사람들에게는 상세한 설명, 도면, 및 청구범위로부터 다른 실시예들이 행해질 수 있다는 것이 명백할 것이다.
종래의 활성 유기 소자보다 짧은 활성 유기 채널을 갖는, 본 발명의 활성 유기 채널 및 3개 이상의 단자들을 포함하는 반도체 소자들이 제공된다.

Claims (10)

  1. 장치에 있어서:
    제 1 전극;
    제 2 전극;
    제 3 전극; 및
    상기 제 2 및 제 3 전극들 사이에 위치하며, 유기 분자들의 층을 갖는 활성 채널을 포함하며, 상기 유기 분자들은 공액 다중 결합들(conjugated multiple bonds)과 상기 층에 수직으로 연장하는 비국소화된(delocalized) π-오비탈들을 가지며, 상기 활성 채널은 상기 제 1 전극에 인가된 전압에 의존하는 도전율을 갖는, 장치.
  2. 유기 트랜지스터에 있어서:
    드레인 전극;
    소스 전극;
    상기 소스 및 드레인 사이에 위치된 유기 분자들의 활성 채널로서, 상기 유기 분자들의 한 분자 길이의 세 배보다 짧은 길이를 갖는, 상기 활성 채널;
    상기 활성 채널의 에지에 인접하여 위치되는 절연체층; 및
    상기 층에 인접하여 위치되고, 상기 활성 채널의 도전율을 변경하는 전압을 인가할 수 있는 게이트를 포함하는, 유기 트랜지스터.
  3. 제 2 항에 있어서,
    상기 유기 분자들은 상기 소스 전극 및 상기 드레인 전극 중 한 전극의 인접 표면에 대해 수직 방향의 긴 축들을 갖는, 유기 트랜지스터.
  4. 유기 트랜지스터에 있어서:
    드레인 전극;
    소스 전극;
    상기 소스 및 드레인 전극들 사이에 위치된 유기 분자들의 활성 채널로서, 약 30㎚보다 짧은 길이를 갖는, 상기 활성 채널;
    상기 활성 채널의 에지에 인접하여 위치되는 절연체층; 및
    상기 층에 인접하여 위치되고, 상기 활성 채널의 도전율을 변경할 수 있는 게이트를 포함하는, 유기 트랜지스터.
  5. 제 4 항에 있어서,
    상기 유기 분자들은 상기 소스 전극 또는 상기 드레인 전극의 인접 표면에 대해 수직 방향의 긴 축들을 갖는, 유기 트랜지스터.
  6. 활성 유기 소자에 있어서:
    제 1 전극;
    제 2 전극;
    상기 제 1 및 제 2 전극들 사이에 위치된 유기 분자들의 활성 채널로서, 상기 분자들 일부는 상기 제 1 및 제 2 전극들 중 적어도 하나의 전극에 화학적으로 결합되는, 상기 활성 채널;
    상기 활성 채널의 에지에 인접하여 위치되는 절연체층; 및
    상기 층에 인접하여 위치되고, 상기 활성 채널의 도전율을 변경할 수 있는 게이트 전극을 포함하는, 활성 유기 소자.
  7. 유기 트랜지스터에 있어서:
    드레인 전극;
    소스 전극;
    상기 소스 및 드레인 전극들 사이에 위치된 유기 분자들의 활성 채널로서, 상기 분자들은 상기 전극들의 인접 표면들에 대해 수직 방향의 긴 분자 축들을 갖는, 상기 활성 채널;
    상기 활성 채널의 에지에 인접하여 위치되는 절연체층; 및
    상기 층에 인접하여 위치되고, 상기 활성 채널의 도전율을 변경할 수 있는 게이트를 포함하는, 유기 트랜지스터.
  8. 유기 트랜지스터를 구성하는 처리 방법에 있어서:
    소스 전극 및 드레인 전극 중 하나를 제공하는 단계;
    소스 전극 및 드레인 전극 중 하나의 전극 상에 유기 분자들의 층을 형성하는 단계; 및
    이어서, 상기 층의 자유 표면(free surface) 상에 소스 전극 및 드레인 전극 중 다른 하나를 제공하는 단계를 포함하는, 유기 트랜지스터 구성 처리 방법.
  9. 제 8 항에 있어서,
    상기 층은 단층(mono-layer)인, 유기 트랜지스터 구성 방법.
  10. 제 8 항에 있어서,
    상기 유기 분자들의 층 형성 단계는 소스 전극과 드레인 전극 중 한 전극의 표면에 수직인 상기 분자들의 긴 축들을 위치시키는, 유기 트랜지스터 구성 방법.
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