KR20020088350A - 배선층의 드라이 에칭 방법 및 반도체 장치의 제조 방법 - Google Patents

배선층의 드라이 에칭 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치의 전기 특성을 열화시키지 않도록 개량된, 배선층의 드라이에칭 방법을 제공하는 것을 주된 목적으로 한다.
배선층(9) 위에 배선층(9)을 패터닝하기 위한 마스크(10)가 형성된 반도체 기판(7)을 준비한다(제1 공정). 배선층(9)의 표면에 생기는 변질층을 드라이 에칭 제거한다(제2 공정). 마스크(10)를 이용하여 배선층(9)을 드라이 에칭한다(제3 공정). 제2 공정의 제3 공정으로의 전환시, 진공 상태로 하지 않고 연속 방전을 행한다.

Description

배선층의 드라이 에칭 방법 및 반도체 장치의 제조 방법{WIRING LAYER DRY ETCHING METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 일반적으로, 배선층의 드라이 에칭 방법에 관한 것으로, 보다 구체적으로 설명하면, 게이트 전극, Al, Cu 등의 다층 배선 등의 배선 가공, 또는 전면 에치백에 의한 플러그 형성 가공에 있어서, 베이스에 대한 높은 선택비를 유지하면서, 에칭 잔사를 억제함으로써, 전기적 쇼트가 없는 고신뢰성의 반도체 장치를 얻을 수 있도록 개량된, 배선층의 드라이 에칭 방법에 관한 것이다. 본 발명은, 또한 그와 같은 공정을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
폴리실리콘 게이트 전극의, 종래의 가공 방법을, 도 5, 도 6 및 도 7을 이용하여 설명한다.
도 5는, 브레이크스루(breakthrough)시(또는 방전시)의 챔버 내 및 웨이퍼 근방의 산소의 움직임을 도시한 개략도이다. 도 6은, 각 단계 사이의 지공 상태(방전 정지) 시의 챔버 내 및 웨이퍼 근방의 산소의 이동을 도시한 개략도이다. 도7은, 종래의 배선층의 드라이 에칭 방법의 개요도이다.
도 5를 참조하면, 실리콘 기판(7) 위에, 게이트 절연막(8), 게이트 전극 재료가 되는 폴리실리콘층(9), 게이트 전극 가공시의 마스크가 되는 실리콘 산화막(10) 및 레지스트막(도시하지 않음)을 순차적으로 형성한다. 도면에서는, 레지스트를 마스크로 하여 실리콘 산화막(10)을 에칭하여, 폴리실리콘을 노출시킨 후, 레지스트를 제거한 상태의 반도체 장치가 도시되어 있다.
실리콘 기판(7)은, 반응실(1) 내에 배치된다. 반응실(1) 내에는 석영 부품(quartz member : 2)이 설치되어 있다. 반응실(1)에는 컨덕턴스 밸브(3)를 통해 진공 펌프(4)가 접속되어 있다. 반응실(1) 내에는, 반응성 이온(5)이 발생하는 한편, 잔류 산소(6)가 남는다.
실리콘 산화막(10)의 에칭 가스로서, CHF3, CH2F2, CF4, C2F6, c-C4F8, c-C5F8, C4F6중 적어도 하나 이상, O2, CO, CO2, H2O, N2중 적어도 하나 이상, Ar, He, Xe 중 적어도 하나 이상을 포함하는 가스계, 예를 들면 CHF3/O2/Ar, CHF3/CF4/Ar, C4F8/O2/Ar, C5F8/O2/Ar 또는 C4F6/O2/Ar이 사용된다.
이어서, 이 실리콘 산화막(10)을 마스크로 하여 폴리실리콘층(9)을 에칭하고, 베이스가 되는 게이트 절연막(8)에서 에칭을 정지시킨다. 실리콘 산화막(10)의 에칭을 행하면, 폴리실리콘층(9)의 표면에는 변질층(자연 산화막층, SiC층, 플루오르 카본폴리머층등)이 형성된다.
폴리실리콘층(9)의 에칭에서는, 우선 제1 단계로서 Si/SiO2의 선택비가 비교적 작게(선택비 : 0.8∼10) 설정되는 단계(브레이크스루 단계 : 본 명세서에서는 BT라고 약칭함)에서, 변질층을 제거한다. 에칭 가스로서, 적어도 Cl2를 포함하는 것, 예를 들면 Cl2, Cl2/O2, Cl2/CF4, Cl2/SF6, Cl2/HBr를 사용한다. HBr/O2도 사용될 수 있다.
제2 단계로서, Si/SiO2의 선택비가 비교적 크게(선택비 : 10∼40) 설정되는 단계(폴리실리콘의 메인 에칭 공정 : 여기서는, ME라고 약칭함)를 행한다. 에칭 가스로서, Cl2, Cl2/O2또는 Cl2/HBr, Cl2/HBr/O2를 사용한다. 단, Cl2에 대한 O2의 유량비가 커질수록, Si/SiO2의 선택비가 커지므로, BT 단계와 비교하여, ME 단계의 O2유량비는 크게 설정되지만, BT, ME의 각 단계에서 O2유량비는 모두 총 유량의 20% 이하로 설정해 두는 것이 바람직하다. 왜냐하면, O2유량비가 20%를 넘으면, 폴리실리콘층의 표면의 산화가 진행되기 때문에, 에칭 잔사가 심해지거나, 혹은 에칭이 진행되지 못하여 에칭이 정지되기 때문이다.
제3 단계로서, 베이스에 대한 선택비가 불충분할 때는, 베이스가 되는 게이트 절연막(8)이 노출됨과 동시에 또는 직전에, ME 단계보다도 선택비가 더 크게(선택비 : 20∼100) 설정되는 단계(폴리실리콘의 오버 에칭 공정 : 본 명세서에서는 OE라고 약칭함)로 전환할 필요가 있다. 에칭 가스로서, Cl2/O2, Cl2/HBr,Cl2/HBr/O2또는 HBr/O2를 사용한다. 단, O2의 유량비는 ME 단계와 비교하여, 동일하거나, 더 크게 설정된다.
일반적으로, BT 단계와 ME 단계사이에서는 방전을 일단 정지시키고, 가스를 빼내고, 다음 ME 단계가 설정하고 있는 가스의 유량, 압력 등이 안정되고나서, ME 단계의 방전을 개시하는 것이 보통이었다.
그러나, 도 6을 참조하면, 석영 부품(2)을 많이 사용하고 있는 반응실(1)에서는, BT 단계 시에 스퍼터에 의한 석영 부품으로부터의 산소 방출이 있다. 또는, BT 단계의 가스계에 O2를 포함하는 경우, BT에 의해 애써 청정화된 폴리실리콘 표면이, 진공 상태로 되어 있는 상태라고 해도, 잔류 산소에 의해 산화된다. 즉, 방전이 정지하고 있으므로, 웨이퍼 표면이 스퍼터되지 않아, 산화된다.
이어서, 도 7을 참조하여, Si/SiO2선택비가 크게 설정된 ME 단계에서 처리되면, 표면이 산화된 부분에서는 에칭의 지연이 생긴다. 즉, ME 단계의 에칭 균일성이 현저히 악화된다.
이에 따라, 에칭 잔사가 발생하여, 배선간의 쇼트를 발생시키는 문제점이 있었다. 또, 배선이 쇼트되는 것을 방지하기 위해 에칭량을 증가시키면, 베이스가 되는 게이트 산화막이 관통되어, 실리콘 기판(7)에 손상을 끼쳐 전기적 특성을 열화시킨다는 문제점이 있었다.
한편, ME 단계와 OE 단계와의 사이(즉, 게이트 절연막이 노출되기 시작했을때)에 방전의 ON/OFF가 있으면, 순간적으로 플라즈마가 불균일하게 되어, 게이트 절연막(8)에 가해지는 차지 업에 기인한 손상이 커진다는 문제점도 있다.
도 1은 실시예1에 따른 배선층의 드라이 에칭 방법의 공정의 개요도.
도 2는 실시예2에 따른 배선층의 드라이 에칭 방법의 공정의 개요도.
도 3은 실시예3에 따른 배선층의 드라이 에칭 방법의 공정의 개요도.
도 4는 환원성 가스 도입 시에 있어서의, 챔버내 및 웨이퍼 근방에서의 산소의 움직임을 도시한 개략도.
도 5는 브레이크스루시(또는 방전시)에 있어서의, 챔버 내 및 웨이퍼 근방의 산소의 이동을 도시한 개략도.
도 6은 각 단계 사이의 진공 상태(방전 정지) 시에 있어서의, 챔버 내 및 웨이퍼 근방의 산소의 이동을 도시한 개략도.
도 7은 종래의 배선층의 드라이 에칭 방법의 공정을 도시한 개요도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반응실
2 : 석영 부품
3 : 컨덕턴스 밸브(버터플라이 밸브)
4 : 진공 펌프
5 : 반응성 이온
6 : 잔류 산소
7 : 기판
8 : 게이트 절연막
9 : 게이트 전극 재료
10 : 실리콘 산화막
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 이루어진 것으로, 실리콘 기판에 손상을 끼치지 않도록 개량된, 배선층의 드라이 에칭 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은, 전기적 특성을 열화시키지 않도록 개량된, 배선층의 드라이 에칭 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 게이트 절연막에 가해지는 차지 업에 의한 손상을 초래하지 않도록 개량된, 배선층의 드라이 에칭 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 그와 같은 배선층의 드라이 에칭 방법을 포함하는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 제1 국면에 따른 배선층의 드라이 에칭 방법에서는, 우선 배선층 위에, 그 배선층을 패터닝하기 위한 마스크가 형성된 반도체 기판을 준비한다(제1 공정). 상기 배선층의 표면에 생기는 변질층을 드라이 에칭으로 제거한다(제2 공정). 상기 마스크를 이용하여, 상기 배선층을 드라이 에칭한다(제3 공정). 상기 제2 공정의 상기 제3 공정으로의 전환 시, 진공 상태로 하지 않고 연속 방전을 행한다.
본 발명의 제2 국면에 따른 배선층의 드라이 에칭 방법에서는, 우선 배선층 위에, 그 배선층을 패터닝하기 위한 마스크가 형성된 반도체 기판을 준비한다(제1공정). 상기 배선층의 표면에 생기는 변질층을 드라이 에칭한다(제2 공정, BT 공정). 상기 BT 공정 후, 상기 마스크를 이용하여, 상기 배선층을 드라이 에칭한다(제3 공정, ME 공정). 상기 배선층의 베이스 영역이 노출되기 시작했을 때에, 또는 베이스 영역이 노출되기 전에 그 베이스 영역에 대한 고선택성비의 조건에서 상기 배선층을 오버 에칭한다(제4 공정, OE 공정). 상기 BT 공정의 상기 ME 공정으로의 전환 시 및/또는 상기 ME 공정의 상기 OE 공정으로의 전환 시, 진공 상태로 하지 않고 연속 방전을 행한다.
본 발명의 제3 국면에 따른 배선층의 드라이 에칭 방법에서는, 상기 BT 공정을 행하지 않는다.
본 발명의 제4 국면에 따른 배선층의 드라이 에칭 방법에서는, 상기 BT 공정, 상기 ME 공정 및 상기 OE 공정 중 적어도 하나의 공정을 Cl2및/또는 HBr을 포함하는 에칭 가스를 이용하여 행한다.
본 발명의 제5 국면에 따른 배선층의 드라이 에칭 방법에서는, 상기 BT 공정을 Cl2단독 가스 또는 Cl2/O2혼합 가스를 이용하여 행하고, 상기 ME 공정을 Cl2단독 가스 또는 Cl2/O2혼합 가스를 이용하여 행하며, 상기 BT와 상기 ME의 각 공정에서의 가스의 총 유량의 차를 ±50% 이하로 억제한다. 상기 ME 공정의, O2유량비를 상기 BT 공정보다도 크게 제어하고, 또한 이들 각 공정에서의 O2유량이 가스 총 유량의 20%를 초과하지 않도록 제어한다.
본 발명의 제6 국면에 따른 배선층의 드라이 에칭 방법에서는, 상기 BT 공정을 Cl2단독 가스, Cl2/O2혼합 가스, Cl2/HBr/O2혼합 가스, HBr/Cl2혼합 가스 또는 HBr/O2혼합 가스 중 어느 하나를 포함하는 가스를 이용하여 행하고, 상기 ME 공정 및 상기 OE 공정을 Cl2/O2, Cl2/HBr/O2, HBr/Cl2또는 HBr/O2중 어느 하나를 포함하는 가스를 이용하여 행하고, 상기 BT, 상기 ME 및 상기 OE의 각 공정에서의, 가스의 총 유량의 차를 ±50% 이하로 억제한다. 상기 ME 공정의 O2유량비를 상기 BT 공정보다도 크게 제어하고, 또한 이들 각 공정에서의 O2유량이 가스 총 유량의 20%를 초과하지 않도록 제어한다.
본 발명의 제7 국면에 따른 배선층의 드라이 에칭 방법에서는, 상기 BT 공정을 Cl2단독 가스 또는 Cl2/HBr 혼합 가스를 이용하여 행하고, 상기 ME 공정을 Cl2/HBr/O2를 포함하는 가스를 이용하여 행하고, 상기 OE 공정을 HBr/O2혼합 가스를 포함하는 가스를 이용하여 행한다. 상기 BT, 상기 ME 및 상기 OE의 각 공정에서의 가스의 총 유량의 차를 ±50% 이하로 억제한다.
본 발명의 제8 국면에 따른 배선층의 드라이 에칭 방법에서는, 상기 BT 공정을 Cl2단독 가스 또는 Cl2/O2혼합 가스를 이용하여 행하고, 상기 ME 공정을 Cl2/O2를 포함하는 가스를 이용하여 행하고, 상기 OE 공정을 HBr/O2혼합 가스를 포함하는 가스를 이용하여 행하며, 상기 BT와 상기 ME의 각 공정에서의, 가스의 총 유량의차를 ±50% 이하로 억제한다. 상기 ME 공정의 O2유량비를 상기 BT 공정보다도 크게 제어하고, 또한 상기 BT 공정 및 상기 ME 공정에서의 O2유량이 가스 총 유량의 20%를 초과하지 않도록 제어한다. 또한 상기 ME 공정과 상기 OE 공정 사이에, Cl2/HBr/O2를 포함하는 가스를 사용하는 공정을 적어도 1이상 포함시킨다.
본 발명의 제9 국면에 따른 배선층의 드라이 에칭 방법에서는, 상기 BT 공정을 Cl2단독 가스 또는 Cl2/BCl3혼합 가스를 이용하여 행하고, 상기 ME 공정을 Cl2/BCl3을 포함하는 가스를 이용하여 행하고, 상기 BT와 상기 ME의 각 공정에서의 가스의 총 유량의 차를 ±50% 이하로 억제한다.
본 발명의 제10 국면에 따른 배선층의 드라이 에칭 방법에서는, 상기 각 공정의 전환 시에, 환원 가스를 포함하는 혼합 가스를 넣는 공정을 적어도 1 이상 포함시킨다.
본 발명의 제11 국면에 따른 배선층의 드라이 에칭 방법에서는, 상기 배선층은, 폴리실리콘, WSi/폴리실리콘, W/폴리실리콘, W, Ru, Pt, Ir, Ti, TiN, TiW, Al, AlSi, AlSiCu, AlCu, Ta 또는 TaN을 포함하고, 상기 폴리실리콘은 비정질 실리콘 또는 도핑된 실리콘을 포함한다.
본 발명의 제12 국면에 따른 배선층의 드라이 에칭 방법에서는, 배선층 위에 그 배선층을 패터닝하기 위한 마스크가 형성된 반도체 기판을 준비한다. 상기 배선층 표면에 생기는 변질층을 제거한다(BT 공정). 상기 마스크를 이용하여, 상기배선층을 드라이 에칭한다(ME 공정). 상기 BT 공정의 상기 ME 공정으로의 전환시에, 진공 상태로 하지 않고 연속 방전을 행한다.
<실시예>
이하, 본 발명의 실시예를 도면에 대하여 설명한다.
실시예 1
도 1은, 본 실시예에 따른 배선층의 드라이 에칭 방법의 공정을 도시한 개요도로서, 각 단계 및 시퀀스의 조합을 나타낸다.
본 실시예에서는, 종래 기술과는 달리, 각 단계 사이에서 연속 방전을 행한다. 이에 따라, 스퍼터에 의한 석영 부품으로부터의 산소 방출 및 웨이퍼 위에서의 산소 흡착이 발생해도, 한창 방전 중일 때에는 에칭제가 항상 웨이퍼에 충돌(스퍼터링)하므로, 흡착 산소는 웨이퍼로부터 제거된다. 그 때문에, 웨이퍼 표면의 산화가 발생하기 어렵다.
또, 종래예 및 본 실시예에서는, 배선층의 드라이 에칭으로서 폴리실리콘의 게이트 전극 가공의 형성을 예시적으로 설명했지만, 본 발명은 이것에 한정되는 것은 아니다. 배선층의 드라이 에칭의 개념에는, 도전막의 형성 및 배선의 형성이 포함된다.
또한, 본 명세서에서, 도전막 또는 배선은 폴리실리콘, WSi/폴리실리콘(텅스텐 폴리사이드), W/폴리실리콘(텅스텐 폴리메탈), W(텅스텐), Ru(루테늄), Pt(백금), Ir(이리듐), Ti(TiN : 질화 티탄, TiW), Al(AlSi, AlSiCu, AlCu), Cu, Ta(TaN: 질화 탄탈)을 포함하는 도전막 또는 배선이다.
또한, 폴리실리콘은 비정질 실리콘이어도, 도핑된 실리콘이어도 된다.
또한, 도전막의 에칭으로서, 실리콘 기판의 에칭(트렌치 에칭)도 포함한다.
이어서, 다층막의 경우에 대해 설명한다. 예를 들면, WSi/폴리실리콘(텅스텐 폴리사이드)의 2층막의 에칭에서는 WSi 표면의 변질층을 BT 단계(Cl2프로세스)에서 제거하고, WSi 본체를 ME 단계(Cl2/O2프로세스)에서 에칭한다. 이 때, 폴리실리콘도 어느 정도 에칭되어 있다. 남은 폴리실리콘의 에칭 및 베이스 SiO2가 노출된 후의 상태에서의 에칭을 OE 공정(Cl2/O2프로세스)에서 행한다.
다층막이 WSi/폴리실리콘(텅스텐 폴리사이드)인 경우, BT, ME 및 OE의 각 단계 사이에서 행하는 연속 방전이, 잔사 대책에는 가장 효과적이다.
이어서, W/폴리실리콘(텅스텐 폴리메탈)의 2층막 에칭에 대하여 설명한다. 우선, W를 불소계 가스(예를 들면 Cl2/O2/N2/CF4프로세스)로 에칭하기 때문에, BT 단계는 불필요하다. 처음부터, W를 ME 단계와 OE 단계에서 에칭한다. 그리고, 폴리실리콘을 BT 단계(HBr/O2), ME 단계(HBr/O2), OE 단계(HBr/O2)에서 에칭한다.
또한, 폴리실리콘의 에칭의 경우, BT, ME, OE로 공정이 진행됨에 따라 O2유량비는 커지게 된다. 이 경우, 배선의 일부인 폴리실리콘을 BT 단계, ME 단계, OE 단계에서 에칭할 때, 각 공정 사이에서 연속 방전하면 잔사는 생기지 않는다. 따라서, 잔사 대책에는 가장 효과적이다.
이와 같이, 각 단계 사이를 연속 방전시키고, 에칭 잔사를 억제함으로써, 전기적 쇼트가 없는 고신뢰성의 반도체 장치를 얻을 수 있다.
<실시예2>
도 2는, 실시예2에 따른, 배선층의 드라이 에칭 방법의 공정을 설명하기 위한 개요도로서, 상기 실시예1를 개선한, 각 단계 및 시퀀스의 조합을 나타낸다.
예를 들면, ME 단계에서 Cl2/O2혼합 가스, OE 단계에서 HBr/O2혼합 가스를 사용하는 경우, 가스가 서로 다르기 때문에, ME 단계로부터 OE 단계로 전환될 때, 가스 유량을 안정시키기 위해서는 시간이 걸린다. 이 경우, 방전도 불안정해져, 에칭 특성도 변동하기 쉽다. 또한, 게이트 산화막의 박막화에 수반하여, 고선택비를 얻을 수 있는, HBr를 포함하는 가스를 사용하는 OE 단계로 신속히 전환할 필요가 있다. 여기서는, ME 단계와 OE 단계와의 사이(도 2에서는 ME 단계와 OE2 단계사이)에, Cl2/HBr/O2가스를 이용하는 에칭 단계(도 2에서는 OE1 단계)를 적어도 하나 이상 포함시키어, 단계적으로 가스 유량을 변화시킨다. 이에 따라, 각 단계의 전환시에서의 방전이 안정적으로 된다(즉, 프로세스가 안정된다).
이와 같이, 각 단계에서 이용되는 가스계가 서로 다른 경우에는, 단계적으로 가스 유량을 변화시키는 단계를 적어도 하나 이상 삽입함으로써, 각 단계 사이의 연속 방전을 안정화시킬 수 있다. 이에 따라, 에칭 잔사를 억제할 수 있고, 나아가서는 전기적 쇼트가 없는 고신뢰성의 반도체 장치를 얻을 수 있다.
<실시예3>
도 3은, 실시예3에 따른 배선층의 드라이 에칭 방법의 공정을 설명하기 위한개요도로서, 각 단계 및 환원성 가스 도입 시퀀스의 조합을 나타낸다.
도 4는, 환원성 가스 도입 시에서의, 챔버 및 웨이퍼 주변의 산소의 움직임을 도시한 개략도이다. 또, 도 4에서, 도 5에 도시한 부재와 동일하거나 그에 상당하는 부분에는 동일한 참조 번호를 붙여, 그에 대한 설명을 생략한다.
도 3과 도 4를 참조하여, 각 단계 사이에 환원성 가스, 예를 들면 수소를 첨가한다. 환원 가스는, 반응실(1) 내에 부유하고 있는 산소 또는 웨이퍼에 흡착하고 있는 산소를 빼앗아, 웨이퍼 표면의 산화를 억제한다.
이와 같이, 각 단계 사이에 환원성 가스를 반응실(1) 내에 도입함으로써, 웨이퍼 표면의 산화를 억제할 수 있다. 나아가서는, 에칭 잔사를 억제할 수 있어, 전기적 쇼트가 없는 고신뢰성의 반도체 장치를 얻을 수 있다.
또, 환원성 가스로서, 수소를 예시했지만, 본 발명은 이것에 한정되는 것이 아니라, BCl3, CO, H2S, NF3, CH4, NH3을 이용해도 동일한 효과를 발휘한다.
본 발명에서 개시된 각 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되야 된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 개시되며, 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
이상 설명한 바와 같이, 본 발명에 따르면, 배선층을 드라이 에칭할 때, 실리콘 기판에 손상을 주지 않으므로, 전기적 특성이 열화되지 않은 반도체 장치를얻을 수 있다는 효과를 발휘한다.

Claims (3)

  1. 배선층 위에, 그 배선층을 패터닝하기 위한 마스크가 형성된 반도체 기판을 준비하는 제1 공정과,
    상기 배선층의 표면에 생기는 변질층을 드라이 에칭으로 제거하는 제2 공정과,
    상기 마스크를 이용하여, 상기 배선층을 드라이 에칭하는 제3 공정을 포함하며,
    상기 제2 공정의 상기 제3 공정으로의 전환 시, 진공 상태로 하지 않고 연속 방전을 행하는 배선층의 드라이 에칭 방법.
  2. 배선층 위에, 그 배선층을 패터닝하기 위한 마스크가 형성된 반도체 기판을 준비하는 제1 공정과,
    상기 배선층의 표면에 생기는 변질층을 드라이 에칭하는 제2 공정과,
    상기 제2 공정 후, 상기 마스크를 이용하여 상기 배선층을 드라이 에칭하는 제3 공정과,
    상기 배선층의 베이스 영역이 노출되기 시작했을 때에, 또는 그 베이스 영역이 노출되기 전에, 그 베이스 영역에 대한 고선택성비의 조건에서 상기 배선층을 오버 에칭하는 제4 공정을 포함하며,
    상기 제2 공정의 상기 제3 공정으로의 전환 시 및/또는 상기 제3 공정의 상기 제4 공정으로의 전환 시, 진공 상태로 하지 않고 연속 방전을 행하는 배선층의 드라이 에칭 방법.
  3. 배선층 위에, 그 배선층을 패터닝하기 위한 마스크가 형성된 반도체 기판을 준비하는 제1 공정과,
    상기 배선층의 표면에 생기는 변질층을 제거하는 제2 공정과,
    상기 마스크를 이용하여, 상기 배선층을 드라이 에칭하는 제3 공정을 포함하며,
    상기 제2 공정의 상기 제3 공정으로의 전환 시, 진공 상태로 하지 않고 연속 방전을 행하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688362B1 (ko) * 2005-11-23 2007-03-02 한진엘리베이터(주) 엘리베이터의 구동장치

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7358171B2 (en) * 2001-08-30 2008-04-15 Micron Technology, Inc. Method to chemically remove metal impurities from polycide gate sidewalls
US6943119B2 (en) * 2003-12-01 2005-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Flash process for stacking poly etching
US7442319B2 (en) * 2005-06-28 2008-10-28 Micron Technology, Inc. Poly etch without separate oxide decap
US20070056930A1 (en) * 2005-09-14 2007-03-15 International Business Machines Corporation Polysilicon etching methods
JP4908824B2 (ja) * 2005-11-11 2012-04-04 ローム株式会社 半導体装置の製造方法
JP4865361B2 (ja) * 2006-03-01 2012-02-01 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP5578389B2 (ja) * 2006-05-16 2014-08-27 Ｎｌｔテクノロジー株式会社 積層膜パターン形成方法及びゲート電極形成方法
WO2012109572A1 (en) * 2011-02-11 2012-08-16 Brookhaven Science Associates, Llc Technique for etching monolayer and multilayer materials
KR102325148B1 (ko) 2017-03-31 2021-11-10 가부시키가이샤 코쿠사이 엘렉트릭 반도체 장치의 제조 방법, 기판 처리 장치 및 컴퓨터 프로그램

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3315719A1 (de) * 1983-04-29 1984-10-31 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von strukturen von aus metallsiliziden bzw. silizid-polysilizium bestehenden doppelschichten fuer integrierte halbleiterschaltungen durch reaktives ionenaetzen
JP3038984B2 (ja) 1991-05-09 2000-05-08 ソニー株式会社 ドライエッチング方法
JP3319003B2 (ja) * 1993-03-18 2002-08-26 ソニー株式会社 ゲート絶縁膜上のゲート電極材料のドライエッチング方法
JPH08274073A (ja) * 1995-03-31 1996-10-18 Sony Corp アルミニウム系金属膜のエッチング方法
US5667630A (en) * 1995-04-28 1997-09-16 Vanguard International Semiconductor Corporation Low charge-up reactive ion metal etch process
JP3371179B2 (ja) * 1995-05-19 2003-01-27 ソニー株式会社 配線形成方法
US5780315A (en) * 1995-09-11 1998-07-14 Taiwan Semiconductor Manufacturing Company, Ltd Dry etch endpoint method
JPH0982687A (ja) * 1995-09-19 1997-03-28 Mitsubishi Electric Corp 半導体装置の製造方法
JP3897372B2 (ja) * 1996-03-01 2007-03-22 芝浦メカトロニクス株式会社 金属膜のエッチング方法
KR100230981B1 (ko) * 1996-05-08 1999-11-15 김광호 반도체장치 제조공정의 플라즈마 식각 방법
JP3533876B2 (ja) * 1997-03-19 2004-05-31 株式会社日立製作所 揮発性元素を含む炭化水素燃料の生成ガス浄化方法
KR20000076861A (ko) * 1999-05-12 2000-12-26 호리이케야스히로 웨이퍼 에칭방법
JP2001156045A (ja) * 1999-11-26 2001-06-08 Kawasaki Steel Corp 半導体装置の製造方法および製造装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688362B1 (ko) * 2005-11-23 2007-03-02 한진엘리베이터(주) 엘리베이터의 구동장치

Also Published As

Publication number Publication date
DE10215764A1 (de) 2002-12-05
US20020173150A1 (en) 2002-11-21
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KR100449134B1 (ko) 2004-09-18
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TW541579B (en) 2003-07-11

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