KR20020087528A - 반도체 ｉｃ 소자의 검사 공정 손실 요인 자동 분석 및관리 시스템과 그 방법 - Google Patents

반도체 ｉｃ 소자의 검사 공정 손실 요인 자동 분석 및관리 시스템과 그 방법 Download PDF

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Abstract

본 발명은 반도체 IC 소자의 검사 공정에서 검사 시스템의 손실 요인을 자동으로 분석하고 관리하는 시스템과 방법에 관한 것으로서, 본 발명에 따른 시스템은 서로 다른 복수의 반도체 IC 소자를 복수의 검사기를 사용하여 로트 단위로 검사하는 반도체 IC 검사 공정에서 발생하는 손실 요인을 분석하고 관리하며, 상기 로트는 동일한 반도체 IC 소자 복수개가 소정의 개수만큼 포함되고, 상기 로트 단위 검사 공정은 복수의 검사 사이클이 순차적으로 진행되면서 이루어진다. 상기 손실 요인 분석 및 관리 시스템은, (A) 상기 복수의 검사 사이클 각각에 대해 검사 결과를 확인하고 재검사 여부를 판정하는 수단과, (B) 상기 로트에 포함된 피검사 IC 소자를 검사 헤드에 로딩하고, 검사 결과에 따라 IC 소자를 분류하여 상기 검사 헤드로부터 언로딩하는 IC 소자 로딩/언로딩 수단과, (C) 상기 검사 공정의 진행 과정에서 발생하는 시간 데이터를 기초로 원시 데이터를 생성하는 원시 데이터 생성 수단과, (D) 상기 원시 데이터를 기초로 검사 시간 데이터와 인덱스 시간 데이터를 산출하며, 손실 시간 데이터를 산출하는 데이터 산출 수단과, (E) 상기 원시 데이터 및 상기 산출된 데이터를 저장하는 데이터 저장 수단과, (F) 상기 원시 데이터 및 상기 산출된 데이터를 상기 복수의 로트, 복수의 검사기, IC 소자 로딩/언로딩 수단에 따라 분석하여 사용자 인터페이스를 통해 출력하는 데이터 분석 및 출력 수단을 포함하며, 본 발명에 따른 방법은 본 발명에 따른 검사 공정 손실 요인 자동 분석 및 관리 방법은 서로 다른 복수의 반도체 IC 소자를 복수의 검사기를 사용하여로트 단위로 검사하는 반도체 IC 검사 공정에서 발생하는 손실 요인을 분석하고 관리하는 방법으로서, 여기서 상기 로트는 동일한 반도체 IC 소자 복수개가 소정의 개수만큼 포함되고, 상기 로트 단위 검사 공정은 복수의 검사 사이클이 순차적으로 진행되면서 이루어진다. 상기 손실 요인 분석 및 관리 방법은, (A) 상기 복수의 검사 사이클 각각에 대하여, 상기 검사 공정의 진행에 따라 실시간으로 원시 데이터를 생성하는 단계와, (B) 상기 복수의 검사 사이클 각각에 대하여, 상기 원시 데이터를 기초로 검사 시간 데이터와 인덱스 시간 데이터를 생성하는 단계와, (C) 상기 원시 데이터와 검사 시간 데이터 및 인덱스 시간 데이터를 기초로 손실 시간 데이터를 산출하는 단계와, (D) 상기 산출 단계에서 생성된 데이터를 기초로 검사 공정 데이터를 생성하고 저장하는 단계와, (E) 상기 검사 공정 데이터를 분석하고 사용자 인터페이스로 출력하는 단계를 포함한다.

Description

반도체 ＩＣ 소자의 검사 공정 손실 요인 자동 분석 및 관리 시스템과 그 방법{System and method for automatically analyzing and managing loss factors in test process of semiconductor Integrated Circuit devices}
본 발명은 반도체 집적회로(IC) 소자의 검사 기술에 관한 것으로서, 좀 더 구체적으로는 반도체 IC 소자의 검사 공정에서 검사 시스템의 손실 요인을 자동으로 분석하고 관리하는 시스템과 방법에 관한 것이다.
반도체 IC 소자는 회로 설계, 웨이퍼 제조, 조립 공정을 거쳐 완성되며, 이것을 출하하기 전에 전기적 성능과 신뢰성을 검사하는 검사 공정을 거친다. IC 소자의 성능 검사는 크게 DC 테스트, AC 테스트, 기능 테스트로 나눌 수 있다. DC 테스트는 IC 소자의 직류 특성을 검사하는 것으로, 개방/합선(open/short) 테스트, 입력 전류, 출력 전압, 전원 전류 등을 측정한다. AC 테스트는 IC 소자의 타이밍을 측정하는 것으로, 입력 단자에 펄스 신호를 인가하여 입출력 운반 지연 시간(access time), 출력 신호의 시작 시간과 종료 시간 등의 동작 특성을 측정한다. 기능 테스트는 예컨대, 메모리 IC 소자의 경우, 메모리의 실제 동작 속도에서 각 메모리 셀의 읽기/쓰기 기능이나 상호 간섭 등을 시험하는 것으로 패턴 발생기에서 만들어진 검사 패턴을 규정의 레벨로 변환한 펄스를 피검사 IC 소자 즉, DUT(device under unit)에 인가하여 DUT의 출력 신호를 규정 레벨과 비교한다. 이 비교 결과를 패턴 발생기에서 발생한 출력 기대 패턴과 비교하여 동작의 양부를 검사한다. 일반적으로 AC 테스트와 기능 테스트를 겸한 다이나믹 기능 테스트로 실시한다.
이러한 IC 소자 검사 공정은 반도체 소자 생산에서 많은 비용과 시간을 요구한다. IC 소자의 검사에는 복잡하고 가격이 비싼 검사 시스템이 필요하며, 고효율의 IC 핸들러를 사용해야 한다. 반도체 IC 소자의 기능이 향상되면서 검사 공정에 드는 비용도 점점 더 높아지고 검사 시간도 더 길어지고 있다. 따라서, 검사 시스템에 손실 요인이 발생하면, 이것은 제품의 수율에 큰 영향을 미치고 생산성을 좌우하는 주요 변수가 된다. IC 소자의 검사 공정은 보통 로트(lot) 단위로 이루어지는데, 하나의 로트에는 약 1,000개 이상의 IC 소자가 포함된다. 하나의 로트를 검사하는 과정에서 검사 시스템의 실가동, 로딩, 인덱스, 언로딩, 순간 정지, 고장 수리, 로트 교체, 재검사 시간 등 많은 손실 시간이 발생한다.
그러나, 종래 검사 공정에서는 이러한 손실 요인을 작업자가 수작업으로 계산하거나 경험에만 의존하고 있었다. 따라서, 손실 요인 데이터가 작업자마다 서로 다르고 신뢰도가 떨어질 뿐만 아니라 추적할 수 없는 손실 요인 데이터도 발생하기 때문에, 손실 요인을 분석하고 이것을 관리하는 불가능하였다. 반도체 집적회로 소자가 고성능의 소량 생산 방식으로 제조 판매되고, 시장적시성(time-to-market)의 요구가 점점 더 높아짐에 따라, 검사 공정의 생산성과 수율 향상은 필연적인 과제이므로, 검사 공정의 손실을 최대한 줄이고 검사 시스템의 설비 가동률을 최적화하는 것이 절실하게 요청된다.
또한, 여러 종류의 반도체 IC 소자를 대량으로 생산, 판매하는 제조업체에서는 수많은 검사기를 사용하는데, IC 소자별로 및/또는 검사기 별로 검사 공정을 효율적으로 관리하고 분석하는 것이 필요하다.
본 발명의 목적은 검사 공정에서 발생하는 손실 요인을 자동으로 분석하고 관리하는 것이다.
본 발명의 다른 목적은 검사 시스템의 손실에 신속히 대처하고 검사 시스템의 설비 가동율을 향상시키는 것이다.
본 발명의 또 다른 목적은 검사 공정에서 발생하는 다양한 시간 데이터를 정확하고 신속하게 집계하고 관리하는 것이다.
도 1은 본 발명에 따른 검사 공정의 손실 요인 자동 분석 및 관리 시스템의 전체 구조를 나타내는 블럭도.
도 2는 본 발명에 따른 검사 공정의 손실 요인 자동 분석 및 관리 방법의 전체 과정을 나타내는 흐름도.
도 3은 본 발명에 따른 원시 데이터 생성 프로세스의 흐름도.
도 4는 본 발명의 일실시예에 따른 검사 공정의 흐름을 검사기와 핸들러의 동작으로 구분하여 나타내는 흐름도.
도 5는 본 발명의 실시예에 따른 시간 데이터 추출 방법을 설명하는 도면.
도 6은 본 발명의 일실시예에 따른 검사 공정 손실 요인 자동 분석 및 관리 시스템의 구성 블록도.
도 7은 본 발명에 따라 검사 공정의 손실 요인을 분석하고 관리하는 사용자 인터페이스의 일구현예.
도 8은 본 발명에 따라 검사 공정의 손실 요인을 분석하고 관리하는 사용자 인터페이스의 다른 구현예.
도 9는 본 발명에 따라 검사 공정의 손실 요인을 분석하고 관리하는 사용자 인터페이스의 또 다른 구현예.
<도면의 주요 부호에 대한 설명>
10: 검사 시스템 (test system)
12: 검사기 (tester)
15: 핸들러 (handler)
20: 서버 시스템
22: 서버
25: 데이터베이스
30: 단말 시스템
32: 단말 컴퓨터
본 발명에 따른 검사 공정 손실 요인 자동 분석 및 관리 시스템은 서로 다른복수의 반도체 IC 소자를 복수의 검사기를 사용하여 로트 단위로 검사하는 반도체 IC 검사 공정에서 발생하는 손실 요인을 분석하고 관리하며, 상기 로트는 동일한 반도체 IC 소자 복수개가 소정의 개수만큼 포함되고, 상기 로트 단위 검사 공정은 복수의 검사 사이클이 순차적으로 진행되면서 이루어진다. 상기 손실 요인 분석 및 관리 시스템은, (A) 상기 복수의 검사 사이클 각각에 대해 검사 결과를 확인하고 재검사 여부를 판정하는 수단과, (B) 상기 로트에 포함된 피검사 IC 소자를 검사 헤드에 로딩하고, 검사 결과에 따라 IC 소자를 분류하여 상기 검사 헤드로부터 언로딩하는 IC 소자 로딩/언로딩 수단과, (C) 상기 검사 공정의 진행 과정에서 발생하는 시간 데이터를 기초로 원시 데이터를 생성하는 원시 데이터 생성 수단과, (D) 상기 원시 데이터를 기초로 검사 시간 데이터와 인덱스 시간 데이터를 산출하며, 손실 시간 데이터를 산출하는 데이터 산출 수단과, (E) 상기 원시 데이터 및 상기 산출된 데이터를 저장하는 데이터 저장 수단과, (F) 상기 원시 데이터 및 상기 산출된 데이터를 상기 복수의 로트, 복수의 검사기, IC 소자 로딩/언로딩 수단에 따라 분석하여 사용자 인터페이스를 통해 출력하는 데이터 분석 및 출력 수단을 포함한다.
본 발명의 다른 실시예에 따른 손실 요인 자동 분석 및 관리 시스템은, (A) 로트 각각에 대응되는 검사 프로그램에 의해 구동되는 복수의 검사기와, 검사기에 피검사 IC 소자를 로딩하고 검사 결과에 따라 IC 소자를 분류하여 언로딩하는 IC 소자 로딩/언로딩 수단을 각각 포함하는 복수의 검사 시스템과, (B) 상기 복수의 검사 시스템에서 발생하는 시간 데이터를 상기 복수의 로트, 복수의 검사 사이클별로 통합 처리하고, 이것을 저장하는 데이터 저장 수단을 포함하는 서버 시스템과, (C) 상기 서버 시스템과 전기적으로 연결되며, 작업자와 사용자 인터페이스를 통해 통신하는 단말 시스템을 포함한다. 상기 복수의 검사기 및/또는 서버 시스템은 상기 검사 공정의 진행 과정에서 발생하는 시간 데이터를 기초로 원시 데이터를 생성하는 원시 데이터 생성 수단과, 상기 원시 데이터를 기초로 검사 시간 데이터, 인덱스 시간 데이터 및 손실 시간 데이터를 산출하는 데이터 산출 수단을 포함한다.
본 발명에 따른 검사 공정 손실 요인 자동 분석 및 관리 방법은 서로 다른 복수의 반도체 IC 소자를 복수의 검사기를 사용하여 로트 단위로 검사하는 반도체 IC 검사 공정에서 발생하는 손실 요인을 분석하고 관리하는 방법으로서, 여기서 상기 로트는 동일한 반도체 IC 소자 복수개가 소정의 개수만큼 포함되고, 상기 로트 단위 검사 공정은 복수의 검사 사이클이 순차적으로 진행되면서 이루어진다. 상기 손실 요인 분석 및 관리 방법은, (A) 상기 복수의 검사 사이클 각각에 대하여, 상기 검사 공정의 진행에 따라 실시간으로 원시 데이터를 생성하는 단계와, (B) 상기 복수의 검사 사이클 각각에 대하여, 상기 원시 데이터를 기초로 검사 시간 데이터와 인덱스 시간 데이터를 생성하는 단계와, (C) 상기 원시 데이터와 검사 시간 데이터 및 인덱스 시간 데이터를 기초로 손실 시간 데이터를 산출하는 단계와, (D) 상기 산출 단계에서 생성된 데이터를 기초로 검사 공정 데이터를 생성하고 저장하는 단계와, (E) 상기 검사 공정 데이터를 분석하고 사용자 인터페이스로 출력하는 단계를 포함한다.
이하, 도면을 참조로 본 발명의 실시예에 대해 설명한다.
실시예
반도체 IC 소자의 검사는 그것을 제조하는 여러 과정에서 이루어지는데, 본 명세서의 설명은 주로 반도체 IC 소자를 웨이퍼 제조하고 패키지 공정을 한 후의 최종 검사(final test)에 대해 설명한다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명이 여기에만 국한되지 않고 다양하게 적용될 수 있다는 사실을 쉽게 이해할 수 있을 것이다. 최종 검사는 패키지된 IC 소자의 정적 및 동적 전기적 특성을 검사하여 IC 소자가 설계 사양을 만족하는지 고객이 특별히 요청한 요건을 만족하는지 확인하는데, 이 최종 검사를 통과한 IC 소자는 고객에게 출하된다. 복수의 반도체 IC 소자를 복수의 검사기를 사용하여 검사하는 반도체 IC 검사 공정은 로트 단위로 이루어지는데, 하나의 로트에는 약 1,000 개의 IC 소자가 들어 있는 것이 보통이다. 검사기는 로트에 들어 있는 각각의 피검사 소자의 DC 특성과 AC 특성 및 다이나믹 전기적 특성을 측정한다. 피검사 소자는 그 특성이 설계 당시 계획했던 기준을 만족하는지 등을 검사함으로써, 이것이 검사기를 통과하는지(pass) 통과하지 못하는지(fail)에 따라 분류된다. 최종 검사를 통과한 제품에 대해 표본 검사를 실시하여(이것은 보통 '품질확인(QA) 검사'라 함), 이것을 통과한 제품에 대해 출하한다.
도 1은 본 발명에 따른 검사 공정 손실 요인 자동 분석 및 관리 시스템(이하, '시스템'이라 함)의 블럭도이다.
본 발명에 따른 시스템은 검사 시스템(10), 서버 시스템(20), 단말 시스템(30)을 포함한다. 검사 시스템(10)은 검사기(12; tester)와 핸들러(15;handler)를 포함한다. 검사기(12)는 중앙 프로세서(예컨대, CPU)와 관련 전자회로 하드웨어를 포함하며 소프트웨어 즉, 검사 프로그램에 의해 구동된다. 검사기(12)는 피검사 IC 소자(도시 아니함)에 검사 신호를 인가하고 피검사 소자의 출력 신호를 받아서 이것을 기준 신호와 비교하여 검사 결과 신호를 제공한다. 피검사 IC 소자는 보통 검사 기판(test board)에 소켓 실장되어 검사가 진행된다. 검사 기판은 피검사 소자와 전기적 신호를 주고받는 회로를 포함한다. 검사기(12)는 예컨대, 어드반테스트(AdvanTest) 또는 안도(Ando) 사에서 제공하는 검사기이다. 핸들러(15)는 피검사 IC 소자를 캐리어 트레이(carrier tray)에서 검사 트레이(test tray)로 운반하며, 검사 트레이에 들어 있는 피검사 IC 소자를 검사 헤드 즉, 검사 기판의 소켓에 실장하여 검사기(12)와 피검사 IC 소자를 전기적으로 연결한다. 검사기(12)와 핸들러(15)는 케이블(16)을 통해 전기적으로 연결되어 있다.
검사기(12)는, 소프트웨어의 제어에 따라, 검사 기판에 명령 신호를 보내고 검사 기판으로부터 출력되는 검사 데이터를 받아서 피검사 IC 소자의 성능과 특성을 판단한다. 이 판단 결과에 따라 검사기(12)는 케이블(16)을 통해 핸들러(15)에 소자 분류 명령(binning instruction) 신호를 보내고, 핸들러(15)는 이 명령 신호에 따라 IC 소자를 분류하여 캐리어 트레이로 운반한다. 도 1에는 핸들러(15)가 검사기(12)와 분리된 것으로 설명하였지만, 핸들러와 검사기가 일체형??로 된 것을 사용하는 것도 물론 가능하다.
핸들러(15)의 처리량은 주로 그것의 기계적 조건에 의해 결정되는데, 이것을 보통 핸들러의 인덱스 시간(index time)으로 나타낸다. 인덱스 시간은 핸들러 내부에서 피검사 IC 소자를 운반하고 트레이를 운반하는 이동 거리와, 이동 속도, 검사 결과 신호에 따라 IC 소자를 분류하는 분류 항목의 갯수 및 검사기(12)와 핸들러(15) 사이의 전기적 인터페이스의 전송 속도 등에 영향을 받는다. 피검사 IC 소자의 실제 검사 시간 [또는 검사기의 중앙처리장치(CPU)의 가동 시간]도 인덱스 시간에 영향을 미친다.
서버 시스템(20)은 손실 요인을 산출하는 서버 컴퓨터(22)와 데이터베이스(25)를 포함한다. 서버 컴퓨터(20)는 검사기(12)와 핸들러(15) 쌍으로 구성된 각각의 검사 시스템(10)에서 발생하는 시간 데이터를 통합 관리하고 처리한다. 검사 공정에서 발생하는 시간 데이터와 이를 기초로 산출되는 손실 데이터는 서버 컴퓨터(20)에 의해 제어되는 데이터베이스(25)에 저장되는데, 이 데이터에 대한 자세한 것은 후술한다.
단말 시스템(30)은 복수의 단말 컴퓨터(32)를 포함한다. 단말 컴퓨터(32)는 손실 요인 데이터를 분석하여, 또는 분석된 데이터에 기초하여, 표주 시간 데이터 조회, 손실 보고, 인덱스 시간 분석 등과 같은 사용자 인터페이스를 통해 그 결과를 출력한다.
검사 시스템(10), 서버 컴퓨터(22) 및 단말 시스템(30)은 네트워크(26)에 연결되어 있다. 네트워크(26)는 예컨대, 이더넷(Ethernet)이다.
도 2는 본 발명에 따른 검사 공정 손실 요인 자동 분석 및 관리 방법(이하, '방법'이라 함)의 전체 흐름을 나타낸다.
본 발명에서는 검사 시스템이 동작을 시작해서 끝날 때까지의 모든 과정에서설비 상태의 시간 데이터를 생성한다. 이 시간 데이터는 검사 공정의 손실 요인을 분석하는 원시 데이터(raw data)로 사용되며, 이것을 검사 공정에 실시간으로 반영할 수 있어야 한다.
도 2를 참조하면, 검사 공정의 진행에 따라 실시간으로 원시 데이터를 생성한다 (단계 51). 원시 데이터를 기초로 검사 시간 데이터와 인덱스 시간 데이터를 산출하고 (단계 52), 손실 요인을 손실 시간 데이터로 산출한다 (단계 53). 본 발명에 따른 검사 공정은 동일한 반도체 IC 소자 복수개를 일정한 개수 단위 즉, 로트 단위로 진행되는데, 서로 다른 로트에 적용되는 복수의 검사 시스템과 복수의 제품에 대해 검사가 동시에 이루어지는 대량 검사 공정서 각각의 로트에 대한 복수의 검사 사이클 각각에 대해 상기 원시 데이터와 검사 시간 데이터 및 인덱스 시간 데이터를 생성하고 산출한다.
위 단계 51, 52, 53에서 생성되는 시간 데이터를 기초로, 검사 사이클, 검사 로트 진행에 맞게 검사 공정 데이터를 생성하고 이것을 저장한다 (단계 54). 검사 공정 데이터는 복수의 로트 각각에 대해, 복수의 피검사 IC 소자 제품 각각에 대해, 복수의 검사 시스템 각각에 대해, 통합 처리된 데이터이다. 본 발명에 따른 분석툴에 의해 데이터를 분석하고 (단계 55), 상황 조회(단계 56), 손실 보고서 (단계 57), 인덱스 시간 분석기 (단계 58)와 같은 사용자 인터페이스로 출력함으로써, 검사 공정의 손실 요인을 관리한다.
도 3은 원시 데이터 생성 과정을 검사 공정의 진행 순서에 따라 나타낸다. 반도체 IC 소자는 로트 단위로 검사하여 그 결과에 따라 피검사 IC 소자의 불량 여부를 판단한다. 검사 프로그램이 실행되어 로트 검사가 진행되면 (단계 60), 검사기의 시작 시간을 추출한다 (단계 61). 검사 프로그램은 TDL(Test Description Language)로 기술된 프로그램이다. TDL은 HDL(Hardware Description Language)이나 VHDL(Verilog HDL)과 같은 하드웨어 기술 언어로 구성된다. 검사 프로그램은 소스 코드 형태를 갖는데, 작업자는 검사 프로그램에 공정에 필요한 변수를 입력하여 검사기 하드웨어의 검사 동작을 정의한다. 검사 프로그램에는 검사 시퀀스(test sequence)와 분류(binning) 프로세스가 기술되고, 검사기의 동작을 제어한다.
각각의 검사 사이클이 시작되면 (단계 61), 검사 사이클의 시작 시간을 추출한다 (단계 63). 검사 프로그램에 검사 사이클별로 그 시작 시간을 데이터 버퍼를 사용하여 추출함으로써 검사 사이클 시작 시간을 원시 데이터로 생성할 수 있다. 단위 검사 사이클이 끝나면 (단계 64), 검사 사이클의 종료 시간을 추출하는데 (단계 65), 이것도 검사 프로그램을 수정함으로써 생성된다. 검사 사이클은 검사 프로그램에 의해 구분될 수 있는데, 메모리 IC 소자의 경우, DC, AC, 기능 테스트가 하나의 검사 사이클을 구성한다. 각각의 검사 사이클이 끝날 때마다 검사 결과를 확인하여 재검사 여부를 판정한다 (단계 66).
피검사 IC 소자가 판정 단계 66를 통과하면, 검사 사이클이 소정의 횟수 N과 동일한지 판단하여 (단계 67), 동일하지 아니한 경우에는 다음 검사 사이클로 넘어가서 (단계 68) 검사 공정을 계속 진행하고 위해 상기 단계 62로 되돌아간다. 단계 63, 64, 65 및 66은 피검사 IC 소자가 판정 단계 66를 만족하는 한 N회 반복한다. 횟수 N은 양의 정수이며, 해당 로트에 대해 실시되는 검사 사이클의 수를 의미한다. 이것은 검사 프로그램에 의해 지정되고 피검사 IC 소자의 종류, 사용되는 검사기의 유형, 검사 항목에 따라 달라질 수 있다.
피검사 IC 소자가 판정 단계 66을 통과하지 못하고 재검사 공정으로 넘어가면, 재검사 시작 시간을 추출하고 (단계70), 각각의 재검사 사이클을 시작한다 (단계 71). 재검사 사이클의 시작 시간 추출 (단계 72), 재검사 사이클의 종료 시간 추출 (단계 73), 재검사 사이클의 진행 횟수 M 확인 (단계 74) 및 재검사 사이클 증가 (단계 75)와 단계 반복 과정은 앞에서 설명한 1차 검사 과정과 동일하다. 횟수 M도 검사 사이클 수 N과 유사한 방법으로 지정되고 그 값이 결정된다.
검사 사이클 = N 및/또는 재검사 사이클 = M이 만족되면, 로트 검사 종료 단계 76로 이동하여 최종 종료 시간을 추출하고 (단계 77), 이것을 저장한다 (단계 78).
원시 데이터의 생성은 검사 프로그램을 수정함으로써 가능한데, 검사기에서 사용하는 운영체제에 맞게 검사 프로그램을 개발해야 한다. 예를 들어서, 어드반테스트의 반도체 메모리 소자 검사기에서 원시 데이터를 생성할 수 있는 검사 프로그램은 예컨대, 다음과 같은 서브루틴을 포함할 수 있다. 이것은 ATL(Advan Test Language) 프로그래밍 언어로 구현된다.
GENERAL[5] INTIM1 = 0
STRING ATIM(6) = "00"
STRING STTM1(20) = "00"
STRING ENTER(1) =?<#0A>?
READ TIMER T0 INTIM1 /* CPU TIME READ */
ATIM = ASCII(INTIM1)
STTM1 = GDAY(1) /* CYCLE END TIME READ */
SEARCH ASC CPUTIM : WTCPU1
CLEAR! 9
APPEND! 9 W ASC CPUTIM
WRITE! 9 ENTER, ATIM, " ", STTM1
CLOSE! 9
/* CPUTIM.ASC FILE이 존재하면 한 CYCLE을 APPEND하고 FILE이 없으면 신규로 만든다 */
APPD2:
SEARCH ASC CPUTIM2 : WTCPU2
CLEAR! 9
APPEND! 9 W ASC CPUTIM2
WRITE! 9 W ASC CPUTIM2
CLOSE! 9
GOTO SDISP
WTCPU1:
CLEAR! 9
OPEN! 9 W ASC CPUTIM
WRITE! 9 ENTER, ATIM, " ", STTIM1
CLOSE! 9
GOTO APPD2
WTCPU2:
CLEAR! 9
OPEN! 9 W ASC CPUTIM2
WRITE! 9 ENTER, ATIM, " ", STTM1
CLOSE! 9
SDISP:
도 4는 본 발명의 일실시예에 따른 검사 공정의 흐름을 검사기와 핸들러의 동작으로 구분하여 나타낸다. 도 4에 나타낸 단계 중 도 3의 흐름과 대응되는 단계에 대해서는 동일한 도면 부호를 사용한다.
전단계의 로트 검사가 종료하면 (단계 79) 로트를 바꾼 다음 현재 로트의 검사가 시작된다 (단계 60). 따라서, 단계 79와 단계 60 사이의 시간은 로트 교체 시간을 의미한다. 로트 검사의 시작은 핸들러의 시작 단계 84와 대응된다. 핸들러는 피검사 소자를 예컨대, 캐리어 트레이로부터 검사 트레이로 로딩하고 (단계 85), 가열/냉각 챔버로 운반하여 소자를 가열 검사 또는 냉각 검사에 적합하도록 가열 또는 냉각한다 (단계 86). 피검사 소자의 가열은 보통 83℃로 소자를 가열하고, 냉각은 -5℃로 소자의 온도를 낮춘다. 가열 또는 냉각에 드는 시간은 보통 소크시간(soak time)이라 한다. 가열 또는 냉각이 끝난 소자는 검사 헤드(test head)로 로딩되어 검사기와 피검사 IC 소자가 전기적으로 연결된다.
피검사 소자의 로딩이 끝나면, 핸들러로부터 로딩 완료 신호가 검사기로 전송되고 검사기에서 검사 프로그램이 시작되어 (단계 80), 검사 사이클이 시작된다 (단계 62). 각각의 검사 사이클이 피검사 IC 소자에 대해 진행이 되어 현재의 검사 사이클이 종료한다 (단계 64). 검사 사이클이 진행되는 동안 계측이 필요한 경우에는 계측 모듈이 동작하며 그 시작 시간과 종료 시간을 추출한다 (단계 81).
계측 모듈의 동작은 계측 프로그램(calibration program)이 실행되는 것을 의미하는데, 예컨대, 검사기에서 검사하는 피점사 IC 소자가 변경된 경우, 검사기의 온도가 기준 온도 범위를 벗어난 경우, 검사 프로그램의 타이밍이 변경된 경우, 검사 프로그램의 전역 변수(global parameter)가 변경된 경우에 계측 프로그램이 실행될 수 있다.
검사 사이클 시작 단계 62와 검사 사이클의 종료 단계 64 사이의 시간이 검사 시간 데이터로 추출된다. 계측 모듈 시작 단계 81와 계측 모듈 종료 단계 82 사이의 시간은 계측 시간 데이터로 추출된다.
검사 사이클이 종료되면, 검사 사이클 진행 횟수에 따라, 새로운 검사 사이클이 반복될 수도 있고 1차 검사 종료 단계 83로 이동할 수도 있다. 1차 검사의 종료 단계 83와 로트 검사 종료 단계 76 사이의 시간은 재검사 시간 데이터로 생성된다.
한편, 검사 사이클이 종료되면, 그 신호를 핸들러로 전송하고 검사 결과에따라 피검사 IC 소자를 핸들러에서 BIN 분류한다 (단계 88). 핸들러의 피검사 소자 로딩 단계 87와 BIN 분류 단계 88 사이의 시간은 인덱스 시간 데이터로 저장된다. 로드 검사가 종료하면, 핸들러는 BIN 별로 분류된 IC 소자를 트레이로 언로딩한다 (단계 89). 검사가 진행되는 동안 잼(jam) 즉, 장비의 일시적 고장이 발생한 경우, 이 시간은 잼 시간 데이터로 추출된다. 잼 시간은 간단한 수리를 통해 복구할 수 있는 장비의 순간적 또는 일시적인 고장을 의미한다.
도 5는 본 발명의 실시예에 따른 시간 데이터 추출 방법을 설명하는 도면이다. 도 5에 나타낸 것은 검사 시스템에서 하나의 로트를 검사하는 과정을 시간상으로 세분화하여 필요한 시간 데이터를 산출하는 로직을 의미한다.
로딩 시간 데이터는 핸들러가 동작을 시작한 후 최초 검사 사이클이 시작되는 시간으로 산출된다. 계측 시간은 각각의 사이클 검사 시간을 평균한 평균 검사 시간보다 일정한 값 C1보다 큰 검사 시간에서 평균 검사 시간을 뺀 시간들의 합을 의미한다. 앞에서 설명한 것처럼, 이론적으로 계측 시간은 계측 모듈의 동작 시간 즉, 계측 프로그램의 시작 시간과 종료 시간의 차이로 그 값이 정해지지만, 검사 프로그램에서 이 계측 프로그램의 시작 시간과 종료 시간을 출력할 수 없는 경우에는, 검사 사이클의 시작 시간과 종료 시간의 차이로 정의되는 검사기의 CPU 동작 시간 중 평균 CPU 동작 시간보다 소정의 값만큼 더 큰 동작 시간을 구하고, 이것과 평균 동작 시간의 차이를 계측 시간으로 근사화시키는 방법을 사용한다. 여기서, C1은 경험적 또는 통계적으로 정해지는 상수로서, 본 발명의 일실시예에서는 2이다.
잼 시간 데이터는 인덱스 시간 중 일정한 시간값 C2보다 더 크거나 같고 C3 보다 더 작은 것으로 정해진다. 본 발명의 일실시예에서, 시간값 C2는 60초이고, C3는 5분으로서, 이 값은 경험적, 통계적으로 정해진다. 인덱스 시간이 C3 예컨대, 5분 이상인 것은 고장 시간 데이터로 저장된다. 여기서, 고장 시간 데이터란 간단한 수리로 회복될 수 없는 장비의 장기간 고장을 의미하는데, 보통 검사기나 핸들러의 설비 고장으로 인한 시간이다. 잼 고장은 예컨대, 핸들러에서 IC 소자를 옮기는 도중에 떨어뜨린다거나 장비 중간에 걸리는 등의 이유로 생길 수 있다. 한편, 장기간 고장은 크게 2가지로 예를 들 수 있는데, 하나는 검사 공정에 이용되는 여러 설비에 포함된 부품의 수명이 다하여 자연적인 마모 등으로 인해 설비가 정상적인 동작을 하지 못하는 경우와, 작업자의 잘못된 조작이나 부품들의 오동작으로 인한 경우가 그것이다.
재검사 시간 데이터는 사이클 종료 시간 후 재검사 사이클의 시작 시간으로 생성되고, 언로딩 시간 데이터는 최종 검사 사이클이 종료된 후 로트 검사가 종료될 때까지의 시간이다. 교체 시간 데이터는 이전의 로트 검사가 종료된 후 현재 로트가 시작한 시간으로 추출된다. 소켓 오프 시간 데이터는 검사 헤드에 있는 검사 기판의 소켓이 병렬 검사에서 고장났을 때 생기는 손실을 시간값으로 환산한 것을 의미한다. 예를 들어서, 하나의 검사 기판에 64개의 소켓이 있고, 하나의 검사 기판을 검사하는 데에 64분이 걸린다고 가정할 때, 하나의 피검사 IC 소자를 검사하는 데에는 1분이 걸린 것이다. 그런데, 만약 64개의 소켓 중 6개에서 소켓 오프 고장이 생긴 경우 결국 58개의 소켓에 대해서만 검사가 실시되는데, 이 경우에도 검사 시간은 64분이 걸리게 된다. 따라서, 하나의 피검사 IC 소자를 검사하는 데에 걸린 시간은 1분 6초가 된다. 결국, 소켓 오프와 같은 고장이 생긴 경우에는 피검사 IC 소자 각각의 검사 시간에 6초의 손실이 생긴 것이다.
앞에서 설명한 8개의 시간 데이터 즉, 로딩 시간 데이터, 계측 시간 데이터, 잼 시간 데이터, 고장 시간 데이터, 재검사 시간 데이터, 언로딩 시간 데이터, 교체 시간 데이터, 소켓 오프 시간 데이터는 검사 공정의 손실 요인 데이터를 구성한다. 그러나, 이러한 데이터는 도면을 참조로 본 명세서에서 설명한 것에만 한정되지 않고, 검사 시스템이나 피검사 IC 소자에 따라 달라질 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 쉽게 이해할 수 있을 것이다.
한편, 사이클별 검사 시간 데이터는 각 사이클에서 검사기의 CPU 가동 시간의 합으로 생성되고, 인덱스 시간 데이터는 (n+1)회 사이클 시작 시간과 n회 사이클 종료 시간의 차로 생성된다.
도 6은 본 발명의 일실시예에 따른 검사 공정 손실 요인 자동 분석 및 관리 시스템의 구성 블록도이다.
검사기(12)는 데이터 생성 프로그램부(82)와 데이터 저장부(85) 및 인터페이스(86)를 포함한다. 데이터 생성 프로그램부(82)는 원시 데이터를 생성하고 이것으로부터 평균 검사 시간과 계측 시간 및 각각의 검사 사이클에 대한 인덱스 시간 데이터를 산출하고, 이것을 데이터 저장부(85)에 파일로 저장한다. 검사기(12)는 인터페이스(86)와 네트워크(도 1의 '26')를 통해 파일로 저장된 데이터를 서버(22)로 전송한다.
서버(22)는 손실 데이터 산출 프로그램부(90), 제1 테이블(93) 및 제2 테이블(95)을 포함한다. 검사기(12)에서 전송된 데이터 중 평균 검사 시간 데이터와 평균 인덱스 시간 데이터는 제1 테이블(93)에 저장되고, 각 사이클의 인덱스 시간 데이터는 제2 테이블(95)에 저장된다. 제2 테이블(95)에 데이터가 입력되면, 손실 데이터 산출 프로그램부(90)가 동작하여 앞에서 설명했던 손실 데이터를 산출하여 제2 테이블(95)에 저장하여 손실 시간 데이터를 갱신(update)한다. 데이터베이스(도 1의 '25')는 제1 테이블(93)과 제2 테이블(95)을 포함한다.
단말 컴퓨터(32)는 데이터 분석툴(96)과 사용자 인터페이스(98) 및 디스플레이(99)를 포함한다. 데이터 분석툴(96)은 표준 검사 시간, 설비 가동률, 손실 시간 지표, 손실률, 손실 요인을 분석하고 그 결과를 사용자 인터페이스(98)를 통해 디스플레이(99)에 화면 표시한다. 본 발명은 주어진 시간 내에서 검사할 수 있는 IC 소자의 수를 최대로 하여 생산고를 높이는 것이 관건이 되는 생산성 지향의 대량 검사 공정을 위주로 하는데, 검사 공정에 포함되는 수많은 검사기와 피검사 IC 제품에 따라 데이터를 분석함으로써, 데이터 분석툴(96)은 검사 공정을 통합적으로 관리하고 분석할 수 있도록 해준다.
도 7은 본 발명에 따라 검사 공정의 손실 요인을 분석하고 관리하는 사용자 인터페이스의 일구현예로서, 설비 가동 시간의 분석 화면을 보여준다.
설비 가동 시간은 검사기 설비, 핸들러 설비에 따라 화면 출력될 수도 있고, 제품별, 날짜별, 공정별, 로트 크기별로 화면 출력되어, 검사 시간, 각종 손실 시간, 달성율, 소켓 오프율, 수율 등을 조회할 수 있다. 검사 공정 전체에 대한 설비가동 시간을 조회할 수도 있고, 원하는 특정 프로세스에 대한 가동 시간을 조회할 수 있다. 한편 필터 기능을 이용하면 달성율이 낮은 이상 설비를 빨리 찾을 수 있고, 그에 대한 원인도 바로 분석할 수 있다.
도 7에서, 손실 코드와 그래프는 각각의 손실 시간에 대한 비율을 퍼센트로 표시하고 이것을 그래프로 시각화함으로써, 손실의 주요 원인을 쉽게 파악할 수 있도록 한다.
도 8은 본 발명에 따라 검사 공정의 손실 요인을 분석하고 관리하는 사용자 인터페이스의 다른 구현예로서, 인덱스 시간 분석 화면을 보여준다.
인덱스 시간 분석은 핸들러별, 검사기별로 디스플레이할 수 있으며, 로트에 대한 세부 데이터를 조회할 수 있다. 인덱스 시간은 최소값, 최대값, 평균값으로 표시되고 이것을 서로 비교하여 분석할 수 있다. 복수의 핸들러 각각에 대한 인덱스 시간을 평균으로 환산하여 그것을 그래프로 표시함으로써, 핸들러에 따른 인덱스 시간의 차이를 명확히 파악할 수 있다. 핸들러를 클릭하면 그 핸들러를 사용하는 검사기가 나열되면서 검사기에 따른 인덱스 시간 추이도 비교할 수 있다. 또한, 핸들러나 검사기를 선택, 클릭하면 그 핸들러나 검사기에서 발생한 세부 로트 데이터가 출력된다.
도 9는 본 발명에 따라 검사 공정의 손실 요인을 분석하고 관리하는 사용자 인터페이스의 또 다른 구현예로서, 표준 시간 분석 화면을 보여준다.
표준 시간 분석 화면은 제품별, 버전(version)별, 검사기 모델, 핸들러 모델별로 검사 시간, 인덱스 시간, 개당 시간 등을 분석하여 작업자가 이것을 조회할수 있도록 한다. 검사 시간 선택에서는 계측 시간이 포함된 것과 계측 시간이 포함되지 않은 것 2가지를 선택할 수 있다. 작업자가 조회하고자 하는 제품의 번호(ID)를 알지 못해도, 제품 선택 메뉴에서 제품의 유형(예컨대, 64M DRAM, 128M DRAM), 버전, 구성(예컨대, ×4, ×8)을 선택함으로써 조회가 가능하다. 예컨대, T5365 검사기와 MR5500 핸들러를 사용하여 피검사 IC 소자를 16-병렬로 검사했을 때, 표준 검사 시간은 35초이고 표준 인덱스 시간은 2초이다.
지금까지 도면과 실시예를 중심으로 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 사상과 본질을 벗어나지 않고서도 이러한 특정 구현예를 수정하거나 변형하여 실시하는 것이 가능하다는 것을 쉽게 알 수 있을 것이다.
본 발명에 따르면, 검사 공정에서 발생하는 다양한 시간 데이터를 정확하고 신속하게 집계하고 관리하며, 손실 요인을 자동으로 분석하고 관리하는 것이 가능하다. 종래에는 설비 가동율의 변수인 시간 데이터가 작업자의 수작업이나 경험에 의한 것이었지만, 본 발명에서 생성되고 산출된 데이터는 설비의 상태를 그대로 반영하는 것이고 인위적인 요소가 들어갈 수 없기 때문에 정확한 설비 가동율을 구할 수 있고, 여기에 미치는 손실 시간 데이터를 최대한으로 세분화함으로써 손실 데이터의 미세 관리가 가능하고 검사 공정 라인의 개선 활동에도 이용할 수 있다.
또한, 수많은 검사 설비를 사용하는 대량 검사 공정에서 설비에 따른 시간 데이터와 손실 데이터를 자동으로 분석하고 관리함으로써, 순수 가동 시간이 떨어지는 설비에 대해 어떤 문제 때문에 손실이 생기는지 쉽게 알 수 있고, 어떤 부하가 걸리고 있는 부위에 대해 신속하게 조치를 취할 수 있다. 또한, 제품별, 공정별, 로트 크기별로 데이터를 분석함으로써 제품별로 어떤 설비에서 가동율이 가장 높은지, 가장 낮은지 그 흐름을 파악할 수 있으므로 최적의 검사 환경을 구축할 수 있고, 설비 효율을 극대화할 수 있다.

Claims (24)

  1. 서로 다른 복수의 반도체 IC 소자를 복수의 검사기를 사용하여 로트 단위로 검사하는 반도체 IC 검사 공정에서 발생하는 손실 요인을 분석하고 관리하는 시스템으로서,
    상기 로트는 동일한 반도체 IC 소자 복수개가 소정의 개수만큼 포함되고, 상기 로트 단위 검사 공정은 복수의 검사 사이클이 순차적으로 진행되면서 이루어지며, 상기 손실 요인 분석 및 관리 시스템은,
    상기 복수의 검사 사이클 각각에 대해 검사 결과를 확인하고 재검사 여부를 판정하는 수단과,
    상기 로트에 포함된 피검사 IC 소자를 검사 헤드에 로딩하고, 검사 결과에 따라 IC 소자를 분류하여 상기 검사 헤드로부터 언로딩하는 IC 소자 로딩/언로딩 수단과,
    상기 검사 공정의 진행 과정에서 발생하는 시간 데이터를 기초로 원시 데이터를 생성하는 원시 데이터 생성 수단과,
    상기 원시 데이터를 기초로 검사 시간 데이터와 인덱스 시간 데이터를 산출하며, 손실 시간 데이터를 산출하는 데이터 산출 수단과,
    상기 원시 데이터 및 상기 산출된 데이터를 저장하는 데이터 저장 수단과,
    상기 원시 데이터 및 상기 산출된 데이터를 상기 복수의 로트, 복수의 검사기, IC 소자 로딩/언로딩 수단에 따라 분석하여 사용자 인터페이스를 통해 출력하는 데이터 분석 및 출력 수단을 포함하는 손실 요인 분석 및 관리 시스템.
  2. 서로 다른 복수의 반도체 IC 소자를 복수의 검사기를 사용하여 로트 단위로 검사하는 반도체 IC 검사 공정에서 발생하는 손실 요인을 분석하고 관리하는 시스템으로서,
    상기 로트는 동일한 반도체 IC 소자 복수개가 소정의 개수만큼 포함되고, 상기 로트 단위 검사 공정은 복수의 검사 사이클이 순차적으로 진행되면서 이루어지며, 상기 손실 요인 분석 및 관리 시스템은,
    상기 로트 각각에 대응되는 검사 프로그램에 의해 구동되는 복수의 검사기와, 상기 검사기에 피검사 IC 소자를 로딩하고 검사 결과에 따라 IC 소자를 분류하여 언로딩하는 IC 소자 로딩/언로딩 수단을 각각 포함하는 복수의 검사 시스템과,
    상기 복수의 검사 시스템에서 발생하는 시간 데이터를 상기 복수의 로트, 복수의 검사 사이클별로 통합 처리하고, 이것을 저장하는 데이터 저장 수단을 포함하는 서버 시스템과,
    상기 서버 시스템과 전기적으로 연결되며, 작업자와 사용자 인터페이스를 통해 통신하는 단말 시스템을 포함하며,
    상기 복수의 검사기 및/또는 서버 시스템은 상기 검사 공정의 진행 과정에서 발생하는 시간 데이터를 기초로 원시 데이터를 생성하는 원시 데이터 생성 수단과, 상기 원시 데이터를 기초로 검사 시간 데이터, 인덱스 시간 데이터 및 손실 시간 데이터를 산출하는 데이터 산출 수단을 포함하는 것인
    손실 요인 분석 및 관리 시스템.
  3. 제1항 또는 제2항에서,
    상기 검사기는 검사 프로그램의 명령에 따라 동작하는 중앙 프로세서를 포함하며 상기 원시 데이터 생성은 상기 검사 프로그램의 출력 데이터로 생성되는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  4. 제1항 또는 제2항에서,
    상기 검사기는 검사 프로그램의 명령에 따라 동작하는 중앙 프로세서를 포함하며 상기 검사 시간은 상기 검사 사이클 각각에 대한 상기 중앙 프로세서의 동작 시간인 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  5. 제1항 또는 제2항에서,
    상기 인덱스 시간은 상기 복수의 검사 사이클의 (n+1)회 검사 사이클의 시작 시간과 n회 검사 사이클의 종료 시간의 차로 생성되는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  6. 제5항에서,
    상기 인덱스 시간은 상기 IC 소자 로딩/언로딩 수단의 인덱스 시간인 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  7. 제1항 또는 제2항에서,
    상기 데이터 저장 수단은 각각의 로트에 대한 검사 시간 데이터와 인덱스 시간 데이터가 저장되는 제1 테이블과, 해당 로트의 검사 사이클 각각에 대한 검사 시간 데이터와 인덱스 시간 데이터를 저장하는 제2 테이블을 포함하는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  8. 제7항에서,
    상기 제2 테이블은 검사 사이클 횟수의 증가에 따라 지속적으로 갱신되는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  9. 제1항 또는 제2항에서,
    상기 손실 시간 데이터는 로딩 시간 데이터, 잼 시간 데이터, 재검사 시간 데이터, 언로딩 시간 데이터, 교체 시간 데이터를 포함하는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  10. 제9항에서,
    상기 로딩 시간 데이터는 상기 IC 소자 로딩/언로딩 수단의 동작 개시 후 최초 검사 사이클의 시작 시간으로 산출되는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  11. 제9항에서,
    상기 잼 시간 데이터는 상기 인덱스 시간이 제1 정수보다 크고 제2 정수보다 작은 조건을 만족하는 인덱스 시간으로 산출되며, 상기 제1 정수와 제2 정수는 통계적으로 정해지는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  12. 제9항에서,
    상기 재검사 시간 데이터는 상기 복수의 검사 사이클 각각의 시작 시간과 재검사 사이클 시작 시간으로 산출되는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  13. 제9항에서,
    상기 언로딩 시간 데이터는 각각의 로트에 대한 복수의 검사 사이클 중 최종 검사 사이클의 종료 시간과 해당 로트에 대한 검사 종료 시간으로 산출되는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  14. 제9항에서,
    상기 교체 시간 데이터는 상기 복수의 검사 사이클 각각에 대해 (n-1)회 검사 사이클의 종료 시간과 n회 검사 사이클의 시작 시간으로 산출되는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  15. 제9항에서,
    상기 손실 시간 데이터는 계측 시간 데이터를 더 포함하며, 상기 계측 시간 데이터는 상기 검사 시간 중 제3 정수보다 더 큰 검사 시간과 평균 검사 시간의 차로부터 산출되는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  16. 제9항에서,
    상기 손실 시간 데이터는 고장 시간 데이터를 더 포함하며, 상기 고장 시간 데이터는 제4 정수보다 더 큰 인덱스 시간으로 산출되는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  17. 제9항에서,
    상기 손실 시간 데이터는 소켓 오프 시간 데이터를 더 포함하며, 상기 소켓 오프 시간 데이터는 검사 헤드에 있는 검사 기판의 소켓이 병렬 검사에서 고장났을 때 생기는 손실을 시간값으로 환산하는 데이터인 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  18. 제1항 또는 제2항에서,
    상기 사용자 인터페이스는 설비 가동 시간을 검사기 설비, 핸들러 설비 및 피검사 IC 소자별, 날짜별, 공정별, 로트 크기별로 화면 출력하여, 검사 시간, 손실 데이터, 달성율, 소켓 오프율, 수율을 조화할 수 있으며 검사 공정 전체에 대한 설비 가동 시간 데이터를 조화할 수 있는 화면 인터페이스를 제공하는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  19. 제1항 또는 제2항에서,
    상기 사용자 인터페이스는 피검사 IC 소자의 검사 로트별로 인덱스 시간의 최소값, 최대값, 평균값을 표시하며, 핸들러 각각에 대한 인덱스 시간의 차이와 변화를 나타내는 화면 인터페이스를 제공하는 것을 특징으로 하는 손실 요인 분석 및 관리 시스템.
  20. 서로 다른 복수의 반도체 IC 소자를 복수의 검사기를 사용하여 로트 단위로 검사하는 반도체 IC 검사 공정에서 발생하는 손실 요인을 분석하고 관리하는 방법으로서,
    상기 로트는 동일한 반도체 IC 소자 복수개가 소정의 개수만큼 포함되고, 상기 로트 단위 검사 공정은 복수의 검사 사이클이 순차적으로 진행되면서 이루어지며, 상기 손실 요인 분석 및 관리 방법은,
    상기 복수의 검사 사이클 각각에 대하여, 상기 검사 공정의 진행에 따라 실시간으로 원시 데이터를 생성하는 단계와,
    상기 복수의 검사 사이클 각각에 대하여, 상기 원시 데이터를 기초로 검사 시간 데이터와 인덱스 시간 데이터를 생성하는 단계와,
    상기 원시 데이터와 검사 시간 데이터 및 인덱스 시간 데이터를 기초로 손실 시간 데이터를 산출하는 단계와,
    상기 산출 단계에서 생성된 데이터를 기초로 검사 공정 데이터를 생성하고 저장하는 단계와,
    상기 검사 공정 데이터를 분석하고 사용자 인터페이스로 출력하는 단계를 포함하는 손실 요인 분석 및 관리 방법.
  21. 제20항에서,
    상기 원시 데이터 생성 단계는, 검사기의 시작 시간 데이터를 추출하는 단계와, 검사 사이클의 시작 시간과 종료 시간 데이터를 추출하는 단계와, 검사 사이클이 끝나면 검사 결과를 확인하여 재검사 여부를 판정하는 단계와, 검사 사이클의 횟수를 판단하여 상기 검사 사이클 시작 시간 데이터 추출 단계로 되돌아가거나 검사 공정 계속 진행 여부를 판단하는 단계와, 상기 재검사 여부 판정 단계에서 재검사가 필요하다고 판정된 경우에는 재검사 사이클로 넘어가는 단계와, 최종 검사 사이클이 종료되면 최종 종료 시간 데이터를 추출하는 단계를 포함하는 것을 특징으로 하는 손실 요인 분석 및 관리 방법.
  22. 제21항에서,
    상기 복수의 시간 데이터 추출 단계들은 상기 검사기의 동작을 제어하는 검사 프로그램의 출력 데이터로부터 생성되는 것을 특징으로 하는 손실 요인 분석 및관리 방법.
  23. 제20항에서,
    상기 손실 시간 데이터 산출 단계는 로딩 시간 데이터, 잼 시간 데이터, 재검사 시간 데이터, 언로딩 시간 데이터, 교체 시간 데이터를 산출하는 단계인 것을 특징으로 하는 손실 요인 분석 및 관리 방법.
  24. 제20항에서,
    상기 손실 시간 데이터 산출 단계는 계측 시간 데이터, 고장 시간 데이터, 소켓 오프 시간 데이터를 산출하는 단계인 것을 특징으로 하는 손실 요인 분석 및 관리 방법.
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TW090113542A TW552426B (en) 2001-05-14 2001-06-05 System and method for automatically analyzing and managing loss factors in test process of semiconductor integrated circuit devices
US09/971,934 US6857090B2 (en) 2001-05-14 2001-10-09 System and method for automatically analyzing and managing loss factors in test process of semiconductor integrated circuit devices
DE10203761A DE10203761A1 (de) 2001-05-14 2002-01-25 System und Verfahren zum automatischen Analysieren und Verarbeiten von Verlustfaktordaten in einem Testprozess
JP2002137569A JP4153720B2 (ja) 2001-05-14 2002-05-13 半導体ｉｃ素子の検査工程の損失要因自動分析管理システムとその方法

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108931974A (zh) * 2018-08-10 2018-12-04 无锡曼克斯电子科技有限公司 一种控制器自动检测系统和方法、及使用此方法的控制器

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020006624A1 (en) * 2000-06-30 2002-01-17 Town Terence C. Method and assay for diagnosing substance dependency
JP4134567B2 (ja) * 2002-02-05 2008-08-20 沖電気工業株式会社 半導体装置のテスト方法及びテストシステム
DE10328719B4 (de) * 2003-06-25 2007-02-01 Infineon Technologies Ag Verfahren zum Testen von elektronischen Bauteilen
EP1649299B1 (en) * 2003-07-23 2009-02-25 Intellitech Corporation System and method for optimized test and configuration throughput of electronic circuits
US6961674B2 (en) 2003-08-11 2005-11-01 Hewlett-Packard Development Company, L.P. System and method for analysis of cache array test data
US7151367B2 (en) * 2004-03-31 2006-12-19 Teradyne, Inc. Method of measuring duty cycle
TW200535604A (en) * 2004-04-16 2005-11-01 Hon Hai Prec Ind Co Ltd Test data collection and management system and method
US8725748B1 (en) * 2004-08-27 2014-05-13 Advanced Micro Devices, Inc. Method and system for storing and retrieving semiconductor tester information
US20060236185A1 (en) * 2005-04-04 2006-10-19 Ronald Baker Multiple function results using single pattern and method
US7370257B2 (en) * 2005-04-08 2008-05-06 Lsi Logic Corporation Test vehicle data analysis
JPWO2007043144A1 (ja) * 2005-10-05 2009-04-16 ヒューレット−パッカード デベロップメント カンパニー エル．ピー． 負荷試験装置およびその方法
US20070113124A1 (en) * 2005-11-14 2007-05-17 Chi-Tung Chang Method of testing integrated circuit and apparatus therefor
US7835881B1 (en) * 2006-04-24 2010-11-16 Invantest, Inc. System, method, and computer program product for testing and re-testing integrated circuits
JP2009093278A (ja) * 2007-10-04 2009-04-30 Hitachi Global Storage Technologies Netherlands Bv 状態表示方法及び状態表示システム
US10118200B2 (en) * 2009-07-06 2018-11-06 Optimal Plus Ltd System and method for binning at final test
US9310437B2 (en) * 2011-03-25 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive test sequence for testing integrated circuits
PL2664936T3 (pl) * 2012-05-10 2018-12-31 Omicron Electronics Gmbh Urządzenie pomiarowe do testowania elektrycznego przełącznika mocy
WO2016085672A1 (en) * 2014-11-26 2016-06-02 Corning Optical Communications LLC Transceivers using a pluggable optical body
US20230016663A1 (en) * 2021-07-16 2023-01-19 Changxin Memory Technologies, Inc. Method for detecting abnormity, method for repairing and system for detecting abnormity for machine slot
CN116521572B (zh) * 2023-07-03 2023-09-19 天津金城银行股份有限公司 网页脚本可视化验证方法、系统、终端设备和存储介质

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2479926A (en) * 1947-10-11 1949-08-23 Brush Dev Co Electrotransducer and method of making same
JPS62250681A (ja) * 1986-04-23 1987-10-31 Murata Mfg Co Ltd 磁気ヘツドが一端側に、他端側に支持部材が取付けられた積層バイモルフ
JP2965602B2 (ja) * 1990-02-26 1999-10-18 日立金属株式会社 積層型変位素子
US5400263A (en) 1992-04-06 1995-03-21 Hewlett-Packard Company Apparatus and method for specifying the flow of test execution and the binning for a testing system
JPH0677260A (ja) * 1992-08-25 1994-03-18 Toshiba Corp ワーク搬送装置
DE69326004T2 (de) 1993-09-20 1999-11-25 Hewlett Packard Gmbh Testapparat mit grosser Kapazität
US5589765A (en) 1995-01-04 1996-12-31 Texas Instruments Incorporated Method for final testing of semiconductor devices
JP3356569B2 (ja) * 1995-01-12 2002-12-16 株式会社東芝 半導体生産管理システム
KR970051822A (ko) * 1995-12-23 1997-07-29 김광호 반도체제조설비의 데이타 가공분석 자동화방법
JP2743913B2 (ja) * 1996-06-07 1998-04-28 日本電気株式会社 工程手順検証装置
US5828985A (en) 1996-11-20 1998-10-27 Advantest Corp. Semiconductor test system
US6078189A (en) * 1996-12-13 2000-06-20 International Business Machines Corporation Dynamic test reordering
US5951704A (en) 1997-02-19 1999-09-14 Advantest Corp. Test system emulator
JP3867862B2 (ja) * 1997-04-16 2007-01-17 株式会社ルネサステクノロジ 半導体集積回路およびメモリの検査方法
KR100216066B1 (ko) 1997-05-20 1999-08-16 윤종용 반도체 집적회로 소자 검사공정 제어 시스템 및 제어방법
KR19990001946A (ko) * 1997-06-18 1999-01-15 윤종용 반도체 공정관리 시스템 및 공정관리 방법
KR100269942B1 (ko) * 1998-02-03 2000-10-16 윤종용 반도체제조설비관리방법
JP4502414B2 (ja) * 1998-04-09 2010-07-14 Ｏｋｉセミコンダクタ株式会社 生産管理情報出力装置及び生産管理情報出力方法
JPH11341838A (ja) * 1998-05-20 1999-12-10 Tokin Ceramics Corp 積層型圧電アクチュエータ
US6057679A (en) 1998-06-12 2000-05-02 Credence Systems Corporation Integrated circuit tester having amorphous logic for real-time data analysis
KR20000026994A (ko) 1998-10-26 2000-05-15 카를-에른스트 쿠산케 겹층용 보강 이음쇠
JP2001202795A (ja) * 2000-01-21 2001-07-27 Nec Corp メモリｌｓｉ不良解析装置および解析方法
JP3838024B2 (ja) * 2000-11-27 2006-10-25 株式会社村田製作所 縦結合型マルチモード圧電フィルタ
US7937313B2 (en) * 2001-06-29 2011-05-03 Goldman Sachs & Co. Method and system for stress testing simulations of the behavior of financial instruments

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108931974A (zh) * 2018-08-10 2018-12-04 无锡曼克斯电子科技有限公司 一种控制器自动检测系统和方法、及使用此方法的控制器

Also Published As

Publication number Publication date
TW552426B (en) 2003-09-11
JP4153720B2 (ja) 2008-09-24
DE10203761A1 (de) 2002-12-05
US20030005376A1 (en) 2003-01-02
US6857090B2 (en) 2005-02-15
KR100429116B1 (ko) 2004-04-28
JP2003279626A (ja) 2003-10-02

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