KR20020077712A - 반도체패키지 및 그 제조 방법 - Google Patents

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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 두개의 반도체칩이 하나의 반도체칩 높이로 형성되어 전체적인 높이 또는 두께를 대폭 축소하고, 특정 반도체칩은 플립칩 형태로 나머지 반도체칩은 와이어 본딩 형태로 섭스트레이트에 접속하여 반도체칩의 스택이나 몰딩 공정중 와이어 쇼트 현상을 낮출 수 있도록, 하면 전체에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 각 입출력패드에 융착된 도전성범프와; 상면에 다수의 입출력패드가 형성되고, 하면에는 상기 제1반도체칩이 결합될 수 있도록 일정깊이의 요부(凹部)가 형성된 제2반도체칩과; 상기 제1반도체칩의 도전성범프가 본딩될 수 있도록 표면에 다수의 회로패턴이 형성된 동시에, 상기 제2반도체칩의 요부 외주연이 접착수단에 의해 접착되는 섭스트레이트와; 상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 상호 전기적으로 연결하는 도전성와이어와; 상기 제1,2반도체칩, 도전성와이어 및 섭스트레이트의 상면이 봉지재로 봉지되어 형성된 봉지부와; 상기 섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지를 특징으로 함.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 적어도 두 개 이상의 반도체칩이 스택된 반도체패키지 및 그 제조 방법에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 스택(Stack)함으로써 다기능화 및 고성능화를 구현한 스택형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 스택형 반도체패키지(100')가 도1에 도시되어 있다.
먼저 표면에 다수의 회로패턴(12)이 형성된 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)는 통상 인쇄회로기판(Printed Circuit Board), 써킷필름(Circuit Film), 써킷테이프(Circuit Tape) 또는 리드프레임(Lead Frame) 등이 이용될 수 있으며, 여기서는 상기 섭스트레이트(10)로서 인쇄회로기판을 예로하여 설명한다.
상기 섭스트레이트(10)는 통상 수지층(11)을 중심으로 상,하면에 본드핑거(12a) 및 볼랜드(12b)를 갖는 회로패턴(12)이 형성되어 있고, 상기 회로패턴(12)중 본드핑거(12a) 및 랜드(12b)를 제외한 표면은 커버코트(14)로 코팅되어 있다.
또한, 상기 섭스트레이트(10)의 상면 중앙부에는 제1반도체칩(1)이 접착수단(6)에 의해 접착되어 있고, 상기 제1반도체칩(1)의 상면에는 제2반도체칩(2)이 접착수단(6)으로 접착되어 있다.
물론, 상기 제1반도체칩(1) 및 제2반도체칩(2)의 상면 둘레에는 다수의 입출력패드(1a,2a)가 형성되어 있다. 상기 제1반도체칩(1) 및 제2반도체칩(2)의 입출력패드(1a,2a)는 각각 섭스트레이트(10)에 형성된 회로패턴(12)중 본드핑거(12a)에 도전성와이어(5)로 연결되어 있다. 또한, 제1반도체칩(1) 및 제2반도체칩(2), 도전성와이어(5) 및 섭스트레이트(10)의 상면 등은 봉지재로 봉지되어 일정 형태의 봉지부(20)를 이루고 있다. 상기 섭스트레이트(10)의 하면에 형성된 회로패턴(12)중볼랜드(12b)에는 다수의 도전성볼(30)이 융착되어 있으며, 이 도전성볼(30)은 차후 마더보드의 소정 패턴에 실장되는 부분이다. 도면중 미설명 부호 13은 수지층(11) 상,하면의 회로패턴(12)을 상호 연결하는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(1) 및 제2반도체칩(2)의 전기적 신호가 도전성와이어(5), 섭스트레이트(10)의 본드핑거(12a), 도전성 비아홀(13), 볼랜드(12b) 및 도전성볼(30)을 통해서 마더보드와 교환되며, 두개의 반도체칩이 스택된 상태이므로 반도체패키지가 다기능화 및 고성능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기와 같은 종래의 반도체패키지는 일정두께를 갖는 상기 제1반도체칩 및 제2반도체칩이 순차적으로 적층됨으로써, 반도체패키지의 두께가 비교적 두꺼워지는 단점이 있다. 즉, 실장밀도를 높이는 장점은 있지만, 반도체패키지의 두께가 두꺼워짐으로써 이것을 채택한 전자제품의 두께도 함께 두꺼워지는 단점이 있다.
또한, 제1반도체칩 및 제2반도체칩의 입출력패드와 섭스트레이트의 회로패턴중 본드핑거 사이의 전기적 접속수단이 모두 도전성와이어이기 때문에, 반도체칩의 스택 공정중 또는 봉지 공정중 상기 도전성와이어 상호간의 쇼트(Short) 발생 확률이 매우 큰 단점이 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 첫째 두개의 반도체칩이 하나의 반도체칩 높이로 형성됨으로써 전체적인 높이를 대폭 축소할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
둘째, 특정 반도체칩을 플립칩(Flip Chip) 형태로 섭스트레이트에 본딩함으로써 두개의 반도체칩을 모두 도전성와이어로 본딩하는 경우에 비교하여 반도체칩의 스택이나 봉지 공정중 와이어 쇼트(Wire Short) 현상을 크게 낮출 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
셋째, 반도체칩과 섭스트레이트의 본딩 또는 접속 형태에 있어서 와이어 본딩과 플립칩 본딩을 모두 포함시킴으로써, 각각 다른 주파수나 성능 그리고 실리콘(Si)과 갈륨비소(GaAs) 반도체칩을 하나의 패키지에 스택할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.
넷째, 특정 반도체칩과 섭스트레이트의 전기적 접속 형태를 플립칩 형태로 형성함으로써 전기적 성능 및 특성이 우수한 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1은 종래의 반도체패키지를 도시한 단면도이다.
도2a 및 도2b는 본 발명에 의한 반도체패키지의 부분 단면도이고, 도2c는 도2b의 반도체패키지에서 각 반도체칩의 스택(Stack) 상태를 도시한 분해 사시도이다.
도3a 및 도3b는 섭스트레이트로서 인쇄회로기판을 이용한 경우의 반도체패키지를 도시한 단면도이다.
도4a 내지 도4d는 도3a에 도시된 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
도5a 및 도5c는 도3b에 도시된 반도체패키지의 제조 방법을 도시한 순차 설명도이다.
도6은 본 발명에 의한 반도체패키지의 제조 방법중 웨이퍼 상에서 반도체칩을 결합 또는 스택하는 상태를 도시한 사시도이다.
- 도면중 주요 부호에 대한 설명 -
101,102,103,104; 본 발명에 의한 반도체패키지
1; 제1반도체칩2; 제2반도체칩
3; 제3반도체칩1a,2a,3a; 입출력패드
2b; 요부(凹部)4; 도전성범프(Conductive Bump)
5; 도전성와이어(conductive wire)6; 접착수단
10; 섭스트레이트(Substrate)11; 수지층
12; 회로패턴(Circuit Pattern)12a; 본드핑거(Bond Finger)
12b; 볼랜드(Ball Land)
13; 도전성비아홀(Conductive Via Hole)
14; 커버코트(Cover Coat)
20; 봉지부30; 도전성볼(Conductive Ball)
W; 웨이퍼(Wafer)
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 하면 전체에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 각 입출력패드에 융착된 도전성범프와; 상면에 다수의 입출력패드가 형성되고, 하면에는 상기 제1반도체칩이 결합될 수 있도록 일정깊이의 요부(凹部)가 형성된 제2반도체칩과; 상기 제1반도체칩의 도전성범프가 본딩될 수 있도록 표면에 다수의 회로패턴이 형성된 동시에, 상기 제2반도체칩의 요부 외주연이 접착수단에 의해 접착되는 섭스트레이트와; 상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 상호 전기적으로 연결하는 도전성와이어와; 상기 제1,2반도체칩, 도전성와이어 및 섭스트레이트의 상면이 봉지재로 봉지되어 형성된 봉지부와; 상기 섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제2반도체칩의 하면에 형성된 요부는 그 깊이가 상기 제1반도체칩 및 도전성범프의 총두께와 같거나 더 크게 형성될 수 있다.
또한, 상기 제1반도체칩은 갈륨비소(GaAs) 반도체칩이고, 제2반도체칩은 실리콘(Si) 반도체칩일 수 있다.
또한, 상기 섭스트레이트는 인쇄회로기판, 써킷필름 또는 써킷테이프중 어느 하나일 수 있다.
또한, 상기 제2반도체칩의 상면에는 다수의 입출력패드가 형성된 제3반도체칩이 접착수단으로 접착된 동시에, 상기 제3반도체칩의 입출력패드는 섭스트레이트의 회로패턴과 도전성와이어로 상호 연결될 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 표면에 다수의 회로패턴이 형성된 섭스트레이트를 제공하는 단계와; 하면에 다수의 입출력패드가 형성되고, 상기 입출력패드에는 도전성범프가 융착된 제1반도체칩을 준비하여, 상기 섭스트레이트의 회로패턴에 전기적으로 도통되도록 접속하는 단계와; 하면에 일정 깊이의 요부(凹部)가 형성되고, 상면에는 다수의 입출력패드가 형성된 제2반도체칩을 준비하여, 상기 제1반도체칩의 표면에 상기 제2반도체칩의 요부(凹部)가 결합되도록 하는 동시에, 상기 제2반도체칩의 요부 외주연에 접착수단을 개재하여 상기 섭스트레이트 표면에 접착하는 단계와; 상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 도전성와이어로 상호 본딩하는 단계와; 상기 제1,2반도체칩, 도전성와이어 및 섭스트레이트의 상면을 봉지재로 봉지하여 일정 모양의 봉지부를 형성하는 단계와; 상기 섭스트레이트의 회로패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 하면에 다수의 입출력패드가 형성되고, 상기 입출력패드에는 도전성범프가 융착된 제1반도체칩을 준비함과 동시에, 다수의 제2반도체칩이 형성된 웨이퍼를 준비하며, 상기 웨이퍼의 후면에 일정 깊이의 요부(凹部)가 형성되도록 한 후, 상기 요부(凹部)에 상기 제1반도체칩을 결합한 후, 상기 웨이퍼에서 낱개의 제2반도체칩을 각각 소잉(Sawing)하는 단계와; 표면에 다수의 회로패턴이 형성된 섭스트레이트를 제공하고, 상기 섭스트레이트의 회로패턴에 상기 제1반도체칩의 도전성범프가 접속되도록 하는 동시에, 상기 제2반도체칩의 요부 외주연을 접착수단으로 상기 섭스트레이트에 부착하는 단계와; 상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 도전성와이어로 상호 본딩하는 단계와; 상기 제1,2반도체칩, 도전성와이어 및 섭스트레이트의 상면을 봉지재로 봉지하여 일정 모양의 봉지부를 형성하는 단계와; 상기 섭스트레이트의 회로패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제2반도체칩의 상면에는 다수의 입출력패드가 형성된 제3반도체칩을 접착수단으로 접착하는 단계와; 상기 제3반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 도전성와이어로 접속하는 단계가 더 포함될 수 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 첫째, 두개의 반도체칩이 하나의 반도체칩 높이로 형성됨으로써 전체적인 높이 또는 두께를 대폭 축소할 수 있는 장점이 있다.
둘째, 제1반도체칩을 플립칩 형태로 섭스트레이트에 본딩함으로써 두개의 반도체칩을 모두 도전성와이어로 본딩하는 경우에 비교하여 반도체칩의 스택이나 봉지 공정중 와이어 쇼트 현상을 크게 낮출 수 있는 장점이 있다.
셋째, 제1,2반도체칩과 섭스트레이트의 본딩 형태에 있어서 와이어 본딩과 플립칩 본딩을 모두 포함시킴으로써, 각각 다른 주파수나 성능 그리고 실리콘(Si)과 갈륨비소(GaAs) 반도체칩을 하나의 패키지에 스택할 수 있는 장점이 있다.
넷째, 제1반도체칩과 섭스트레이트의 전기적 접속 형태를 플립칩 형태로 형성함으로써 전기적 성능 및 특성이 우수한 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도2a 및 도2b는 본 발명에 의한 반도체패키지(101,102)의 부분 단면도이고, 도2c는 도2b의 반도체패키지(102)에서 봉지부를 제외한 각 반도체칩(1,2,3)의 스택되는 상태를 도시한 분해 사시도이다. 도2a 및 도2b에서는 섭스트레이트가 어떤 특정한 종류로 한정되어 있지는 않다.
또한, 도3a 및 도3b는 섭스트레이트(10)로서 인쇄회로기판을 이용한 경우의반도체패키지(103,104)를 도시한 단면도이다.
먼저, 하면 전체에 다수의 입출력패드(1a)가 형성된 제1반도체칩(1)이 구비되어 있다. 또한, 상기 제1반도체칩(1)의 각 입출력패드(1a)에는 솔더(Sn/Pb), 금(Au) 또는 은(Ag) 등으로 도전성범프(4)가 형성되어 있다.
이어서, 상면에는 다수의 입출력패드(2a)가 형성되어 있고, 하면에는 상기 제1반도체칩(1)의 상면 및 측면이 결합되도록 일정 깊이의 요부(2b)(凹部)가 형성된 제2반도체칩(2)이 구비되어 있다. 상기 제2반도체칩(2)에 형성된 요부(2b)는 도2c에 도시된 바와 같이 어느 한 끝단에서 다른 끝단까지 연통되어 형성될 수 있다. 물론, 상기 요부(2b)는 제2반도체칩(2)의 하면 내주연에만 형성될 수도 있다.
또한, 상기 제2반도체칩(2)의 요부(2b)는 그 깊이가 상기 제1반도체칩(1) 및 도전성범프(4)의 총두께와 같거나 더 크게 형성되어 있다.
상기와 같이 제1반도체칩(1)이 제2반도체칩(2)의 요부(2b)에 결합됨으로써, 그 높이가 상쇄되고 따라서 전체적인 높이 또는 두께가 대폭 축소될 수 있다.
계속해서, 상기 제1반도체칩(1)의 도전성범프(4)가 본딩될 수 있도록 표면에 다수의 회로패턴(12)이 형성된 동시에, 상기 제2반도체칩(2)의 요부(2b) 외주연에는 접착수단(6)이 개재되어, 상기 제2반도체칩(2)이 접착되는 섭스트레이트(10)가 구비되어 있다. 상기 섭스트레이트(10)는 통상적인 인쇄회로기판, 써킷필름, 써킷테이프 또는 리드프레임 등이 이용될 수 있으며, 여기서는 상기 인쇄회로기판을 예로 한다.(도3a 참조)
즉, 상기 섭스트레이트(10)는 수지층(11)을 중심으로 상면에는본드핑거(12a)를 포함하는 회로패턴(12)이 형성되고, 하면에는 볼랜드(12b)를 포함하는 회로패턴(12)이 형성되며, 상기 회로패턴(12)중 본드핑거(12a) 및 볼랜드(12b)를 제외한 영역은 커버코트(14)로 코팅되어 있다. 물론, 상기 수지층(11) 상면의 회로패턴(12)과 하면의 회로패턴(12)은 도전성 비아홀(13)로 상호 연결되어 있다.
이어서, 상기 제2반도체칩(2)의 입출력패드(2a)와 상기 섭스트레이트(10)의 회로패턴(12)중 본드핑거(12a)는 골드와이어와 같은 도전성와이어(5)에 의해 상호 연결되어 있다.
따라서, 상기 제1반도체칩(1)은 도전성범프(4)에 의해, 상기 제2반도체칩(2)은 도전성와이어(5)에 의해 섭스트레이트(10)에 각각 접속됨으로써, 제1,2반도체칩(1,2)의 스택이나 하기할 봉지부(20) 형성을 위한 봉지 공정중에 와이어 쇼트 현상이 크게 저하된다.
더불어, 상기 제1반도체칩(1)으로서는 갈륨비소(GaAs)를, 제2반도체칩(2)으로서는 일반적인 실리콘(Si)을 채택할 수 있는 장점이 있다.
여기서 상기 갈륨비소를 이용한 반도체칩은 신호처리에 있어 속도가 훨씬 빠르고 잡음도 적어 슈퍼컴퓨터나 높은 주파수의 통신기기에 최적이며 위성방송이나 이동통신기기에 많이 사용된다. 그러나 그 결정 구조가 실리콘에 비하여 대단히 약함으로써, 종래와 같이 스택이나 와이어본딩을 이용한 반도체패키지에는 적용하기 힘들었으나 본 발명은 이러한 모든 단점을 극복할 수 있게 된다. 즉, 제1반도체칩(1)은 플립칩 형태로 섭스트레이트(10)에 접속되고, 또한 그 외표면은제2반도체칩(2)에 의해 보호되는 동시에 스택이나 와이어 본딩중 그 충격이 제1반도체칩(1)에 전달되지 않토록 할 수 있기 때문이다.
계속해서, 상기 제1,2반도체칩(1,2), 도전성와이어(5) 및 섭스트레이트(10)의 상면은 외부 환경으로부터 보호될 수 있도록 봉지재로 봉지되어 일정 형태의 봉지부(20)를 이루고 있다. 마지막으로, 상기 섭스트레이트(10)의 회로패턴(12)중 볼랜드(12b)에는 솔더볼(Solder Ball)과 같은 다수의 도전성볼(30)이 융착되어 차후 마더보드에 실장 가능한 형태로 되어 있다.
한편, 도2b,도2c 및 도3b에 도시된 바와 같이 상기 제2반도체칩(2)의 상면에는 다수의 입출력패드(3a)를 갖는 제3반도체칩(3)이 접착수단(6)에 의해 더 접착될 수 있다. 물론, 상기 제3반도체칩(3)의 입출력패드(3a)는 상기 섭스트레이트(10)의 회로패턴(12)중 본드핑거(12a)와 도전성와이어(5)로 상호 연결될 수 있다. 상기와 같이 하여 본 발명은 종래와 같은 높이 또는 두께에도 불구하고 3개의 반도체칩을 스택한 구조가 됨으로써, 더욱 다기능화되고 고성능화된 반도체패키지를 제공하게 된다.
도4a 내지 도4d는 도3a에 도시된 반도체패키지(103)의 제조 방법을 도시한 순차 설명도이다.
먼저 표면에 다수의 회로패턴(12)이 형성된 섭스트레이트(10)를 제공한다. 상기 섭스트레이트(10)는 상술한 바와 같이 인쇄회로기판, 써킷필름, 써킷테이프 또는 리드프레임 등이 가능할 것이다. 여기서는 상기 섭스트레이트(10)로서 인쇄회로기판을 예로 한다.
즉, 수지층(11)을 중심으로 상면에는 본드핑거(12a)를 포함하는 다수의 회로패턴(12)이, 하면에는 볼랜드(12b)를 포함하는 다수의 회로패턴(12)이 형성되고, 상기 본드핑거(12a) 및 볼랜드(12b)를 제외한 영역은 커버코트(14)로 코팅되어 있으며, 수지층(11) 상,하면의 회로패턴(12)은 도전성 비아홀(13)로 연결된 섭스트레이트(10)를 제공한다.
이어서, 도4a에 도시된 바와 같이 하면에 다수의 입출력패드(1a)가 형성되고, 상기 입출력패드(1a)에는 솔더, 금 또는 은 등으로 도전성범프(4)가 융착된 제1반도체칩(1)을 준비하고, 상기 섭스트레이트(10)의 회로패턴(12)중 본드핑거(12a)에 전기적으로 도통되도록 상기 제1반도체칩(1)의 도전성범프(4)를 접속한다.
이어서, 도4b에 도시된 바와 같이 하면에 일정 깊이의 요부(2b)(凹部)가 형성되고, 상면에는 다수의 입출력패드(2a)가 형성된 제2반도체칩(2)을 준비하며, 상기 제1반도체칩(1)의 표면에 상기 제2반도체칩(2)의 요부(2b)(凹部)가 결합되도록 하는 동시에, 상기 제2반도체칩(2)의 요부(2b) 외주연에는 접착수단(6)을 개재하여 상기 섭스트레이트(10) 표면에 접착되도록 한다.
또한, 상기 제2반도체칩(2)의 입출력패드(2a)와 상기 섭스트레이트(10)의 회로패턴(12)중 본드핑거(12b)를 도전성와이어(5)를 이용하여 상호 연결한다.
이어서, 도4c에 도시된 바와 같이 상기 제1,2반도체칩(1,2), 도전성와이어(5) 및 섭스트레이트(10) 상면 등이 외부환경으로부터 보호되도록 봉지재로 봉지하여 일정 모양의 봉지부(20)를 형성한다.
마지막으로, 도4d에 도시된 바와 같이 상기 섭스트레이트(10)의 회로패턴(12)중 볼랜드(12b)에 솔더볼과 같은 도전성볼(30)을 융착함으로써, 차후 마더보드에 실장 가능한 형태가 되도록 한다.
한편, 도5a 내지 도5c는 도3b에 도시된 반도체패키지(104)의 제조 방법을 도시한 순차 설명도이다.
여기서 상기 도3b에 도시된 반도체패키지(104)는 도4a 및 도4b에 도시된 것과 같은 공정이 동일하게 수행되므로, 이에대한 설명은 생략한다.
상기와 같은 공정이 완료된 후에는 도5a에 도시된 바와 같이 제2반도체칩(2)의 상면에 제3반도체칩(3)이 접착수단(6)으로 접착된다. 물론, 상기 제3반도체칩(3)은 상면에 다수의 입출력패드(3a)가 형성되어 있다. 또한, 상기 제3반도체칩(3)의 입출력패드(3a)와 섭스트레이트(10)의 회로패턴(12)중 본드핑거(12a)는 도전성와이어(5)에 의해 상호 본딩된다.
계속해서, 도5b에 도시된 바와 같이 제1,2,3반도체칩(1,2,3), 도전성와이어(5) 및 섭스트레이트(10)의 상면에는 봉지재로 일정 형태의 봉지부(20)가 형성되고, 도5c에 도시된 바와 같이 섭스트레이트(10)의 회로패턴(12)중 볼랜드(12b)에는 도전성볼(30)이 각각 융착된다.
한편, 상기의 제조 방법은 제1반도체칩(1)과 제2반도체칩(2)의 결합이 섭스트레이트(10) 상에서 이루어졌다. 즉, 제1반도체칩(1)이 플립칩 형태로 섭스트레이트(10) 상면에 접속된 후, 요부(2b)가 형성된 제2반도체칩(2)이 상기 제1반도체칩(1)의 표면에 결합되는 방법이다.
이러한 방법과는 달리 도6에 도시된 바와 같이 웨이퍼(W) 상태에서 제1반도체칩(1) 및 제2반도체칩(2)을 결합 한 후 나머지 반도체패키지의 제조 과정이 진행될 수도 있다.
즉, 하면에 다수의 입출력패드(1a)가 형성되고, 상기 입출력패드(1a)에는 도전성범프(4)가 융착된 제1반도체칩(1)을 준비한다. 이어서, 다수의 제2반도체칩(2)이 형성된 웨이퍼(W)를 준비하며, 상기 웨이퍼(W)의 후면을 폭이 넓은 블레이드(Blade, 도시되지 않음)로 그라인딩(Grinding)하여 일정 깊이의 요부(2b)(凹部)가 형성되도록 한다. 그런후, 상기 요부(2b)에 상기 제2반도체칩(2)을 결합하고, 통상의 공정과 마찬가지로 상기 웨이퍼(W)에서 낱개의 제2반도체칩(2)으로 각각 소잉(Sawing)한다. 여기서, 상기 블레이드는 웨이퍼 소잉시 사용되는 블레이드 보다 폭이 넓은 블레이드를 사용한다.
이어서, 회로패턴(12)이 형성된 섭스트레이트(10)(예를 들면 인쇄회로기판)를 제공하고, 상기 섭스트레이트(10)의 회로패턴(12)중 본드핑거(12a)에 상기 제1반도체칩(1)의 도전성범프(4)가 접속되도록 하고, 또한 상기 제2반도체칩(2)의 요부(2b) 외주연에 접착수단(6)을 개재하여 상기 섭스트레이트(10) 표면에 접착한다. 이러한 공정은 동시에 수행된다.
이어서, 상기 제2반도체칩(2)의 입출력패드(2a)와 상기 섭스트레이트(10)의 회로패턴(12)중 본드핑거(12a)를 도전성와이어(5)로 상호 본딩한다.
또한, 상기 제1,2반도체칩, 도전성와이어(5) 및 섭스트레이트(10)의 상면을 봉지재로 봉지하여 일정 모양의 봉지부(20)를 형성하고, 상기 섭스트레이트(10)의회로패턴(12)중 볼랜드(12b)에 다수의 도전성볼(30)을 융착한다. 물론, 상기 제2반도체칩(2)의 상면에는 제3반도체칩(3)을 접착수단(6)으로 접착하고, 와이어 본딩하여 세개의 반도체칩이 스택되도록 할 수도 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 첫째, 두개의 반도체칩이 하나의 반도체칩 높이로 형성됨으로써 전체적인 높이 또는 두께를 대폭 축소할 수 있는 효과가 있다.
둘째, 제1반도체칩을 플립칩 형태로 섭스트레이트에 본딩함으로써 두개의 반도체칩을 모두 도전성와이어로 본딩하는 경우에 비교하여 반도체칩의 스택이나 몰딩 공정중 와이어 쇼트 현상을 크게 낮출 수 있는 효과가 있다.
셋째, 제1,2반도체칩과 섭스트레이트의 본딩 형태에 있어서 와이어 본딩과 플립칩 본딩을 모두 포함시킴으로써, 각각 다른 주파수나 성능 그리고 실리콘(Si)과 갈륨비소(GaAs) 반도체칩을 하나의 패키지에 스택할 수 있는 효과가 있다.
넷째, 제1반도체칩과 섭스트레이트의 전기적 접속 형태를 플립칩 형태로 형성함으로써 전기적 성능 및 특성이 우수한 효과가 있다.

Claims (6)

  1. 하면 전체에 다수의 입출력패드가 형성된 제1반도체칩과;
    상기 제1반도체칩의 각 입출력패드에 융착된 도전성범프와;
    상면에 다수의 입출력패드가 형성되고, 하면에는 상기 제1반도체칩이 결합될 수 있도록 일정깊이의 요부(凹部)가 형성된 제2반도체칩과;
    상기 제1반도체칩의 도전성범프가 본딩될 수 있도록 표면에 다수의 회로패턴이 형성된 동시에, 상기 제2반도체칩의 요부 외주연이 접착수단에 의해 접착되는 섭스트레이트와;
    상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 상호 전기적으로 연결하는 도전성와이어와;
    상기 제1,2반도체칩, 도전성와이어 및 섭스트레이트의 상면이 봉지재로 봉지되어 형성된 봉지부와;
    상기 섭스트레이트의 회로패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
  2. 제1항에 있어서, 상기 제2반도체칩의 하면에 형성된 요부는 그 깊이가 상기 제1반도체칩 및 도전성범프의 총두께와 같거나 더 크게 형성된 것을 특징으로 하는 반도체패키지.
  3. 제1항 내지 제2항중 어느 한 항에 있어서, 상기 제2반도체칩의 상면에는 다수의 입출력패드가 형성된 제3반도체칩이 접착수단으로 접착된 동시에, 상기 제3반도체칩의 입출력패드는 섭스트레이트의 회로패턴과 도전성와이어로 상호 연결된 것을 특징으로 하는 반도체패키지.
  4. 표면에 다수의 회로패턴이 형성된 섭스트레이트를 제공하는 단계와;
    하면에 다수의 입출력패드가 형성되고, 상기 입출력패드에는 도전성범프가 융착된 제1반도체칩을 준비하여, 상기 섭스트레이트의 회로패턴에 전기적으로 도통되도록 접속하는 단계와;
    하면에 일정 깊이의 요부(凹部)가 형성되고, 상면에는 다수의 입출력패드가 형성된 제2반도체칩을 준비하여, 상기 제1반도체칩의 표면에 상기 제2반도체칩의 요부(凹部)가 결합되도록 하는 동시에, 상기 제2반도체칩의 요부 외주연에 접착수단을 개재하여 상기 섭스트레이트 표면에 접착하는 단계와;
    상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 도전성와이어로 상호 본딩하는 단계와;
    상기 제1,2반도체칩, 도전성와이어 및 섭스트레이트의 상면을 봉지재로 봉지하여 일정 모양의 봉지부를 형성하는 단계와;
    상기 섭스트레이트의 회로패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  5. 하면에 다수의 입출력패드가 형성되고, 상기 입출력패드에는 도전성범프가 융착된 제1반도체칩을 준비함과 동시에, 다수의 제2반도체칩이 형성된 웨이퍼를 준비하며, 상기 웨이퍼의 후면에 일정 깊이의 요부(凹部)가 형성되도록 한 후, 상기 요부(凹部)에 상기 제1반도체칩을 결합한 후, 상기 웨이퍼에서 낱개의 제2반도체칩을 각각 소잉(Sawing)하는 단계와;
    표면에 다수의 회로패턴이 형성된 섭스트레이트를 제공하고, 상기 섭스트레이트의 회로패턴에 상기 제1반도체칩의 도전성범프가 접속되도록 하는 동시에, 상기 제2반도체칩의 요부 외주연을 접착수단으로 상기 섭스트레이트에 부착하는 단계와;
    상기 제2반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 도전성와이어로 상호 본딩하는 단계와;
    상기 제1,2반도체칩, 도전성와이어 및 섭스트레이트의 상면을 봉지재로 봉지하여 일정 모양의 봉지부를 형성하는 단계와;
    상기 섭스트레이트의 회로패턴에 다수의 도전성볼을 융착하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  6. 제4항 또는 제5항에 있어서, 상기 제2반도체칩의 상면에는 다수의 입출력패드가 형성된 제3반도체칩을 접착수단으로 접착하는 단계와; 상기 제3반도체칩의 입출력패드와 상기 섭스트레이트의 회로패턴을 도전성와이어로 접속하는 단계가 더 포함된 것을 특징으로 하는 반도체패키지의 제조 방법.
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