KR20020066167A

KR20020066167A - 비휘발성 메모리소자 및 그의 제조방법

Info

Publication number: KR20020066167A
Application number: KR1020010055593A
Authority: KR
Inventors: 박원호
Original assignee: 삼성전자 주식회사
Priority date: 2001-02-08
Filing date: 2001-09-10
Publication date: 2002-08-14
Also published as: KR100399415B1

Abstract

본 발명은 유효채널길이를 증가시켜 문턱전압의 산포를 개선할 수 있는 EEPROM 셀 및 그의 제조방법에 관한 것이다.

본 발명의 비휘발성 메모리소자는 반도체 기판상에 형성된 터널 절연막을 포함한 게이트 절연막과; 상기 터널절연막을 포함한 게이트 절연막상에 형성된 메모리 트랜지스터 게이트와; 상기 메모리 트랜지스터 게이트와 이격되어 상기 게이트 절연막상에 형성된 셀렉트 트랜지스터 게이트와; 상기 터널 절연막 하부의 기판에 형성되고, 일정 접합깊이를 갖는 제1불순물영역과; 상기 제1불순물영역과 이격되어 상기 기판내에 형성되고, 상기 메모리 트랜지스터 게이트와 일정부분 오버랩되어 소오스영역을 형성하며, 일정접합깊이를 갖는 제2불순물영역과; 상기 제1불순물영역과 이격되어 기판내에 형성되고, 상기 셀렉트 트랜지스터 게이트와 일정부분 오버랩되어 드레인영역을 형성하며, 일정 접합깊이를 갖는 제3불순물영역을 포함한다. 제2불순물영역은 저농도 불순물영역과 고농도 불순물영역으로 이루어져 있으며, 상기 제2불순물영역은 제1불순물영역 및 제3불순물영역보다 얕은 접합깊이를 갖는다.

Description

비휘발성 메모리소자 및 그의 제조방법{Nonvolatile Memory Device and Method of fabricationg the Same}

본 발명은 비휘발성 메모리소자에 관한 것으로서, 보다 구체적으로는 유효채널길이를 증가시켜 문턱전압의 산포를 개선할 수 있는 EEPROM 셀 및 그의 제조방법에 관한 것이다.

전기적으로 소거가 가능한 EEPROM(Electrically erasable programmable read only memory) 소자는 포울러-노드하임(Fowler-Nordheim) 현상에 의해 얇은 절연층, 즉 SiO₂와 같은 터널산화막을 통한 전자의 이동에 의하여 플로팅 게이트에 전하가 저장되고 이 저장된 전하의 양에 따라 트랜지스터가 온 또는 오프되는 소자를 말한다. 이때, 트랜지스터가 온 또는 오프되는 것의 여부는 전압의 크기에 의존하며, 이 전압을 문턱전압이라고 한다.

이러한 EEPROM 소자는 메모리용량이 점차 증가함에 따라 단위셀의 크기 축소(shrink)가 요구되고 있다. 이 요구에 부응하여 단위 셀의 크기를 축소시키면 셀의 특성이 불량해지는 문제점이 발생하게 된다.

도 1는 종래의 플로톡스 타입(FLOTOX, floating gate tunnel oxide type)의 EEPROM셀의 단면구조를 도시한 것이다.

도 1을 참조하면, 종래의 EEPROM 셀은 도면상에는 도시되지 않았으나 반도체 기판(10)은 액티브 영역과 필드영역을 구비한다. 반도체 기판(10)의 활성영역의 소정부분에는 얇은 두께를 갖는 터널 절연막(15)이 형성되고, 상기 활성영역중 상기 터널 절연막(15)이 형성된 부분을 제외한 부분에는 상기 터널 절연막(15)보다 상대적으로 두꺼운 두께를 갖는 게이트 절연막(17)이 형성된다.

상기 터널 절연막(15)을 포함한 게이트 절연막(17)상에, 메모리 트랜지스터(20)를 구성하는 플로팅 게이트(21), 층간 절연막(22) 및 센스라인(23)의 적층된 구조를 갖는 메모리 트랜지스터 게이트가 형성된다. 그리고, 상기 메모리 트랜지스터(20)와 소정간격만큼 이격된 상기 게이트 절연막(17)상에, 셀렉트 트랜지스터(30)를 구성하는 워드라인(25)을 구비한 셀렉트 트랜지스터 게이트가 형성된다.

상기 메모리 트랜지스터(20)의 플로팅 게이트(21)와 센스라인(23) 그리고 셀렉트 트랜지스터(30)의 워드라인(25)의 측벽에는 스페이서(18)가 형성된다.

터널 절연막(15) 하부의 반도체 기판(10)에는 상기 셀렉트 트랜지스터(30)의 워드라인(25)과 오버랩되도록 채널영역(40)이 형성되는데, 상기 채널영역(40)은 상기 터널절연막(15)하부의 반도체 기판(10)에 형성된 N⁺형 고농도 불순물 영역(31) 및 상기 N⁺형 고농도 불순물영역(31)과 접하여 상기 반도체 기판(10)에 형성된 N^-형 저농도 불순물영역(35)으로 구성된다.

상기 채널영역(40)과 소정간격 이격된 반도체 기판(10)에 상기 메모리 트랜지스터(20)의 플로팅 게이트(21)과 오버랩되도록 커먼소오스영역(50)이 형성되는데, 상기 커먼소오스영역(50)은 N⁺형 고농도 불순물영역(32)과 N^-형 저농도 불순물영역(36)의 이중접합(DD, double diffusion)구조를 갖는다.

또한, 상기 채널영역(40)과 소정간격 이격된 반도체 기판(10)에 상기 셀렉트 트랜지스터(30)의 워드라인(25)과 오버랩되도록 드레인 영역(60)이 형성되는데, 상기 드레인 영역(60)은 N⁺형 고농도 불순물영역(33)과 N^-형 저농도 불순물영역(37)의 이중접합 구조를 갖는다.

상기한 바와같은 구조를 갖는 종래의 EEPROM 셀에 있어서, 상기 채널영역(40)을 구성하는 상기 N⁺형 고농도 불순물영역(31)과 접하는 N^-형 저농도 불순물영역(35), 상기 커먼 소오스영역(50)을 구성하는 N^-형 저농도 불순물영역(36) 및 상기 드레인 영역(60)을 구성하는 N^-형 저농도 불순물영역(37)은 상기채널영역(40)을 구성하는 N⁺형 고농도 불순물영역(31)을 형성한 후 반도체 기판(10)에 동시에 동일 깊이로 형성한다. 그 다음, N⁺형 고농도 불순물영역(32, 33)을 상기 N^-형 저농도 불순물영역(36, 37)보다 얕은 접합깊이를 갖도록 상기 N^-형 저농도 불순물영역(36, 37)내에 형성하여, 이중접합구조의 커먼 소오스영역(50)과 드레인 영역(60)을 형성하게 된다.

그러므로, 종래의 EEPROM 셀은 커먼소오스영역(50)을 구성하는 N^-형 저농도 불순물영역(36)이 상기 채널영역(40) 및 드레인영역(60)의 N^-형 저농도 불순물영역(35), (37)과 동시에 깊은 접합깊이로 형성되므로, 사이드확산(side diffusion)에 의해 상기 N^-형 저농도 불순물영역(36)이 메모리 트랜지스터(20)의 플로팅 게이트(21) 하부의 채널영역(40)쪽으로 확장된다. 따라서, 커먼소오스영역(50)의 상기 N^-형 저농도 불순물영역(36)의 채널영역(40)쪽으로의 확장에 의해 채널영역(40)과의 거리마진이 작아지는 문제점이 있었다.

이러한 문제는 EEPROM 셀의 크기가 축소됨에 따라 더욱더 심화되므로, EEPROM 셀의 유효채널길이가 짧아져 숏채널효과(short channel effect)가 발생하고, 이에 따라 소오스영역(50)과 드레인 영역(60)사이에 강한 전기장이 인가되어 드리프트성의 전류(drift current)가 야기된다. 이러한 드리프트성 전류에 기인한 누설전류(leakage current)에 의해 EEPROM 셀의 문턱전압(Vth)의 산포가 발생하여소자의 특성이 저하되는 문제점이 있었다.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 문턱전압의 산포를 개선하여 셀의 특성을 향상시킬 수 있는 비휘발성 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 셀크기를 증가시키지 않고 유효채널길이를 증가시켜 문턱전압의 산포를 개선할 수 있는 비휘발성 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.

본 발명의 다른 목적은 커먼소오스영역의 구조를 얕은 접합깊이를 갖는 LDD 구조로 변경하여 문턱전압을 산포를 개선할 수 있는 비활성 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.

도 1은 종래의 EEPROM 셀의 단면구조도,

도 2는 본 발명의 실시예에 따른 EEPROM 셀의 레이아웃도,

도 3a는 도 2의 X-X' 선을 따라 절단된 본 발명의 일실시예에 따른 EEPROM 셀의 단면구조도,

도 3b은 도 2의 Y-Y' 선을 따라 절단된 본 발명의 일실시예에 따른 EEPROM 셀의 단면구조도,

도 4는 도 2의 X-X'선을 따라 절단된 본 발명의 다른 실시예에 따른 EEPROM 셀의 단면구조도,

도 5a 내지 도 5l은 도 4에 도시된 단면구조를 갖는 EEPMOM 셀의 제조방법을 설명하기 위한 공정단면도,

*도면의 주요부분에 대한 부호의 설명*

400 : 반도체 기판 403 : 액티브영역

405 : 필드영역 411 : 게이트 절연막

412 : 터널 절연막 413, 417 : 층간 절연막

416 : 스페이서 418 : 콘택홀

421 - 425 : 포토레지스트막 431-434 : 이온주입

441, 445, 446 : N⁺형 고농도 불순물영역 440 : 채널영역

442, 443 : N^-형 저농도 불순물영역(HVN^-접합영역)

444 : N^-형 저농도 불순물영역(LVN^-접합영역)

448 : 커먼 소오스영역 449 : 드레인 영역

450 : 메모리 트랜지스터 게이트 460 : 셀렉트 트랜지스터 게이트

452, 453 : 플로팅 게이트 455 : 센스라인

456 : 워드라인 458 : 비트라인

이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 형성된 터널 절연막을 포함한 게이트 절연막과; 상기 터널절연막을 포함한 게이트 절연막상에 형성된 메모리 트랜지스터 게이트와; 상기 메모리 트랜지스터 게이트와 이격되어 상기 게이트 절연막상에 형성된 셀렉트 트랜지스터 게이트와; 상기 터널 절연막 하부의 기판에 형성되고, 일정 접합깊이를 갖는 제1불순물영역과; 상기 제1불순물영역과 이격되어 상기 기판내에 형성되고, 상기 메모리 트랜지스터 게이트와 일정부분 오버랩되어 소오스영역을 형성하며, 일정 접합깊이를 갖는 제2불순물영역과; 상기 제1불순물영역과 이격되어 기판내에 형성되고, 상기 셀렉트 트랜지스터 게이트와일정부분 오버랩되어 드레인영역을 형성하며, 일정 접합깊이를 갖는 제3불순물영역을 포함하며, 상기 제2불순물영역은 저농도 불순물영역과 고농도 불순물영역으로 이루어져 있으며, 상기 제2불순물영역의 깊이는 제1불순물영역 및 제3불순물영역의 깊이보다 얕은 비휘발성 메모리소자를 제공하는 것을 특징으로 한다.

상기 제2불순물영역을 구성하는 저농도 불순물영역과 고농도 불순물영역은 LDD 구조를 이루고, 상기 제3불순물영역은 이중접합구조를 갖는 저농도 불순물영역과 고농도 불순물영역으로 이루어진다.

상기 메모리 트랜지스터 게이트는 플로팅 게이트, 층간 절연막 및 센스라인의 적층구조를 갖으며, 상기 셀렉트 트랜지스터 게이트는 플로팅 게이트, 층간 절연막 및 워드라인의 적층구조 또는 단일의 워드라인으로 이루어진다. 상기 메모리 트랜지스터 게이트 및 셀렉트 트랜지스터 게이트를 구성하는 플로팅 게이트는 폴리실리콘막으로 이루어지고, 상기 층간 절연막은 SiO₂또는 O/N/O 중 하나로 이루어지며, 상기 워드라인은 폴리실리콘막 또는 폴리사이드중 하나로 이루어진다.

상기 터널 절연막은 SiO₂또는 SiON 중 하나로 이루어진다. 상기 제1 내지 제3저농도 불순물영역은 N^-형 저농도 불순물이고, 상기 제1 내지 제3고농도 불순물영역은 N⁺형 고농도 불순물영역이다.

또한, 본 발명은 그의 상부에 터널절연막을 포함하는 게이트 절연막이 형성되고, 상기 터널절연막 하부에 제1고농도 불순물영역이 형성된 반도체 기판을 제공하는 단계와; 상기 터널 절연막을 포함한 게이트 절연막상에 메모리 트랜지스터 게이트를 형성함과 동시에 상기 메모리 트랜지스터 게이트와 이격된 셀렉트 트랜지스터 게이트를 게이트 절연막상에 형성하는 단계와; 반도체 기판내에 상기 제1고농도 불순물영역과 접하는 제1저농도 불순물영역을 형성하여 채널영역을 형성하고, 상기 제1저농도 불순물영역과 이격되어 상기 셀렉트 트랜지스터 게이트와 일정부분 오버랩되는 제2저농도 불순물영역을 형성하는 단계와; 상기 반도체 기판내에 상기 제1고농도 불순물영역과 이격되어 상기 메모리 트랜지스터 게이트와 오버랩되는 제3저농도 불순물영역을 형성하는 단계와; 상기 제3저농도 불순물영역과 접하는 제2고농도 불순물영역을 형성하여 커먼소오스영역을 형성하고 상기 제2저농도불순물영역내에 제3고농도불순물영역을 형성하여 드레인 영역을 형성하는 단계를 포함하는 비휘발성 메모리소자의 제조방법을 제공하는 것을 특징으로 한다.

상기 메모리 트랜지스터 게이트와 셀렉트 트랜지스터 게이트를 형성하는 방법은 제1도전막과 층간 절연막을 상기 게이트 절연막상에 증착하는 단계와; 상기 층간 절연막과 제1도전막을 식각하여 상기 메모리 트랜지스터 게이트의 플로팅 게이트를 형성하는 단계와; 상기 플로팅 게이트를 산화시켜 플로팅 게이트의 측벽에 산화막을 형성하는 단계와; 상기 플로팅 게이트를 포함한 상기 게이트 절연막상에 제2도전막을 증착하는 단계와; 상기 제2도전막을 식각하여 상기 플로팅 게이트상에 메모리 트랜지스터 게이트의 센스라인을 형성하고 상기 게이트 절연막상에 상기 셀렉트 트랜지스터 게이트의 워드라인을 형성하는 단계를 포함한다.

상기 제1고농도 불순물영역은 인이온 또는 비소이온을 40 내지 100keV 의 주입에너지, 1.0x10¹³내지 1.0x10¹⁴원자/㎠ 의 주입량으로 주입하여 형성된다. 제2 및 제3고농도 불순물영역은 비소이온을 40 내지 60keV 의 주입에너지, 1.0x10¹⁵내지 5.0x10¹⁵원자/㎠ 의 주입량으로 주입하여 형성된다.

상기 제1 및 제2저농도 불순물영역은 인이온을 80 내지 90keV 의 주입에너지, 1.0x10¹²내지 5.0x10¹³원자/㎠ 의 주입량으로 주입하여 형성되는 고전압 저농도접합영역이다. 상기 제3저농도 불순물영역은 인이온 또는 비소이온을 30 내지 80keV 의 주입에너지, 1.0x10¹²내지 1.0x10¹³원자/㎠ 의 주입량으로 주입하여 형성되는 저전압 저농도접합영역이다.

상기 제2고농도 불순물영역과 제3고농도불순물영역을 형성하는 단계전에 상기 메모리 트랜지스터 게이트의 플로팅 게이트와 센스라인 그리고 셀렉트 트랜지스터 게이트의 워드라인의 측벽에 스페이서를 형성하는 단계를 더 포함한다.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.

도 2는 본 발명의 실시예에 따른 EEPROM 셀의 레이아웃도이고, 도 3a는 도 2의 X-X' 선에 따라 절단된 단면구조이고, 도 3b는 도 2의 Y-Y'선에 따라 절단된 단면구조를 도시한 것이다.

도 2와 도 3a 및 도 3b를 참조하여 본 발명의 일 실시예에 따른 EEPROM 셀의 구조를 살펴보면, 반도체 기판(400)은 활성영역(403)과 필드영역(405)을 구비한다.반도체 기판(400)의 활성영역(403)의 소정부분에는 얇은 두께를 갖는 터널 절연막(412)이 형성되고, 상기 활성영역(403)중 상기 터널 절연막(412)을 제외한 부분에는 상기 터널 절연막(412)보다 상대적으로 두꺼운 두께를 갖는 게이트 절연막(411)이 형성된다. 이때, 상기 터널 절연막은 SiO₂또는 SiON 중 하나로 이루어진다.

상기 터널 절연막(412)을 포함한 게이트 절연막(411)상에, 메모리 트랜지스터를 구성하는 플로팅 게이트(452), 층간 절연막(413) 및 센스라인(455)의 적층된 구조를 갖는 메모리 트랜지스터 게이트(450)가 형성된다. 그리고, 상기 메모리 트랜지스터 게이트(450)와 소정간격만큼 이격되어 상기 게이트 절연막(411)상에, 셀렉트 트랜지스터를 구성하는 워드라인(456)을 구비한 셀렉트 트랜지스터 게이트(460)가 형성된다.

이때, 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)는 폴리실리콘막으로 이루어지고, 상기 메모리 트랜지스터 게이트(450)의 센스라인과 셀렉트 트랜지스터 게이트(460)의 워드라인(456)은 폴리실리콘막 또는 폴리사이드로 이루어지며, 층간 절연막은 SiO₂또는 O/N/O 중 하나로 이루어진다.

반도체 기판(400)에는 3개의 접합영역 즉, 채널영역(440) 및 커먼 소오스영역(448)과 드레인영역(449)이 형성된다. 상기 채널영역(440)은 터널 절연막(412) 하부의 반도체 기판(400)에 상기 셀렉트 트랜지스터 게이트(460)의 워드라인(456)과 오버랩되도록 형성는데, 상기 채널영역(440)은 상기 터널절연막(412)하부의 반도체 기판(400)에 형성된 N⁺형 고농도 불순물 영역(441) 및 상기 N⁺형 고농도 불순물영역(441)과 접하여 상기 반도체 기판(400)에 형성된 N^-형 저농도 불순물영역(442)으로 구성된다.

상기 커먼소오스영역(448)은 상기 채널영역(440)과 소정간격 이격된 반도체 기판(400)에 상기 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)과 오버랩되도록 형성되는데, 상기 커먼소오스영역(448)은 N^-형 저농도 불순물영역(444)과 상기 N^-형 저농도 불순물영역(444)과 접하는 N⁺형 고농도 불순물영역(445)으로 이루어져 LDD(Lightly Doped Drain) 구조를 갖는다.

한편, 드레인 영역(449)은 상기 채널영역(440)과 소정간격 이격된 반도체 기판(400)에 상기 셀렉트 트랜지스터 게이트(460)의 워드라인(456)과 오버랩되도록 형성되는데, 상기 드레인 영역(449)은 상대적으로 접합깊이가 깊은 N^-형 저농도 불순물영역(443)과, 상기 N^-형 저농도 불순물영역(443)내에 형성된 상대적으로 접합깊이가 얕은 N⁺형 고농도 불순물영역(446)으로 이루어진 이중접합(DD, Double Diffusion) 구조를 갖는다.

또한, 본 발명의 일 실시예에 따른 EEPROM 셀은 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)와 센스라인(455) 그리고 셀렉트 트랜지스터 게이트(460)의 워드라인(456)의 측벽에 스페이서(416)가 형성되고, 상기 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)의 측벽에는 산화막(414)이 형성된다.

메모리 트랜지스터 게이트(450)와 셀렉트 트랜지스터 게이트(460)가 형성된 반도체 기판(400)상에는 상기 드레인영역(449)의 N⁺형 고농도 불순물영역(446)을 노출시키는 콘택홀(418)을 구비한 층간 절연막(417)이 형성된다. 상기 층간 절연막(417)상에는 상기 콘택홀(418)을 통해 상기 드레인 영역(449)과 전기적으로 연결되는 비트라인(458)이 형성된다.

본 발명의 일실시예에 따른 EEPROM 소자에 있어서, 상기 커먼 소오스영역(448)의 상기 N⁺형 고농도 불순물영(445)과 접하는 N^-형 저농도 불순물영역(444)은 채널영역(440)을 구성하는 N^-형 저농도 불순물영역(442) 및 상기 드레인 영역(449)을 구성하는 N^-형 저농도 불순물영역(443)보다 상대적으로 얕은 접합깊이를 갖도록 형성된다.

그러므로, N^-형 저농도 불순물영역(444)은 종래의 EEPROM에 있어서 깊은 접합깊이를 갖는 N^-형 저농도 불순물영역(도 1의 36)보다 사이드확산에 의하여 상기 채널영역(440)으로 덜 확장된다. 즉, 종래에는 0,5㎛정도 확장되었으나, 본 발명에서는 0.3㎛ 정도 확장된다. 따라서, 셀크기를 증가시키지 않고도 종래의 EEPROM 셀에 비하여 유효채널길이를 증가시킬 수 있게 되어 EEPROM 셀의 문턱전압(Vth)의 산포를 개선할 수 있다.

도 4는 본 발명의 다른 실시예에 따른, 도 2의 Y-Y'선에 따른 EEPROM 셀의 단면구조를 도시한 것이다.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 EEPROM 셀은 도 3a에 도시된 일실시예에 따른 EEPROM 셀의 단면구조와는 셀렉트 트랜지스터 게이트(460)의 구조만이 다르다. 즉, 다른 실시예에 따른 EEPROM셀에 있어서, 셀렉트 트랜지스터 게이트(460)는 상기 채널영역(440) 및 상기 드레인 영역(449)과 오버랩되도록 상기 게이트 절연막(411)상에 형성된 플로팅 게이트(453), 층간 절연막(413) 및 워드라인(456)의 적층구조를 갖는다.

상기한 바와같은 구조를 갖는 본 발명의 2개의 트랜지스터 즉 메모리 트랜지스터와 셀렉터 트랜지스터가 하나의 셀을 구성하는 플로톡스타입의 EEPROM셀의 소거(erase) 및 프로그램(program) 방식을 설명하면 다음과 같다.

먼저, 소거방식에 대하여 설명한다. 메모리 트랜지스터의 메모리 트랜지스터 게이트(450)의 센스라인(455)에 15-20V의 고전압(high bias)을 인가하고 드레인영역(449)에 전기적으로 연결되는 비트라인(458)에 0V를 인가하며 커먼 소오스영역(448)에 0V를 인가하거나 또는 플로팅시켜 준 상태에서, 셀렉트 트랜지스터의 셀렉트 트랜지스터 게이트(460)의 워드라인에 15-20V의 고전압을 인가하면, 비트라인(458)과 메모리 트랜지스터 게이트(450)의 센스라인(455)간에 강한 전계가 형성되어 터널 절연막(412)을 통해 전자가 F-N 터널방식으로 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)로 터널링된다. 이에 따라 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)에 전자가 축적되어 메모리 트랜지스터의문턱전압(Vth)이 약 3 내지 7V 정도 높아지게 된다. 따라서, EEPROM 셀의 소거동작이 이루어진다.

다음, 프로그램 방식에 대하여 설명한다. 메모리 트랜지스터 게이트(450)의 센스라인(455)에 0V를 인가하고 드레인 영역(449)에 전기적으로 연결되는 비트라인(458)에 15-20V의 고전압을 인가하며 커먼 소오스영역(448)은 플로팅시킨 상태에서, 셀렉트 트랜지스터 게이트(460)의 워드라인(456)에 15-20V의 고전압을 인가하면, 상기 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)에 축적된 전자가 방전된다. 이에 따라 메모리 트랜지스터의 문턱전압(Vth)이 -4 내지 0V 로 낮아지게 된다. 따라서, EEPROM 셀의 프로그램동작이 이루어진다.

따라서, 메모리 트랜지스터에 프로그램된 데이터의 판독은 다수의 EEPROM 셀중에서 선택된 셀의 비트라인과 센스라인에 소정의 전압을 인가하여, 메모리셀 트랜지스터의 전류흐름의 유,무를 판독하여 주는 방식으로 이루어지게 된다.

도 5a 내지 5l은 도 2의 Y-Y' 선에 따라 절단된 공정단면도를 도시한 것으로서, 도 4에 도시된 본 발명의 다른 실시예에 따른 단면구조를 갖는 EEPROM 소자의 제조방법을 설명하기 위한 공정단면도이다.

도 5a를 참조하면, 반도체 기판(400)상에 게이트 절연막(411)을 형성한다. 상기 게이트 절연막(411)은 산화막(SiO₂)으로, 그의 두께가 300 내지 500Å를 갖는 것이 바람직하다. 도면상에는 도시되지 않았으나, 상기 게이트 절연막(411)을 형성하기 전에, 액티브 영역을 제외한 영역에 소자분리용 필드절연막을 형성한다.

도 5b를 참조하면, 상기 게이트 절연막(411)상에 포토레지스트막(421)을 도포한 다음 패터닝하여 게이트 절연막(411)중 채널영역이 형성될 부분을 노출시켜준다. 상기 포포레지스트막(421)을 이온주입용 마스크로 이용하여 상기 반도체 기판(400)으로 N⁺형 고농도불순물을 이온주입하여 채널영역을 위한 N⁺형 고농도 불순물영역(441)을 형성한다.

N⁺형 고농도불순물영역(441)을 형성하기 위한 이온주입(431)은 인(phosphorus) 이온을 40 내지 100keV 의 주입에너지, 1.0x10¹³내지 1.0x10¹⁴원자/㎠ 의 주입량(dose)으로 주입하는 것이 바람직하다.

채널영역을 위한 상기 N⁺형 고농도 불순물영역(441)을 형성한 다음, 상기 포토레지스트막(421)을 제거한다.

도 5c를 참조하면, 상기 게이트 절연막(411)상에 포토레지스트막(422)을 다시 도포한 다음 패터닝하여 상기 N⁺형 고농도 불순물영역(441)상부의 게이트 절연막(411)을 노출시켜 준다.

도 5d를 참조하면, 상기 포토레지스트막(422)을 식각마스크로 이용하여 상기 노출된 게이트 절연막(411)을 식각하여 N⁺형 고농도 불순물영역(441)이 형성된 반도체 기판(400)을 노출시켜 준다. 상기 노출된 반도체 기판(400)상에 터널산화막(412)을 형성한다. 이때, 터널 산화막(412)으로 SiO₂또는 SiON중 하나를상기 게이트 절연막(411)보다는 상대적으로 얇은 두께, 예를 들어 50 내지 90Å의 두께로 성장시키는 것이 바람직하다. 상기 터널 산화막(412)을 형성한 다음 포토레지스트막(422)을 제거한다.

도 5e를 참조하면, 터널 산화막(412)을 포함한 게이트 절연막(411)상에 제1도전막(451)과 층간 절연막(413)을 순차적으로 형성한다. 이때, 상기 제1도전막(451)으로는 폴리실리콘막을 사용하는 것이 바람직하고, 상기 층간 절연막(413)으로는 SiO₂의 단일막 또는 ONO(oxide/nitride/oxide)막중 하나를 사용하는 것이 바람직하다.

도 5f와 5g를 참조하면, 상기 제1도전막(451) 및 층간 절연막(413)을 식각하여 메모리 트랜지스터 게이트와 셀렉트 트랜지스터 게이트의 플로팅 게이트(452, 453)를 형성한다. 이어서, 산화공정을 통해 상기 플로팅 게이트(452, 453)을 산화시켜 약 300Å 두께를 갖는 산화막(414)을 형성한다.

도 5h 및 도 5i를 참조하면, 상기 메모리 트랜지스터 게이트와 셀렉트 트랜지스터 게이트의 플로팅 게이트(452), (453)를 포함한 게이트 절연막(411)상에 제2도전막(454)을 증착한다. 상기 제 2도전막(454)으로 폴리사이드 또는 폴리실리콘막을 사용하는 것이 바람직하다.

상기 제2도전막(454)을 패터닝하여 상기 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)상부의 층간 절연막(413)상에 센스라인(455)을 형성함과 동시에 상기 셀렉트 트랜지스터 게이트(460)의 플로팅 게이트(453)상부의 층간절연막(413)상에 워드라인(456)을 형성한다. 그러므로, 플로팅 게이트(452), 층간 절연막(413) 및 센스라인(455)의 적층구조를 갖는 메모리 트랜지스터의 메모리 트랜지스터 게이트(450)와, 플로팅 게이트(453), 층간 절연막(413) 및 워드라인(456)의 적층구조를 갖는 셀렉트 트랜지스터의 셀렉트 트랜지스터 게이트(460)가 형성된다.

도 5j를 참조하면, 상기 메모리 트랜지스터 게이트(450)와 셀렉트 트랜지스터 게이트(460)가 형성된 반도체 기판(400)상에 포토 레지스트막(423)을 도포한 다음 채널영역 및 드레인 영역이 형성될 부분의 게이트 절연막(411)이 노출되도록 패터닝한다.

상기 포토레지스트막(423)을 이온주입 마스크로 이용하여 기판으로 N^-형 저농도 불순물을 이온주입하여 N^-형 저농도 불순물영역(442), (443)을 형성한다. 상기 N^-형 저농도 불순물영역(442)은 상기 N⁺형 고농도 불순물 영역(441)과 접하도록 형성되어 채널영역(440)을 형성한다. 상기 N^-형 저농도 불순물영역(443)은 드레인 영역으로 작용한다.

본 발명의 실시예에서, N^-형 저농도 불순물영역(442), (443)을 형성하기 위한 이온주입(432)은 인(phosphorus) 이온을 80 내지 90keV 의 주입에너지, 1.0x10¹²내지 5.0x10¹³원자/㎠ 의 주입량(dose)으로 주입하는 데, 이러한 주입조건에서 형성된 N^-형 저농도 불순물영역(442), (443)을 고전압 저농도접합영역(High voltage N^-, HVN^-)이라 한다.

상기 HVN^-접합영역(442), (443)을 형성하기 위한 이온주입공정후 상기 포토레지스트막(423)을 제거한다.

도 5k를 참조하면, 기판전면에 포토레지스트막(424)을 도포하고 게이트 절연막중 커먼소오스영역이 형성될 부분에 대응하는 부분이 노출되도록 패터닝한다. 상기 포토레지스트막(424)을 이온주입용 마스크로 이용하여 기판으로 이온주입하여 상기 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)와 오버랩되는 커먼 소오스영역을 위한 N^-형 저농도 불순물영역(444)을 형성한다.

본 발명의 실시예에서, N^-형 저농도 불순물영역(444)을 형성하기 위한 이온주입(433)은 인(phosphorus) 이온 또는 비소(arsenic) 이온을 30 내지 80keV 의 주입에너지, 1.0x10¹²내지 1.0x10¹³원자/㎠ 의 주입량(dose)으로 주입하는 데, 이러한 주입조건에서 형성된 N^-형 저농도 불순물영역(444)을 저전압 저농도접합영역(low voltage N^-, LVN^-)이라 한다.

커먼 소오스영역을 위해 형성된 저농도 불순물 영역인 상기 LVN^-접합영역(444)은 도 5j에 도시된 채널영역(440)의 HVN^-접합영역(442)과 드레인 영역을 위한 상기 HVN^-접합영역(443)을 형성하기 위한 이온주입조건과는 다른 조건에서 이들 HVN^-접합영역(442), (443)과는 별도의 공정으로 형성되어진다.

따라서, LVN^-접합영역(444)은 HVN^-접합영역(442), (443)보다 상대적으로 얕은 접합깊이로 형성되어 사이드확산(side diffusion) 거리가 작아지므로, 메모리 트랜지스터의 유효채널길이(effective channel length)를 증가시킨다.

상기 LVN^-접합영역(444)을 형성하기 위한 이온주입공정(433)후 상기 포토레지스트막(424)을 제거한다. 이어서, 기판전면에 스페이서용 절연막을 증착한 다음 이방성건식식각하여 상기 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)와 센스라인(455) 그리고 셀렉트 트랜지스터 게이트(460)의 플로팅 게이트(453)과 워드라인(456)의 측벽에 스페이서(416)를 형성한다.

도 5l을 참조하면, 포토레지스트막(425)을 도포하고 게이트 절연막(411)중 상기 커먼 소오스영역을 위한 LVN^-접합영역(444)과 드레인 영역을 위한 HVN^-접합영역(443)에 대응하는 부분이 노출되도록 포토레지스트막(425)을 패터닝한다. 상기 포토레지스트막(425)을 이온주입용 마스크로 하여 N⁺형 고농도 불순물을 이온주입하여 커먼소오스영역을 위한 N⁺형 고농도 불순물영역(445)과 드레인영역을 위한 N⁺형 고농도 불순물영역(446)을 형성한다.

본 발명의 실시예에서, N⁺형 고농도 불순물영역(445), (446)을 형성하기 위한 이온주입(434)은 비소 이온을 40 내지 60keV 의 주입에너지, 1.0x10¹⁵내지 5.0x10¹⁵원자/㎠ 의 주입량(dose)으로 주입한다.

상기 N⁺형 고농도 불순물영역(445)은 상기 LVN^-접합영역(444)과 접하도록 형성되어 LDD(lightly doped drain)구조의 커먼소오스영역(448)을 형성하고, 상기 N⁺형 고농도 불순물영역(446)은 상기 HVN^-접합영역(443)보다 얕은 접합깊이로 형성되어 이중접합(DD, double diffusion)구조의 드레인영역(449)을 형성한다.

상기 N⁺형 고농도 불순물영역(445), (446)을 형성하기 위한 이온주입용 마스크로 사용된 포토레지스트막(425)을 제거하고, 도 4에 도시된 바와같이 기판전면에 층간 절연막(417)을 형성한 다음 상기 드레인 영역(449)의 N⁺형 고농도 불순물영역(446)이 노출되도록 콘택홀(418)을 형성하며, 상기 층간 절연막(417)상에 상기 드레인 영역(449)과 전기적으로 연결되는 비트라인(458)을 형성하면 본 발명의 EEPROM 셀이 형성된다.

본 발명의 실시예에서는 도 5l에 도시된 커먼소오스영역(448) 및 드레인영역(449)을 위한 N⁺형 고농도 불순물영역(445), (446)을 동시에 형성하였으나, 다른 실시예로서 도 5l에서 게이트 절연막(411)중 커먼 소오스영역(448)에 대응하는 부분만이 노출되도록 포토레지스트막을 형성하여 커먼소오스영역(448)의 N⁺형 고농도 불순물영역(445)을 형성하고, 층간 절연막(425)을 형성한 다음 드레인영역(449)의 HVN^-접합영역(443)이 노출되도록 콘택홀(417)을 형성하며, 이 콘택홀(417)을 통해 불순물을 이온주입하여 드레인영역(449)의 N⁺고농도불순물영역(446)을 형성할 수도 있다.

한편, 본 발명의 도 3a에 따른 단면구조를 갖는 EEPROM 셀의 제조방법은 도 5f의 공정진행시 제1도전막(451)이 터널절연막(412)을 포함한 게이트 절연막(411)상에만 남도록 식각하여 메모리 트랜지스터 게이트(450)의 플로팅 게이트(452)만을 형성하고, 셀렉트 트랜지스터 게이트(460)에는 플로팅 게이트가 형성되지 않도록 한다. 이후 공정은 도 5g-도5l과 동일하게 진행된다.

상기한 바와같은 본 발명의 EEPROM 셀에 따르면, 커먼소오스영역의 저농도 불순물영역을 채널영역 및 드레인영역의 저농도 불순물영역과는 별도로 형성하여 드레인 영역에 비하여 상대적으로 얕은 접합깊이를 갖도록 형성하여 줌으로써 커먼 소오스영역의 사이드확산을 감소시켜준다. 그러므로, 셀크기의 증가없이 메모리 트랜지스터의 유효채널길이를 증가시켜 셀의 Vth 산포를 개선시켜 줄 수 있으므로, EEPROM 셀의 특성을 향상시켜 줄 뿐만 아니라 EEPROM 셀의 크기를 축소시키는데 유리한 이점이 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

반도체 기판상에 형성된 터널 절연막을 포함한 게이트 절연막과;

상기 터널절연막을 포함한 게이트 절연막상에 형성된 메모리 트랜지스터 게이트와;

상기 메모리 트랜지스터 게이트와 이격되어 상기 게이트 절연막상에 형성된 셀렉트 트랜지스터 게이트와;

상기 터널 절연막 하부의 기판에 형성되고, 일정 접합깊이를 갖는 제1불순물영역과;

상기 제1불순물영역과 이격되어 상기 기판내에 형성되고, 상기 메모리 트랜지스터 게이트와 일정부분 오버랩되어 소오스영역을 형성하며, 일정 접합깊이를 갖는 제2불순물영역과;

상기 제1불순물영역과 이격되어 기판내에 형성되고, 상기 셀렉트 트랜지스터게이트와 일정부분 오버랩되어 드레인영역을 형성하며, 일정 접합깊이를 갖는 제3불순물영역을 포함하며,

상기 제2불순물영역은 저농도 불순물영역과 고농도 불순물영역으로 이루어져 있으며, 상기 제2불순물영역의 깊이는 제1불순물영역 및 제3불순물영역의 깊이보다 얕은 것을 특징으로 하는 비휘발성 메모리소자.
제 1 항에 있어서, 상기 제2불순물영역을 구성하는 저농도 불순물영역과 고농도 불순물영역은 LDD 구조를 이루는 것을 특징으로 하는 비휘발성 메모리소자.
제 1 항에 있어서, 상기 제3불순물영역은 이중접합구조를 갖는 저농도 불순물영역과 고농도 불순물영역으로 이루어지는 것을 특징으로 하는 비휘발성 메모리소자.
제 1 항에 있어서, 상기 메모리 트랜지스터 게이트는 플로팅 게이트, 층간 절연막 및 센스라인의 적층구조를 갖는 것을 특징으로 하는 비휘발성 메모리소자.
제 4 항에 있어서, 상기 메모리 트랜지스터 게이트를 구성하는 플로팅 게이트는 폴리실리콘막으로 이루어지고, 상기 층간 절연막은 SiO₂또는 O/N/O 중 하나로 이루어지며, 센스라인은 폴리실리콘막 또는 폴리사이드중 하나로 이루어지는 것을 특징으로 하는 비휘발성 메모리소자.
제 1 항에 있어서, 상기 셀렉트 트랜지스터 게이트는 플로팅 게이트, 층간 절연막 및 워드라인의 적층구조를 갖는 것을 특징으로 하는 비휘발성 메모리소자.
제 6 항에 있어서, 상기 셀렉트 트랜지스터 게이트를 구성하는 플로팅 게이트는 폴리실리콘막으로 이루어지고, 상기 층간 절연막은 SiO₂또는 O/N/O 중 하나로이루어지며, 상기 워드라인은 폴리실리콘막 또는 폴리사이드중 하나로 이루어지는 것을 특징으로 하는 비휘발성 메모리소자.
제 1 항에 있어서, 상기 셀렉트 트랜지스터 게이트는 단일의 워드라인으로 이루어지는 것을 특징으로 하는 비휘발성 메모리소자.
제 8 항에 있어서, 상기 셀렉트 트랜지스터 게이트를 구성하는 워드라인은 폴리실리콘막 또는 폴리사이드중 하나로 이루어지는 것을 특징으로 하는 비휘발성 메모리소자.
제 1 항에 있어서, 상기 터널 절연막은 SiO₂또는 SiON 중 하나인 것을 특징으로 하는 비휘발성 메모리소자.
제 1 항에 있어서, 상기 제1 내지 제3저농도 불순물영역은 N^-형 저농도 불순물이고, 상기 제1 내지 제3고농도 불순물영역은 N⁺형 고농도 불순물영역인 것을 특징으로 하는 비휘발성 메모리소자.
그의 상부에 터널절연막을 포함하는 게이트 절연막이 형성되고, 상기 터널절연막하부에 제1고농도 불순물영역이 형성된 반도체 기판을 제공하는 단계와;

상기 터널 절연막을 포함한 게이트 절연막상에 메모리 트랜지스터 게이트를 형성함과 동시에 상기 메모리 트랜지스터 게이트와 이격된 셀렉트 트랜지스터 게이트를 게이트 절연막상에 형성하는 단계와;

반도체 기판내에 상기 제1고농도 불순물영역과 접하는 제1저농도 불순물영역을 형성하여 채널영역을 형성하고, 상기 제1저농도 불순물영역과 이격되어 상기 셀렉트 트랜지스터 게이트와 일정부분 오버랩되는 제2저농도 불순물영역을 형성하는 단계와;

상기 반도체 기판내에 상기 제1고농도 불순물영역과 이격되어 상기 메모리 트랜지스터 게이트와 오버랩되는 제3저농도 불순물영역을 형성하는 단계와;

상기 제3저농도 불순물영역과 접하는 제2고농도 불순물영역을 형성하여 커먼소오스영역을 형성하고 상기 제2저농도불순물영역내에 제3고농도불순물영역을 형성하여 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
제 12 항에 있어서, 상기 메모리 트랜지스터 게이트와 셀렉트 트랜지스터 게이트를 형성하는 방법은

제1도전막과 층간 절연막을 상기 게이트 절연막상에 증착하는 단계와;

상기 층간 절연막과 제1도전막을 식각하여 상기 메모리 트랜지스터 게이트의 플로팅 게이트를 형성하는 단계와;

상기 플로팅 게이트를 산화시켜 플로팅 게이트의 측벽에 산화막을 형성하는단계와;

상기 플로팅 게이트를 포함한 상기 게이트 절연막상에 제2도전막을 증착하는 단계와;

상기 제2도전막을 식각하여 상기 플로팅 게이트상에 상기 메모리 트랜지스터 게이트의 센스라인을 형성하고 상기 게이트 절연막상에 상기 셀렉트 트랜지스터 게이트의 워드라인을 형성하는 단계를 포함하는 것을 특징으로 비휘발성 메모리소자의 제조방법.
제 13 항에 있어서, 상기 메모리 트랜지스터 게이트의 플로팅 게이트형성단계에서, 상기 셀렉트 트랜지스터 게이트의 워드라인하부에 셀렉트 트랜지스터 게이트의 플로팅 게이트를 동시에 형성하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
제 14 항에 있어서, 상기 제1도전막은 폴리실리콘막이고, 제2도전막은 폴리실리콘 또는 폴리사이드중 하나이며, 상기 층간 절연막은 SiO₂또는 ONO 중 하나인 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
제 12 항에 있어서, 상기 터널 산화막은 SiO₂또는 SiON 중 하나인 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
제 12 항에 있어서, 상기 제1고농도 불순물영역은 인이온 또는 비소이온을 40 내지 100keV 의 주입에너지, 1.0x10¹³내지 1.0x10¹⁴원자/㎠ 의 주입량으로 주입하여 형성되는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
제 12 항에 있어서, 제2 및 제3고농도 불순물영역은 비소이온을 40 내지 60keV 의 주입에너지, 1.0x10¹⁵내지 5.0x10¹⁵원자/㎠ 의 주입량으로 주입하여 형성되는 것을 특징으로 하는 비활성 메모리소자의 제조방법.
제 12 항에 있어서, 상기 제1 및 제2저농도 불순물영역은 인이온을 80 내지 90keV 의 주입에너지, 1.0x10¹²내지 5.0x10¹³원자/㎠ 의 주입량으로 주입하여 형성되는 고전압 저농도접합영역인 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
제 12 항에 있어서, 상기 제3저농도 불순물영역은 인이온 또는 비소이온을 30 내지 80keV 의 주입에너지, 1.0x10¹²내지 1.0x10¹³원자/㎠ 의 주입량으로 주입하여 형성되는 저전압 저농도접합영역인 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.
제 12 항에 있어서, 상기 제2고농도 불순물영역과 제3고농도불순물영역을 형성하는 단계전에 상기 메모리 트랜지스터 게이트의 플로팅 게이트와 센스라인 그리고 셀렉트 트랜지스터 게이트의 워드라인의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리소자의 제조방법.