KR20020065200A - 반도체 패키지 제조용 부재 - Google Patents
반도체 패키지 제조용 부재 Download PDFInfo
- Publication number
- KR20020065200A KR20020065200A KR1020010005604A KR20010005604A KR20020065200A KR 20020065200 A KR20020065200 A KR 20020065200A KR 1020010005604 A KR1020010005604 A KR 1020010005604A KR 20010005604 A KR20010005604 A KR 20010005604A KR 20020065200 A KR20020065200 A KR 20020065200A
- Authority
- KR
- South Korea
- Prior art keywords
- carrier frame
- semiconductor package
- resin
- circuit film
- holes
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
본 발명은 반도체 패키지 제조용 부재에 관한 것으로서, 종래에 구리 재질의 캐리어 프레임을 수지계열의 재질로 변경하여, 회로필름과의 열팽창계수를 서로 유사하게 맞추어 준 구조의 반도체 패키지 제조용 부재를 제공하는데 그 목적이 있다.
이에, 종래에 금속재 캐리어 프레임의 워피지 현상을 방지하여, 반도체 패키지의 검사공정과 레이져 마킹 공정시 핸들링의 용이성을 제공할 수 있고, 캐리어 프레임을 수지계열로 변경함에 따라, 싱귤레이션 공정시 블레이드에 의한 소잉이 용이하게 이루어지는 동시에 블레이드의 손상을 방지할 수 있는 효과를 제공하게 된다.
Description
본 발명은 반도체 패키지 제조용 부재에 관한 것으로서, 더욱 상세하게는 종래에 구리 재질의 캐리어 프레임에 회로필름이 부착된 구조에서 캐리어프레임을 수지계열의 재질로 대체시킨 구조의 반도체 패키지 제조용 부재에 관한 것이다.
통상적으로 반도체 패키지는 회로가 집적되어 있는 반도체 칩을 외부로부터 보호하기 위하여 소정의 구조로 밀봉하되, 반도체 칩으로부터 각종 입출력 신호용 단자를 여러가지 방식으로 인출시킬 수 있도록 리드프레임, 인쇄회로기판, 회로필름등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
최근에는 집적도를 크게 높이는 등의 신뢰성과 성능을 향상시킬 수 있도록 반도체 칩을 상하로 적층한 구조의 반도체 패키지가 제조되고 있다.
여기서, 칩 적층형 반도체 패키지의 일종으로서, 첨부한 도 5에 도시한 바와 같은 구조의 패키지가 제조되고 있는데, 그 제조방법에 대하여 설명하면 다음과 같다.
상기 반도체 패키지를 제조하기 위한 부재(10b)는 첨부한 도 4에 도시한 바와 같이, 다수개의 회로필름 부착용 홀(16)이 등간격으로 형성되어 있는 구리 재질성형된 캐리어 프레임(12b)과, 상기 홀(16)을 가리면서 접착수단(32)으로 부착된 회로필름(14)으로 구성된 것을 사용한다.
이때, 상기 회로필름은 다수개의 반도체 패키지 영역이 스트립 단위로 형성된 것으로서, 상기 캐리어 프레임(12b)에 부착되면, 캐리어 프레임(12b)의 각 홀(16)을 통하여 회로필름(14)의 각 반도체 패키지 영역이(싱귤레이션 라인과 동일함)이 노출되어진다.
또한, 상기 부재의 몰딩영역(A)은 첨부한 도 4의 은선으로 나타낸 부분으로서, 후술하는 바와 같이 상기 캐리어 프레임(12b)의 홀(16)을 통하여 노출된 상기 회로필름(14)이 한꺼번에 몰딩되어진다.
따라서, 상기 캐리어 프레임(12b)의 각 홀(16)로 노출되어 있는 상기 회로필름(14)의 칩탑재영역에 하부칩(26)을 부착하는 단계와; 상기 하부칩(26)의 본딩패드와 회로필름(14)의 와이어 본딩용 전도성패턴간을 와이어(30)로 본딩하는 단계와; 상기 하부칩(26)상에 상부칩(24)을 접착수단(32)으로 부착하는 단계와; 상기 상부칩(24)의 본딩패드와, 회로필름(14)의 와이어 본딩용 전도성패턴간을 와이어(30)로 본딩하는 단계와; 상기 상부칩(24)과 하부칩(26), 와이어(30)등을 외부로부터 보호하기 위하여 수지(28)로 몰딩하되, 상기 캐리어 프레임(12b)의 몰딩영역 라인(A)을 따라 몰딩을 하여, 다수의 반도체 패키지 영역이 한꺼번에 수지(28)로 몰딩되도록 한 단계와; 상기 회로필름(14) 저면으로 노출된 인출단자 부착용 전도성패턴에 전도성의 솔더볼(34)을 융착시키는 단계와; 상기 각각의 반도체 패키지 영역(=싱귤레이션 라인)을 블레이드를 사용하여 소잉하여 낱개의 반도체 패키지로 싱귤레이션되도록 하는 단계를 거쳐, 첨부한 도 5의 반도체 패키지(100)로 제조되어진다.
한편, 상기와 같은 구조의 반도체 패키지를 제조하는데 사용된 부재(10b)에 있어서, 상기 회로필름(14)을 캐리어 프레임(12b)에 부착시켜 사용하는 이유는 회로필름(14)의 두께가 매우 얇아서 쉽게 휘어지는 등 핸들링(Handling)하는데 어려움이 있기 때문에, 상기 구리와 같은 금속재의 캐리어 프레임(12b)에 부착시켜 사용하는 것이다.
그러나, 상기 부재(10b)는 금속재질의 캐리어 프레임(12b)을 사용하여 회로필름(14)의 핸들링 문제를 해결하였으나, 다음과 같은 문제점을 유발하고 있다.
구리 재질로 된 캐리어 프레임(12b)과, 수지계열의 회로필름(14), 그리고 몰딩수지(28)는 서로간의 열팽창계수(CTE : Coefficient of Thermal Expansion)가 크게 달라서, 반도체 패키지의 몰딩영역(A)을 에폭시 수지로 몰딩하는 공정과, 몰딩 후에 반도체 패키지(100)를 오븐에 넣고 에폭시 수지를 경화시키는 공정등에서 가열이 이루어짐에 따라 워피지(Warpage:휘어짐) 현상이 일어나게 된다.
즉, 상기 경화 공정에서 반도체 패키지의 몰딩영역에 몰딩된 에폭시 수지가 캐리어 프레임에 비하여 급격한 부피 감소를 일으켜, 캐리어 프레임의 워피지가 일어나게 되고, 이 워피지는 반도체 칩과 접착수단 또는 접착수단과 회로필름의 칩탑재영역간의 디라미네이션 현상을 유발하여, 결국 반도체 패키지의 불량을 초래하게 된다.
이렇게 캐리어 프레임이 휘어지게 되면, 반도체 패키지 자체에도 굽힘응력을 미치게 되고, 반도체 패키지의 검사공정과 레이져 마킹 공정시에 핸들링하는데 어려움이 뒤따르게 된다.
특히, 상기 캐리어프레임의 홀을 통하여 노출된 회로필름이 한꺼번에 몰딩되어 있기 때문에, 소잉공정시 블레이드가 구리 재질의 캐리어프레임을 먼저 소잉하며 지나가야 하는 바, 이는 블레이드의 날이 조기 손상됨을 초래하게 된다.
또한, 캐리어 프레임에 회로필름을 부착할 때, 사용되는 접착수단도 회로피름의 패턴모양대로 커팅을 해서 사용하기 때문에 나머지 면적에 해당되는 접착수단을 그대로 버림으로써, 접착수단의 낭비를 초래하게 된다.
따라서, 본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 종래에 구리 재질의 캐리어 프레임을 수지계열의 재질로 변경하여, 회로필름과 몰딩수지의 열팽창계수와 서로 유사하게 맞추어 준 구조의 반도체 패키지 제조용 부재를 제공하는데 그 목적이 있다.
이에, 종래에 워피지 현상을 방지하여, 반도체 패키지의 검사공정과 레이져 마킹 공정시 핸들링의 용이성을 제공할 수 있고, 캐리어 프레임을 수지계열로 변경함에 따라 블레이드에 의한 싱귤레이션이 용이하게 이루어지는 동시에 블레이드의 손상을 방지할 수 있는 효과를 제공하게 된다.
도 1은 본 발명에 따른 반도체 패키지 제조용 부재의 일실시예를 나타내는 사시도,
도 2는 본 발명에 따른 반도체 패키지 제조용 부재의 다른 실시예를 나타내는 사시도,
도 3은 본 발명에 따른 반도체 패키지 제조용 부재의 또 다른 실시예를 나타내는 사시도,
도 4는 종래의 반도체 패키지 제조용 부재를 나타내는 사시도,
도 5는 본 발명이 적용되는 반도체 패키지를 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 부재12 : 캐리어 프레임
14 : 회로필름16 : 홀
18 : 수지필름20 : 전도성패턴
22 : 커버코트24 : 상부칩
26 : 하부칩28 : 수지
30 : 와이어32 : 접착수단
34 : 솔더볼36 : 슬롯홀
100 : 반도체 패키지
상기한 목적을 달성하기 위한 본 발명은:
다수의 홀이 형성된 캐리어 프레임과, 이 캐리어 프레임의 홀을 마감하며 부착된 회로필름으로 구성된 반도체 패키지 제조용 부재에 있어서,
상기 캐리어프레임을 수지계열의 재질로 성형시킨 것을 특징으로 한다.
바람직한 구현예로서, 상기 수지계열의 캐리어프레임이 상기 회로필름을 사이에 두고 두 겹으로 적층되게 부착된 것을 특징으로 한다.
또한, 상기 캐리어 프레임의 홀은 일방향의 스트립 배열 또는 매트릭스 배열을 이루며 형성된 것을 특징으로 한다.
여기서 본 발명의 실시예를 첨부한 도면을 참조로 더욱 상세하게 설명하면 다음과 같다.
첨부한 도 1은 본 발명에 따른 반도체 패키지 제조용 부재의 일실시예를 나타내는 사시도로서, 상기 부재(10a)는 다수개의 홀(16)을 갖는 캐리어 프레임(12a)과, 이 캐리어 프레임(12a)의 홀(16)을 마감시키면서 부착되는 회로필름(14)으로 구성되어 있다.
특히, 상기 캐리어 프레임(12a)은 본 발명의 주된 특징으로서, 종래에 금속재질을 배제하고, 수지계열의 재질을 사용하여 성형된 것이다.
상기 회로필름(14)은 베이스층인 수지필름(18)과, 이 수지필름(18)상에 식각 처리된 전도성패턴(20)과, 이 전도성패턴(20)들중 와이어 본딩용 또는 인출단자 부착용 전도성패턴을 노출시키면서 수지필름(18)상에 도포된 커버코트(22)로 구성되어 있다.
한편, 상기 캐리어 프레임(12a)에는 첨부한 도 1 또는 도 2에 도시한 바와 같이 다수개의 홀(16)이 일방향 등간격으로 형성되거나, 도 3에 도시한 바와 같이 가로 및 세로 방향으로 매트릭스 배열을 이루며 형성되어 있고, 각 홀(16)의 주변으로는 길다란 슬롯홀(36)이 형성되어, 상술한 워피지 현상을 완충시키며 더욱 줄여줄 수 있게 된다.
따라서, 일방향 등간격으로 반도체 패키지 영역이 형성된 회로필름(14)을 양면테이프와 같은 접착수단(32)을 사용하여, 상기 캐리어 프레임(12a)에 부착시키게 되면, 회로필름(14)의 반도체 패키지 영역이 상기 홀(16)을 통하여 노출되며 부착된다.
이때, 첨부한 도 1에 도시한 바와 같이 한 겹으로 된 캐리어 프레임(12a)에 회로필름(14)을 부착시킬 수 있고, 또는 첨부한 도 2에 도시한 바와 같이 상기 회로필름(14)을 사이에 두고 캐리어 프레임(12a)을 상하 두 겹으로 겹쳐지게 하여 부착시킨다.
한편, 상기 회로필름(14)을 일방향으로 3개 이상의 반도체 패키지 영역을 갖도록 소잉하여, 첨부한 도 3에 도시한 바와 같이 매트릭스 배열로 형성된 캐리어 프레임(12a)의 홀(16)에 동시에 부착시키게 된다.
여기서 상기와 같은 구조로 제조된 본 발명의 부재를 사용하여 반도체 패키지의 제조방법을 설명하면 다음과 같다.
상술한 바와 같이, 상기 캐리어 프레임(12a)의 각 홀(16)로 노출되어 있는회로필름(14)의 칩탑재영역에 하부칩(26)을 부착하는 단계와; 상기 하부칩(26)의 본딩패드와 회로필름(14)의 와이어 본딩용 전도성패턴간을 와이어(30)로 본딩하는 단계와; 상기 하부칩(26)상에 상부칩(24)을 접착수단(32)으로 부착하는 단계와; 상기 상부칩(24)의 본딩패드와, 회로필름(14)의 와이어 본딩용 전도성패턴간을 와이어(30)로 본딩하는 단계와; 상기 상부칩(24)과 하부칩(26), 와이어(30)등을 외부로부터 보호하기 위하여 수지(28)로 몰딩하되, 상기 캐리어 프레임(12a)의 몰딩영역라인(A)을 따라 몰딩을 하여, 홀(16)로 노출되어 있는 회로필름(14)이 한꺼번에 수지로 몰딩되도록 한 단계와; 상기 회로필름(14) 저면으로 노출된 인출단자 부착용 전도성패턴에 전도성의 솔더볼(34)을 융착시키는 단계와; 상기 회로필름(14)의 각 반도체 패키지 영역(=싱귤레이션 라인)을 블레이드를 사용하여 소잉하여 낱개의 반도체 패키지로 싱귤레이션되도록 하는 단계를 거쳐, 첨부한 도 5의 반도체 패키지(100)로 제조되어진다.
이때, 상기 싱귤레이션 공정에 있어서, 블레이드(미도시됨)가 상기 수지계열로 성형된 캐리어 프레임(12a)을 먼저 소잉하면서 지나가게 되는데, 이 캐리어 프레임(12a)이 수지계열로 성형된 상태이기 때문에 용이하게 소잉되어, 종래에 구리와 같은 금속재의 캐리어 프레임(12b)을 소잉함에 따라 블레이드가 손상되던 점이 배제되어진다.
특히, 상기 회로필름(14)과, 몰딩수지(28)와, 캐리어 프레임(12a)은 모두 수지계열의 재질이기 때문에 유사한 열팽창계수를 보유한 상태로서, 몰딩공정과, 몰딩공정후에 반도체 패키지를 오븐에 넣고 수지를 경화시키는 공정등에서 일어나는워피지 현상이 방지되고, 후공정(마킹공정, 인출단자 부착공정, 반도체 패키지 검사공정등)에 용이한 핸들링을 제공하게 되어, 결국 워피지에 의한 반도체 패키지의 불량을 방지할 수 있게 된다.
이상에서 본 바와 같이, 본 발명에 따른 반도체 패키지 제조용 부재에 의하면, 캐리어 프레임에 회로필름이 부착된 구조의 부재에 있어서, 캐리어 프레임을 종래에 금속 재질로 성형된 것을 배제하고, 수지계열로 성형함으로써, 반도체 패키지의 싱귤레이션 공정시 블레이드가 수지계열의 캐리어 프레임을 용이하게 소잉할 수 있어, 종래의 블레이드의 손상을 방지할 수 있게 된다.
특히, 수지계열의 캐리어 프레임과 반도체 패키지의 몰딩수지간의 열팽창계수가 유사하여, 종래에 금속재 캐리어프레임의 워피지 현상을 방지할 수 있게 되고, 결국 반도체 칩과 접착수단간의 디라미네이션등의 반도체 패키지 불량을 방지할 수 있게 된다.
워피지 현상이 방지됨에 따라, 마킹공정, 인출단자 부착공정, 반도체 패키지 검사공정등에서 핸들링이 용이하여, 작업성 및 반도체 패키지의 품질을 향상시킬 수 있게 된다.
Claims (4)
- 다수의 홀과 이 홀의 주변으로 슬롯홀이 형성된 캐리어 프레임과, 이 캐리어 프레임의 홀을 마감하며 부착된 회로필름으로 구성된 반도체 패키지 제조용 부재에 있어서,상기 캐리어프레임을 수지계열의 재질로 성형시킨 것을 특징으로 하는 반도체 패키지 제조용 부재.
- 제 1 항에 있어서, 상기 캐리어 프레임은 반도체 패키지의 몰딩수지와 유사한 열팽창계수를 갖는 수지계열의 재질로 성형된 것을 특징으로 하는 반도체 패키지 제조용 부재.
- 제 1 항에 있어서, 상기 수지계열의 캐리어 프레임이 상기 회로필름을 사이에 두고 두 겹으로 적층되게 부착된 것을 특징으로 하는 반도체 패키지 제조용 부재.
- 제 1 항 있어서, 상기 캐리어 프레임의 홀은 일방향의 스트립 배열 또는 매트릭스 배열을 이루며 형성된 것을 특징으로 하는 반도체 패키지 제조용 부재.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0005604A KR100401148B1 (ko) | 2001-02-06 | 2001-02-06 | 반도체 패키지 제조용 부재 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0005604A KR100401148B1 (ko) | 2001-02-06 | 2001-02-06 | 반도체 패키지 제조용 부재 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020065200A true KR20020065200A (ko) | 2002-08-13 |
KR100401148B1 KR100401148B1 (ko) | 2003-10-10 |
Family
ID=27693426
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2001-0005604A KR100401148B1 (ko) | 2001-02-06 | 2001-02-06 | 반도체 패키지 제조용 부재 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100401148B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100491412B1 (ko) * | 2001-08-20 | 2005-05-25 | 미츠이 긴조쿠 고교 가부시키가이샤 | 전자부품 장착용 적층필름 및 전자부품 장착용 필름캐리어 테이프 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0883866A (ja) * | 1994-07-15 | 1996-03-26 | Shinko Electric Ind Co Ltd | 片面樹脂封止型半導体装置の製造方法及びこれに用いるキャリアフレーム |
JP3315255B2 (ja) * | 1994-07-15 | 2002-08-19 | アピックヤマダ株式会社 | 半導体装置の樹脂モールド方法及びこれに用いるキャリアフレーム並びに樹脂モールド装置 |
US5859475A (en) * | 1996-04-24 | 1999-01-12 | Amkor Technology, Inc. | Carrier strip and molded flex circuit ball grid array |
JP3695177B2 (ja) * | 1998-10-29 | 2005-09-14 | 日立電線株式会社 | 半導体装置用中間製品 |
-
2001
- 2001-02-06 KR KR10-2001-0005604A patent/KR100401148B1/ko not_active IP Right Cessation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100491412B1 (ko) * | 2001-08-20 | 2005-05-25 | 미츠이 긴조쿠 고교 가부시키가이샤 | 전자부품 장착용 적층필름 및 전자부품 장착용 필름캐리어 테이프 |
Also Published As
Publication number | Publication date |
---|---|
KR100401148B1 (ko) | 2003-10-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100347706B1 (ko) | 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법 | |
US6507096B2 (en) | Tape having implantable conductive lands for semiconductor packaging process and method for manufacturing the same | |
US7863757B2 (en) | Methods and systems for packaging integrated circuits | |
US7350293B2 (en) | Low profile ball-grid array package for high power | |
US5567656A (en) | Process for packaging semiconductor device | |
KR20010085725A (ko) | 반도체 장치 및 그 제조 방법 | |
US20080123318A1 (en) | Multi-component electronic package with planarized embedded-components substrate | |
US9842794B2 (en) | Semiconductor package with integrated heatsink | |
US20080093725A1 (en) | Semiconductor package preventing warping and wire severing defects, and method of manufacturing the semiconductor package | |
US20080290513A1 (en) | Semiconductor package having molded balls and method of manufacturing the same | |
KR100401148B1 (ko) | 반도체 패키지 제조용 부재 | |
KR20050064292A (ko) | 반도체 기판 및 그 제조 방법 | |
KR100221562B1 (ko) | 볼 그리드 어레이 반도체 패키지의 구조 및 그 제조 방법 | |
JP2002016193A (ja) | パッケージ型半導体装置及びその製造方法 | |
KR100319400B1 (ko) | 반도체패키지및그제조방법 | |
KR100370838B1 (ko) | Bga반도체패키지및그제조방법 | |
KR100290785B1 (ko) | 칩 사이즈 패키지의 제조방법 | |
KR200159861Y1 (ko) | 반도체 패키지 | |
KR100369394B1 (ko) | 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법 | |
KR100365054B1 (ko) | 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법 | |
KR100526244B1 (ko) | 흡습방지형 파워 엠프 모듈및 이를 제조하는 방법 | |
KR100411812B1 (ko) | 반도체패키지의 제조 방법 | |
JPH11354550A (ja) | 半導体装置とその製造方法 | |
KR0142840B1 (ko) | 다이패드가 노출된 반도체 패키지의 코팅방법 | |
JPS6151852A (ja) | プリント基板およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070912 Year of fee payment: 5 |
|
LAPS | Lapse due to unpaid annual fee |