KR20020060816A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 반도체 기판상에 활성 영역과 비활성 영역을 한정하기 위하여 트렌치 패턴을 형성하는 공정, 트렌치 패턴을 마스크로 하여 기판의 노출 부분에 측면이 라운딩된 소정 두께의 산화막을 형성하는 공정, 산화막을 제거하여 측면 라운딩을 노출시키는 공정, 트렌치 패턴을 마스크로 하여 산화막이 제거된 기판의 노출 부분을 소정 깊이로 식각하여 측면 라운딩에 의하여 상부 에지 부분에 라운딩 형상을 가지는 트렌치를 형성하는 공정을 포함하며, 반도체 기판에 트렌치를 형성하기 이전에 이후 공정에 의하여 트렌치의 상부 에지가 될 부분을 미리 라운딩시킨 후 트렌치를 형성하므로 트렌치의 프로파일이나 테이퍼 조절이 용이하고, 소자의 전기적 특성이 향상되어 반도체 소자의 수율이 향상되는 이점이 있다.

Description

반도체 소자의 트렌치 형성 방법{METHOD FOR FORMING TRENCH OF SEMICONDUCTOR ELEMENT}
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 소자 제조 공정 중 셀간을 전기적으로 격리하는 절연막을 위한 트렌치 형성하는 방법에 관한 것이다.
주지와 같이, 반도체 소자에는 트랜지스터(transistor), 캐패시터(capacitor) 등의 단위 소자로 된 셀들이 반도체 소자의 용량에 따라 한정된 면적내에 다수개가 집적되는데, 이러한 셀들은 서로 독립적인 동작 특성을 위하여 전기적인 격리가 필요하다.
이러한 셀들간의 전기적인 격리를 위한 방편으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCal Oxidation of Silicon ; LOCOS)와, 실리콘 기판을 수직방향으로 식각하여 절연 물질로 매립하는 얕은 트렌치 격리(Shallow Trench Isolation ; STI)가 잘 알려져 있다.
LOCOS는 질화막을 마스크로 하여 실리콘 기판 자체를 열산화시키기 때문에 공정이 간소해서 산화막의 소자 응력 문제가 적고, 생성되는 산화막질이 좋다는 이점이 있다. 그러나 소자 분리 영역이 차지하는 면적이 크기 때문에 미세화에 한계가 있을 뿐만 아니라 버즈 비크(bird's beak)가 발생한다.
STI는 반응성 이온 식각(Reactive Ion Etching ; RIE)이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 트렌치를 만들고, 그 속에 절연막을 채우는 방법으로 실리콘 기판에 트렌치를 만들어 절연물을 집어넣기 때문에 버즈 비크와 관련된 문제가 없어진다. 또한 절연막이 채워진 트렌치는 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적이 작아서 미세화에 유리한 방법이다. 이와 같이, 소자 활성 영역의 확보 측면에서 유리한 STI는 접합 누설 전류면에서도 LOCOS에 비해 향상된 특성을 보이고 있다.
이하, 종래 기술에 따라 STI를 이용하여 셀간 격리용 절연막을 설치하기 위한 트렌치 형성 방법을 도 1을 참조하여 설명하기로 한다.
먼저, 실리콘 기판(1)을 열산화하여 패드 산화막(2)을 열성장시키고, 화학적 기상 증착법(Chemical Vapor Deposition; CVD)에 의해 질화막(3)을 증착한다(도 1가).
그리고, 리쏘그래피 공정을 통하여 활성 영역과 비활성 영역을 한정하기 위하여 질화막(3)과 패드 산화막(2)의 일부 영역을 실리콘 기판(1)이 노출될 때까지 식각함으로써 활성 영역상에만 질화막(3)과 패드 산화막(2)이 남는 형태의 트렌치 마스크 패턴을 형성한다(도 1의 나).
아울러, 트렌치 마스크 패턴을 마스크로하여 실리콘 기판(1)의 노출 부분을 소정 두께로 건식 식각하여 트렌치(T)를 형성한다(도 1의 다).
여기서, 트렌치(T)의 상부 에지 부분이 각지게 형성되면 이 부분에 전계 효과가 집중되어 누설 전류가 증가하므로 반도체 소자의 전기적 특성을 저하시키게 된다. 따라서 이후의 절연막 증착시 발생할 수 있는 보이드(void) 형성을 없애기 위하여 트렌치(T)의 상부 에지 부분에 라운딩(R)을 형성하여 준다(도 1의 라).
한편, 라운딩 형성 과정은 가열로(furnace)에서의 열처리를 통해서 이루어진다. 고온 열처리를 통하여 상부 에지 부분에서 강한 산화막이 형성되어서 라운딩과 똑 같은 효과를 얻을 수 있다. 또한 다른 방법으로는 추가로 건식 식각을 수행하여 상부 에지 부분에 라운딩을 형성할 수도 있다.
그러나, 전술한 바와 같은 종래의 트렌치 형성 방법에서, 라운딩 형성을 위한 열 공정을 채택한 경우에는 고가의 비용이 소진되는 문제점이 있으며, 추가 식각 공정을 채택한 경우에는 공정 조절이 어려운 문제점이 있다.
특히, 열 공정 및 식각 공정은 모두 실리콘 기판에 트렌치를 형성한 이후에 진행되는 공정이므로 트렌치의 프로파일(profile)이나 테이퍼(taper) 조절이 어려운 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 실리콘 기판에 트렌치를 형성하기 이전에 이후 공정에 의하여 트렌치의 상부 에지가 될 부분을 미리 라운딩시킨 후 트렌치를 형성하도록 한 반도체 소자의 트렌치 형성 방법을 제공하는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명은, 반도체 기판상에 활성 영역과 비활성 영역을 한정하기 위하여 트렌치 패턴을 형성하는 공정; 상기 트렌치 패턴을 마스크로 하여 상기 기판의 노출 부분에 측면이 라운딩된 소정 두께의 산화막을 형성하는 공정; 상기 형성된 산화막을 제거하여 상기 측면 라운딩을 노출시키는 공정; 상기 트렌치 패턴을 마스크로 하여 상기 산화막이 제거된 상기 기판의 노출 부분을 소정 깊이로 식각하여 상기 측면 라운딩에 의하여 상부 에지 부분에 라운딩 형상을 가지는 트렌치를 형성하는 공정을 포함한다.
도 1은 종래 기술에 따른 트렌치 형성 방법의 공정 순서도.
도 2는 본 발명에 따른 트렌치 형성 방법의 공정 순서도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판 2 : 패드 산화막
3 : 질화막 104 : 산화막
T : 트렌치 R : 라운딩
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다.
도 2에는 본 발명에 따른 트렌치 형성 방법의 공정 순서도가 도시된다.
먼저, 실리콘 기판(1)을 열산화하여 패드 산화막(2)을 열성장시키고, 화학적 기상 증착법(CVD)에 의해 질화막(3)을 증착한다(도 2 가).
그리고, 리쏘그래피 공정을 통하여 활성 영역과 비활성 영역을 한정하기 위하여 질화막(3)과 패드 산화막(2)의 일부 영역을 실리콘 기판(1)이 노출될 때까지 식각함으로써 활성 영역상에만 질화막(3)과 패드 산화막(2)이 남는 형태의 트렌치 마스크 패턴을 형성한다(도 2의 나).
다음으로, 트렌치 마스크 패턴을 마스크로 하여 실리콘 기판(1) 자체를 가열로 등을 통하여 800∼1100℃의 온도 범위에서 열산화시켜 실리콘 기판(1)의 노출 부분에 산화막(104)을 형성한다. 이때 산화막(104)의 측면은 산화 과정의 버즈 비크 현상에 의하여 라운딩(R)되며, 질화막(3)의 두께에 따라 측면으로 확장되는 정도가 달라진다(도 2의 다).
참고로, 종래 기술에서 언급한 실리콘 부분 산화(LOCOS)는 산화막을 소자의 격리에 이용하는데, 격리용으로 이용하고자 하는 산화막은 그 두께가 상당히 두꺼워야 할 것이다. 그러나 본 발명의 산화막(104)은 소자의 격리가 아니라 산화 과정에서 발생하는 버즈 비크 현상을 이용하여 트렌치 상부 에지가 될 부분을 미리 라운딩시키는 것이므로 두께가 상당하지는 않다. 바람직하기로 산화막(104)의 두께는 500∼1000 Å 정도로 형성한다.
그리고, 플라즈마를 이용한 건식 식각 또는 식각제를 이용한 습식 식각을 통하여 산화막(104)을 제거한다. 그러면 이후에 수행될 트렌치 형성 공정에서 트렌치의 상부 에지가 될 부분이 라운딩(R) 형상으로 노출되며, 패드 산화막(2)의 일부가 제거될 수도 있다(도 2의 라).
다음으로, 트렌치 마스크 패턴을 마스크로 하여 실리콘 기판(1)의 노출 부분에 플라즈마를 이용한 건식 식각으로 소정 두께의 트렌치(T)를 형성한다. 이때 트렌치(T)의 상부 에지 부분은 이미 산화막(104)이 제거되어 라운딩(R)이 형성된 상태가 유지되며, 이로서 이후의 절연막 증착시 발생할 수 있는 보이드 형성을 없앨 수 있다(도 2의 마).
이후에는, 트렌치(T)를 포함하는 실리콘 기판(1) 전면에 트렌치 충진(trench filling) 물질에 의한 절연막(도시 생략됨)을 증착하여 트렌치(T)를 완전히 매립하며, 어닐링(annealing)하여 트렌치에 매립된 절연막을 고밀도화시키고, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정에 의해 절연막의 상부가 질화막 상부와 평행이 되도록 평탄화하며, 습식 식각 또는 건식 식각하여 질화막(3) 및 패드 산화막(2)을 제거함으로써 반도체 소자 분리를 위한 트렌치(T)가 완성되어 반도체 소자의 셀간이 전기적으로 격리된다.
전술한 바와 같이 본 발명은 실리콘 기판에 트렌치를 형성하기 이전에 이후 공정에 의하여 트렌치의 상부 에지가 될 부분을 미리 라운딩시킨 후 트렌치를 형성하므로 트렌치의 프로파일이나 테이퍼 조절이 용이하며, 소자의 전기적 특성이 향상되어 반도체 소자의 수율이 향상되는 효과가 있다.

Claims (7)

  1. 반도체 소자의 셀간 전기적 격리용으로 사용되는 절연막을 위한 트렌치 형성 방법에 있어서:
    반도체 기판상에 활성 영역과 비활성 영역을 한정하기 위하여 트렌치 패턴을 형성하는 공정;
    상기 트렌치 패턴을 마스크로 하여 상기 기판의 노출 부분에 측면이 라운딩된 소정 두께의 산화막을 형성하는 공정;
    상기 형성된 산화막을 제거하여 상기 측면 라운딩을 노출시키는 공정; 및
    상기 트렌치 패턴을 마스크로 하여 상기 산화막이 제거된 상기 기판의 노출 부분을 소정 깊이로 식각하여 상기 측면 라운딩에 의하여 상부 에지 부분에 라운딩 형상을 가지는 트렌치를 형성하는 공정을 포함하는 반도체 소자의 트렌치 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치 패턴 형성 공정은, 상기 기판상에 패드 산화막과 질화막을 순차적으로 증착한 후에 일부 영역을 상기 기판이 노출될 때까지 식각하여 상기 활성 영역상에만 상기 질화막과 패드 산화막이 남는 형태의 패턴을 형성하는 것을 특징으로 한 반도체 소자의 트렌치 형성 방법.
  3. 제 1 항에 있어서,
    상기 산화막 형성 공정은, 상기 트렌치 패턴을 마스크로 하여 상기 기판을 열산화시켜 산화 과정에 의한 버즈 비크에 의하여 상기 측면 라운딩이 형성된 것을 특징으로 한 반도체 소자의 크렌치 형성 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 산화막은, 가열로를 통하여 800∼1100℃ 온도 범위에서 형성하는 것을 특징으로 한 반도체 소자의 트렌치 형성 방법.
  5. 제 1 항 또는 제 3 항에 있어서,
    상기 산화막은, 500∼1000 Å의 두께로 형성하는 것을 특징으로 한 반도체 소자의 트렌치 형성 방법.
  6. 제 1 항에 있어서,
    상기 산화막 제거 공정은, 플라즈마를 이용한 건식 식각 또는 식각제를 이용한 습식 식각을 통하여 이루어지는 것을 특징으로 한 반도체 소자의 트렌치 형성 방법.
  7. 제 1 항에 있어서,
    상기 트렌치 형성 공정은, 상기 트렌치 패턴을 마스크로 하여 플라즈마를 이용한 건식 식각을 통하여 이루어지는 것을 특징으로 한 반도체 소자의 트렌치 형성 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61119056A (ja) * 1984-11-15 1986-06-06 Nec Corp 半導体装置の製造方法
KR960026542A (ko) * 1994-12-12 1996-07-22 김주용 트렌치 형성방법
US5920787A (en) * 1997-01-16 1999-07-06 Vlsi Technology, Inc. Soft edge induced local oxidation of silicon
US6033969A (en) * 1996-09-30 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation that has rounded and protected corners
KR20020017763A (ko) * 2000-08-31 2002-03-07 박종섭 반도체 소자의 소자분리막 형성방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61119056A (ja) * 1984-11-15 1986-06-06 Nec Corp 半導体装置の製造方法
KR960026542A (ko) * 1994-12-12 1996-07-22 김주용 트렌치 형성방법
US6033969A (en) * 1996-09-30 2000-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a shallow trench isolation that has rounded and protected corners
US5920787A (en) * 1997-01-16 1999-07-06 Vlsi Technology, Inc. Soft edge induced local oxidation of silicon
KR20020017763A (ko) * 2000-08-31 2002-03-07 박종섭 반도체 소자의 소자분리막 형성방법

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