KR20020058452A

KR20020058452A - 클럭신호 발생회로

Info

Publication number: KR20020058452A
Application number: KR1020000086558A
Authority: KR
Inventors: 이성권
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-12-30
Filing date: 2000-12-30
Publication date: 2002-07-12
Also published as: KR100399947B1

Abstract

본 발명은 CDMA 폰에 사용되는 512/1025 분주기능을 구비한 클럭발생회로에 관한 것이다. 본 발명의 클럭신호 발생수단은 소정의 주파수를 갖는 입력클럭신호를 입력하여 제어신호에 따라서 상기 입력클럭신호의 제1에지에서 2 또는 3분주하여 출력클럭신호로서 발생하기 위한 2 또는 3분주수단과; 상기 2 또는 3분주수단의 출력클럭신호를 입력하여 제어신호를 발생하기 위한 제어신호 발생수단과; 상기 제어신호 발생수단으로부터 발생된 제어신호를 상기 입력클럭신호의 제2에지에 동기시켜 상기 2 또는 3분주수단의 상기 제어신호로서 제공하기 위한 동기수단을 구비한다.

Description

클럭신호 발생회로{clock signal generator}

본 발명은 클럭신호 발생회로(clock signal generator)에 관한 것으로서, 보다 구체적으로는 CDMA 폰(Code Division Multiple Access phone)에 사용되는 512/1025 클럭분주기에 관한 것이다.

CDMA 폰에서는 1.2288Mhz 의 8배클럭인 9.8304Mhz 클럭신호를 마스터클럭(master clock)으로 사용하고 있다. 통상적으로 사용되는 클럭발진기에서 발생되는 클럭신호는 19.68Mhz 의 주파수를 갖는데, 19.68Mhz 의 클럭신호를 이용하여 9.8304Mhz 의 클럭신호를 만들기 위해서는 정수분주가 아닌 512/1025 분주를 해야한다.

19.68Mhz의 클럭신호를 정수분주가 아닌 512/1025분주를 하여 9.8304Mhz의 클럭신호를 만들기 위한 기술이 미국특허출원 No.5,499,280에 개시되었다. 도 1은 CDMA 폰에 사용되는 9.8304Mhz 의 클럭신호를 발생하기 위한 512/1025 클럭분주회로를 도시한 것이다.

도 1을 참조하면, 종래의 512/1025 분주회로는 소정의 클럭신호, 예를 들면19.68Mhz 의 클럭신호(clk)를 발생하기 위한 클럭발생기(10)와, 상기 클럭발생기(10)로부터 출력되는 클럭신호(clk)를 카운트하여 1024클럭신호(clk)가 입력되면 오버플로우신호(OF)를 발생하는 11비트 카운터(20)와, 상기 11비트 카운터(20)로부터 발생되는 오버플로우신호(OF)에 의해 1025번째 클럭신호에서는 디스에이블되어 소정의 클럭신호, 예를 들면 9.8304Mhz의 클럭신호(CLKout)를 발생하는 M/N 카운터(30)로 이루어진다.

도 1에 있어서, 11비트 카운터(20)는 상기 클럭발진기(10)로부터 발생된 클럭신호(clk)를 카운트하기 위한 5개의 2비트 카운터(21-25)와1비트 카운터인 T(toggle) 플립플롭(26)으로 구성되어, 1024번째 클럭신호(clk)가 인가되면 오버플로우신호(OF)를 발생한다. 상기 M/N 카운터(30)는 상기 11비트 카운터(20)로부터 오버플로우신호(OF)가 인가되면 1025번째 클럭신호(clk)에서는 디스에이블되는 T 플립플롭(31)과 2비트 카운터(32)로 구성된다. 도 1에서, 19.68Mhz의 클럭신호(clk)를 이용하여 9.8304Mhz의 클럭신호(CLKout)를 만들 경우 M/N 카운터(30)는 1/2 카운터가 된다.

상기한 바와같은 종래의 512/1025 클럭분주회로의 동작을 살펴보면, 클럭발진기(10)는 소정의 클럭신호(clk), 예를 들면 19.68Mhz 의 클럭신호(clk)를 상기 11비트 카운터(20)와 M/N 카운터(30)의 클럭신호로 제공한다.

상기 11비트 카운터(20)는 상기 클럭발진기(10)로부터 발생된 클럭신호(clk)를 입력하여 카운팅을 하는데, 1024번째 클럭신호(clk)가 입력되면 도 3에서 보는 바와같이 오버플로우신호(OF)를 발생하고, 이 오버플로우신호(OF)에 의해 발생된인에이블바신호(ENB)에 의해 상기 11비트 카운터(20)는 리세트된다.

또한, 상기 M/N 카운터(30)는 상기 클럭발진기(10)로부터 인가되는 클럭신호(clk)에 따라 도 3에서와 같은 클럭신호(CLKout)를 발생하게 되는데, 상기 11비트 카운터(20)로부터의 오버플로우신호(OF)가 발생되면 인에이블신호바(ENB)에 의해 M/N 카운터(30)는 디스에이블되어진다. 따라서, M/N 카운터(30)는 1025번째 클럭신호(clk)에서는 동작하지 않게 되어, 도 3에서와 같은 19.68Mhz 클럭신호(clk)가 512/1025 분주된 9.8304Mhz의 클럭신호(CLKout)를 발생하게 된다.

상기한 바와같은 종래의 512/1025클럭분주회로는 M/N 카운터의 제어신호로서 오버플로우신호를 발생하기 위하여 11비트 카운터를 사용함으로써 회로의 구성이 복잡하고 입력클럭신호를 512/1025 와 같은 비정수분주 이외에는 사용할 수 없는 문제점이 있었다.

본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 회로의 구성이 간단하고, 비정수분주 뿐만 아니라 짝수분주 또는 홀수분주에도 이용가능한 클럭발생회로를 제공하는 데 그 목적이 있다.

도 1은 종래의 CDMA 폰에 사용되는 512/1025 클럭분주회로의 블록구성도,

도 2는 도 1의 512/1025 클럭분주회로에 있어서, 11비트 카운터와 M/N 카운터의 상세 회로도,

도 3은 종래의 512/1025 클럭분주회로의 동작 파형도,

도 4는 본 발명의 실시예에 따른 CDMA 폰에 사용되는 512/1025 클럭분주가 가능한 클럭발생회로의 블럭구성도,

도 5는 도 4의 512/1025 클럭분주가 가능한 클럭발생회로에 있어서, 2 또는 3분주기의 상세회로도,

도 6은 도 5의 2 또는 3분주기의 상태도,

도 7은 도 5의 2 또는 3분주수단의 동작 파형도,

도 8은 도 5의 클럭발생회로에 있어서, 제어신호 발생수단의 상세도,

도 9는 도8의 제어신호 발생수단의 동작파형도,

도 10은 도 4의 본 발명의 클럭발생회로의 동작파형도,

*도면의 주요부분에 대한 부호의 설명*

100 : 2 또는 3분주수단 200 : 제어신호 발생수단

300 : 동기수단 101 : 앤드 게이트

102, 104 : D 플립플롭 103 : 노아 게이트

201 - 209 : D 플립플롭

이와 같은 목적을 달성하기 위한 본 발명은 소정의 주파수를 갖는 입력클럭신호를 입력하여 제어신호에 따라서 상기 입력클럭신호의 제1에지에서 2 또는 3분주하여 출력클럭신호로서 발생하기 위한 2 또는 3분주수단과; 상기 2 또는 3분주수단의 출력클럭신호를 입력하여 제어신호를 발생하기 위한 제어신호 발생수단과; 상기 제어신호 발생수단으로부터 발생된 제어신호를 상기 입력클럭신호의 제2에지에 동기시켜 상기 2 또는 3분주수단의 상기 제어신호로서 제공하기 위한 동기수단을 구비하는 클럭신호 발생회로를 제공하는 것을 특징으로 한다.

본 발명의 실시예에 따르면, 상기 2 또는 3분주수단은 상기 입력클럭신호의 상승에지에서 2 또는 3분주하고, 상기 동기수단은 상기 제어신호 발생수단으로부터 발생된 제어신호를 상기 입력클럭신호의 하강에지에 동기시켜 상기 2 또는 3분주수단의 제어신호로서 제공하는 것을 특징으로 한다.

상기 2 또는 3분주수단은 상기 동기수단으로부터 제공된 상기 제어신호를 제1입력으로 하는 앤드 게이트와; 상기 앤드 게이트의 출력을 입력신호로 하고 상기 입력클럭신호를 클럭신호로 입력하며, 그의 반전출력을 상기 앤드 게이트의 제2입력으로 제공하는 제1D 플립플롭과; 상기 제1D플립플롭의 출력을 일입력으로 하는 노아 게이트와; 상기 노아 게이트의 출력신호를 입력신호로 하고 상기 클럭입력신호를 클럭신호로 입력하며, 그의 출력신호를 2분주 또는 3분주된 클럭신호로서 출력함과 동시에 상기 앤드 게이트의 제3입력 및 상기 노아 게이트의 타입력으로 제공하기 위한 제2D 플립플롭으로 이루어진다.

상기한 2 또는 3분주수단에 있어서, 상기 제어신호가 로우상태인 경우 제1D 플립플롭은 2분주동작에는 영향을 미치지 않고, 제2D플립플롭의 출력이 로우레벨의 제1상태 및 하이상태의 제2상태로 이동하여 입력클럭신호를 2분주하거나, 또는 상기 제어신호가 하이상태인 경우 제1 및 제2D 플립플롭를 통해 3분주하여 그의 출력이 로우레벨의 제1상태, 하이레벨의 제2상태 및 로우레벨의 제3상태로 이동하여 입력클럭신호를 3분주하는 것을 특징으로 한다.

상기 클럭신호 발생회로는 19.69Mhz의 입력클럭신호를 512/1025분주하여 9.8304Mhz 의 출력신호를 발생하는 것을 특징으로 한다.

상기 제어신호 발생수단은 상기 2 또는 3분주수단의 출력클럭신호의 하강에지에서 상기 2 또는 3분주수단의 출력신호를 카운트하는 9비트 카운터로 구성되어, 상기 2 또는 3분주수단로부터 512번째 출력클럭신호가 입력되면 상기 동기수단으로 제어신호를 발생하는 것을 특징으로 한다.

상기 2 또는 3분주수단은 1022번째 입력클럭신호가 인가되어 511번째 출력클럭신호를 발생할 때까지 2분주하고, 1023부터 1025번째 입력클럭신호가 인가되면 3분주하여 512번째 출력클럭신호를 발생하는 것을 특징으로 한다.

상기 동기수단은 상기 입력클럭신호의 하강에지에서 상기 제어신호 발생수단으로부터 발생된 제어신호를 동기시켜 상기 2 또는 3분주수단의 제어신호로서 제공하는 플립플롭으로 구성된다.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 일 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.

도 4는 본 발명의 실시예에 따른 512/1025 분주가 가능한 클럭발생회로의 블록구성도를 도시한 것이다.

도 4를 참조하면, 본 발명의 실시예에 따른 512/1025 분주가 가능한 클럭발생회로는 제어신호(DDiv3En)에 따라서 입력클럭신호, 예를 들면 19.68Mhz 의 클럭신호(clk)를 2분주 또는 3분주하여 2분주 또는 3분주된 클럭신호(CLKout)를 발생하기 위한 2 또는 3분주수단(100)과, 상기 2 또는 3분주수단(100)의 출력신호(CLKout)를 클럭신호로서 카운트하여 제어신호(Div3En)을 발생시키기 위한 제어신호 발생수단(200)과, 상기 제어신호 발생수단(200)으로부터 발생된 제어신호(Div3En)를 상기 입력클럭신호(clk)에 동기시켜 상기 2 또는 3분주수단(100)의 제어신호(DDiv3En)로서 제공하기 위한 동기수단(300)을 구비한다.

상기한 바와같는 구성을 갖는 본 발명의 클럭발생회로의 동작을 도 10을 참조하여 설명하면 다음과 같다.

입력클럭신호(clk)로서 19.68Mhz 의 클럭신호가 인가되면 상기 2분주 또는 3분주수단(100)은 클럭입력신호의 상승에지에서 입력클럭신호(clk)를 2분주하여 클럭신호(CLKout)를 발생한다.

상기 2 또는 3분주수단(100)에서 출력된 클럭신호(CLKout)는 제어신호 발생수단(200)으로 제공하는데, 2 또는 3분주수단(100)은 1022번째 입력클럭신호(clk)가 인가될 때까지 511개의 출력신호(CLKout)를 발생하게 된다.

따라서, 제어신호 발생수단(200)은 상기 분주수단(100)으로부터 출력되는 클럭신호(CLKout)를 상기 클럭신호(CLKout)의 하강에지에서 카운트하여 제어신호(Div3En)를 발생하게 되는데, 제어신호 발생수단(200)은 2 또는3분주수단(100)의 클럭신호(CLKout)를 카운트하여 511번째 클럭신호가 인가되면 하이상태의 제어신호(Div3En)를 발생하게 된다.

상기 제어신호 발생수단(200)으로부터 발생된 제어신호(Div3En)는 동기수단(300)으로 입력되고, 동기수단(300)은 상기 입력클럭신호(clk)의 하강에지에서 상기 제어신호(Din3En)를 동기시켜 상기 2 또는 3분주수단(100)의 제어신호(DDiv3En)로서 제공한다.

따라서, 2 또는 3분주수단(100)은 상기 동기수단(300)으로부터 하이상태의 제어신호(DDin3En)가 인가되면 입력클럭신호(clk)를 3분주하게 된다. 다시 말하면, 2또는 3분주수단(100)은 1022번째 입력클럭신호(clk)가 인가되어 511번째의 출력클럭신호(CLKout)를 발생할 때까지는 상기 동기수단(300)으로부터 로우상태의 제어신호(DDin3En)가 인가되어 2분주동작을 수행하다가, 1023번째 입력클럭신호(clk)가 인가되면 제어신호 발생수단(200)으로부터 발생되어 상기 동기수단(300)을 통해 상기 입력클럭신호에 동기된 하이상태의 제어신호(DDin3En)가 입력되면 입력클럭신호(clk)를 3분주하게 된다. 따라서, 2 또는 3분주수단(100)는 1023부터 1025번째 클럭신호가 인가되는 동안 1개의 출력클럭신호 즉, 512번째(CLKout)를 발생하게 되므로, 본 발명의 클럭발생회로는 19.68Mhz 의 입력클럭신호(clk)를 512/1025분주하여 9.8304Mhz의 출력클럭신호(CLKout)를 발생하게 된다.

본 발명의 클럭신호 발생회로에 있어서, 리세트신호(RST)가 상기 2 또는 3분주수단(100), 제어신호 발생수단(200) 및 동기수단(300)에 각각 제공된다.

이하 도 5 내지 도 9를 참조하여 본 발명의 클럭발생회로의 2 또는 3분주수단(100), 제어신호 발생수단(200) 및 동기수단(300)의 구성 및 그의 동작에 대하여 설명하면 다음과 같다.

도 5는 본 발명의 클럭발생회로에 있어서, 2 또는 3분주수단(100)의 상세도를 도시한 것이다.

도 5를 참조하면, 상기 2 또는 3분주수단(100)은 상기 동기수단(300)으로부터 발생된 제어신호(DDiv3En)를 제1입력으로 하는 앤드 게이트(101)과, 상기 앤드 게이트(101)의 출력을 입력신호로 하고 상기 입력클럭신호(clk)를 클럭신호로 입력하며, 그의 반전출력을 상기 앤드 게이트(101)의 제2입력으로 제공하는 D 플립플롭(102)과, 상기 플립플롭(102)의 출력을 일입력으로 하는 노아 게이트(103)와, 상기 노아 게이트(103)의 출력신호를 입력신호로 하고 상기 클럭입력신호(clk)를 클럭신호로 입력하며, 그의 출력신호를 2분주 또는 3분주된 클럭신호(CLKout)로서 출력함과 동시에 상기 앤드 게이트(101)의 제3입력 및 상기 노아 게이트(103)의 타입력으로 제공하기 위한 D 플립플롭(104)으로 이루어진다. 이때, D 플립플롭(102, 104)의 리세트단자에는 리세트신호(RST)가 인가되어진다.

상기한 바와같은 구성을 갖는 2 또는 3분주수단(100)의 동작을 상태도가 도시된 제6도 및 도 7의 동작파형도를 참조하여 설명하면 다음과 같다.

먼저, 2분주 또는 3분주수단(100)이 2분주동작을 수행하는 경우에는, 상기 동기수단(300)으로부터 로우상태의 제어신호(DDiv3En)가 인가되면, 앤드 게이트(101)의 출력이 로우상태로 되어 D 플립플롭(102)의 입력단(D)으로 인가되므로 D 플립플롭(102)은 입력클럭신호(clk)의 2분주동작에는 영향을 미치지 않는다.

그리고, D 플립플롭(102)은 그의 출력신호(Q)가 오아 게이트(103)를 통해 입력단(D)으로 인가되므로, D 플립플롭(102)은 입력클럭신호(clk)의 상승에지에서 트리거되어 입력클럭신호(clk)가 2분주된 출력클럭신호(CLKout)를 발생한다.

다시 말하면, 2 또는 3분주수단(100)은 제어신호(DDiv3En)이 로우상태에서는, 도 6 및 도 8에 도시된 바와같이 리세트신호(RST)가 0 이 아닌 경우에는 1022번째 입력클럭신호(clk)가 입력될 때까지는 S0, S1로 이동하면서 2분주동작을 수행하게 된다.

한편, 2분주 또는 3분주수단(100)이 3분주동작을 수행하는 경우에는, 상기 동기수단(300)으로부터 하이상태의 제어신호(DDiv3En)가 인가되면, 앤드 게이트(101)의 출력이 하이상태로 되어 앤드 게이트(101)의 일입력으로 인가되므로, D 플립플롭(102), (103)은 1023번째부터 1025번째 입력클럭신호(clk)까지 S0, S1, S2 로 이동하면서 3분주 동작을 수행하게 된다.

따라서, 2 또는 3분주회로는 도 7에 도시된 바와같이 1022번째 입력클럭신호(clk)까지 로우상태의 제어신호(DDiv3EN)에 의해 입력클럭신호(clk)를 2분주하여 511번째 출력클럭신호(CLKout)를 발생하고 1023번째 입력클럭신호(clk)가 입력되면 하이상태의 제어신호(DDiv3En)에 의해 1023번째부터 1025번째 입력클럭신호(clk)까지 3분주하여 하나의 512번째 출력클럭신호(CLKout)를 발생한다.

도 8은 도 4의 제어신호 발생수단(200)을 9비트 카운터 및 로직회로로 구현한 일예를 도시한 것이다.

도 8을 참조하면, 제어신호 발생수단(200)은 9개의 D 플립플롭(201-209) 및로직 게이트로 구성된 9비트 카운터(220)로 구성되어, 상기 2 또는 3분주수단(100)의 출력클럭신호(CLKout)의 하강에지에서 트리거되어 상기 2 또는 3분주수단(100)으로부터의 출력클럭신호(CLKout)를 카운트한다.

상기 제어신호 발생수단(200)은 511번째 출력클럭신호(CLKout)가 인가될 때까지는 로우상태의 제어신호(Div3En)를 발생하고, 511번째 출력클럭신호(CLKout)가 발생되어 카운트하면 하이상태의 제어신호(Div3En)를 발생한다.

상기 동기수단(300)은 상기 입력클럭신호(clk)의 하강에지에서 상기 제어신호 발생수단(200)으로부터 발생되는 제어신호(Div3En)를 동기시켜 2 또는 3분주수단(100)으로 제어신호(DDiv3En)를 발생하는 플립플롭(도면상에는 도시되지 않음)으로 이루어진다.

따라서, 도 7에 도시된 바와같이, 상기 제어신호 발생수단(200)으로부터 발생된 제어신호(Div3En)를 입력하여 상기 입력클럭신호(clk)의 하강에지에 동기시켜 2 또는 3분주수단(100)의 2분주 또는 3분주동작을 제어하는 제어신호(DDiv3En)로서 제공된다.

상기한 바와같은 본 발명의 클럭발생회로는 입력클럭신호(clk)의 512/1025분주와 같은 비정수분주 뿐만 아니라 2분주, 4분주, ... 등의 짝수분주 및 3분주, 5분주(2분주 한 번 + 3분주 한 번), 7분주(2분주 2번 + 3분주 한 번) ... 등과 같은 짝수분주의 정수분주에도 사용가능하다.

상기한 바와같은 본 발명의 클럭발생회로에 따르면 9개의 D 플립플롭으로 9비트 카운터를 구성하여 회로구성을 단순화하는 이점이 있다. 또한, 본 발명의 클럭발생회로는 비정수분주 뿐만 아니라 짝수분주 및 홀수분주가 가능하여 정수분주에도 적용가능한 이점이 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

소정의 주파수를 갖는 입력클럭신호를 입력하여 제어신호에 따라서 상기 입력클럭신호의 제1에지에서 2 또는 3분주하여 출력클럭신호로서 발생하기 위한 2 또는 3분주수단과;

상기 2 또는 3분주수단의 출력클럭신호를 입력하여 제어신호를 발생하기 위한 제어신호 발생수단과;

상기 제어신호 발생수단으로부터 발생된 제어신호를 상기 입력클럭신호의 제2에지에 동기시켜 상기 2 또는 3분주수단의 상기 제어신호로서 제공하기 위한 동기수단을 구비하는 것을 특징으로 하는 클럭신호 발생회로.
제1항에 있어서,

상기 2 또는 3분주수단은 상기 입력클럭신호의 상승에지에서 2 또는 3분주하고, 상기 동기수단은 상기 제어신호 발생수단으로부터 발생된 제어신호를 상기 입력클럭신호의 하강에지에 동기시켜 상기 2 또는 3분주수단의 제어신호로서 제공하는 것을 특징으로 하는 클럭신호 발생회로.
제1항에 있어서,

상기 2 또는 3분주수단은

상기 동기수단으로부터 제공된 상기 제어신호를 제1입력으로 하는 앤드 게이트와;

상기 앤드 게이트의 출력을 입력신호로 하고 상기 입력클럭신호를 클럭신호로 입력하며, 그의 반전출력을 상기 앤드 게이트의 제2입력으로 제공하는 제1D 플립플롭과;

상기 제1D플립플롭의 출력을 일입력으로 하는 노아 게이트와;

상기 노아 게이트의 출력신호를 입력신호로 하고 상기 클럭입력신호를 클럭신호로 입력하며, 그의 출력신호를 2분주 또는 3분주된 클럭신호로서 출력함과 동시에 상기 앤드 게이트의 제3입력 및 상기 노아 게이트의 타입력으로 제공하기 위한 제2D 플립플롭으로 이루어지는 것을 특징으로 하는 클럭신호 발생회로.
제3항에 있어서,

상기 제어신호가 로우상태인 경우 제1D 플립플롭은 2분주동작에는 영향을 미치지 않고, 제2D플립플롭의 출력이 로우레벨의 제1상태 및 하이상태의 제2상태로 이동하여 입력클럭신호를 2분주하는 것을 특징으로 하는 클럭신호 발생회로.
제3항에 있어서,

상기 제어신호가 하이상태인 경우 제1 및 제2D 플립플롭를 통해 3분주하여 그의 출력이 로우레벨의 제1상태, 하이레벨의 제2상태 및 로우레벨의 제3상태로 이동하여 입력클럭신호를 3분주하는 것을 특징으로 하는 클럭신호 발생회로.
제1항에 있어서,

상기 클럭신호 발생회로는 19.69Mhz의 입력클럭신호를 512/1025분주하여 9.8304Mhz 의 출력신호를 발생하는 것을 특징으로 하는 클럭신호 발생회로.
제6항에 있어서,

상기 제어신호 발생수단은 상기 2 또는 3분주수단의 출력클럭신호의 하강에지에서 상기 2 또는 3분주수단의 출력신호를 카운트하는 9비트 카운터로 구성되는 것을 특징으로 하는 클럭신호 발생회로.
제7항에 있어서,

상기 제어신호 발생수단은 상기 2 또는 3분주수단의 출력클럭신호를 카운트로하여 512번째 출력클럭신호가 입력되면 상기 동기수단으로 제어신호를 발생하는 것을 특징으로 하는 클럭신호 발생회로.
제8항에 있어서,

상기 2 또는 3분주수단은 1022번째 입력클럭신호가 인가되어 511번째 출력클럭신호를 발생할 때까지 2분주하고, 1023부터 1025번째 입력클럭신호가 인가되면 3분주하여 512번째 출력클럭신호를 발생하는 것을 특징으로 하는 것을 클럭발생회로.
제 1 항에 있어서,

상기 동기수단은 상기 입력클럭신호의 하강에지에서 상기 제어신호 발생수단으로부터 발생된 제어신호를 동기시켜 상기 2 또는 3분주수단의 제어신호로서 제공하는 플립플롭으로 구성되는 것을 특징으로 하는 클럭발생회로.