KR20020055253A - 플래쉬 메모리 셀 프로그램 회로 - Google Patents

플래쉬 메모리 셀 프로그램 회로 Download PDF

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Abstract

본 발명은 플래쉬 메모리 셀 프로그램 회로에 관한 것으로, 플래쉬 메모리 셀과, 상기 플래쉬 메모리 셀에 소정 전위를 인가하여 프로그램을 실시하고, 기준 전압과 상기 플래쉬 메모리 셀의 전위를 비교하여 그에 따라 프로그램을 중지시키는 프로그램 센싱부와, 상기 플래쉬 메모리 셀의 전위에 따라 출력 전압을 조절하여 상기 플래쉬 메모리 셀이 프로그램되는 동안 상기 플래쉬 메모리 셀의 전압을 일정하게 유지하도록 하기 위한 레벨 쉬프터를 포함하여 이루어져, 프로그램 특성을 향상시킬 수 있고, 이에 의해 소자의 수율을 향상시킬 수 있는 플래쉬 메모리 셀 프로그램 회로가 제시된다.

Description

플래쉬 메모리 셀 프로그램 회로{Circuit for programming of flash memory cell}
본 발명은 플래쉬 메모리 셀 프로그램 회로에 관한 것으로, 특히 비트라인 전압을 일정하게 유지할 수 있어 프로그램 특성을 향상시킬 수 있고, 이에 의해 소자의 수율을 향상시킬 수 있는 플래쉬 메모리 셀 프로그램 회로에 관한 것이다.
도 1은 종래의 플래쉬 메모리 셀의 프로그램 센싱 회로도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 제 1 노드(Q11) 사이에 제 1 노드(Q11)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P11)가 접속된다. 제 1 노드(Q11)와 제 2 노드(Q12) 사이에 센스 증폭기(11)의 출력 신호에 의해 구동되는 제 1 NMOS 트랜지스터(N11)가 접속된다. 센스 증폭기(11)는 제 2 노드(Q12)의 전위를 비반전 입력으로 하고 기준 전압(Vref)을 비반전 입력으로 하며, 두 전압을 비교하여 그 출력 신호에 따라 제 1 NMOS 트랜지스터(N11)를 제어한다. 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 2 NMOS 트랜지스터(N12) 및 메모리 셀(M11)이 직렬 접속되는데, 제 2 NMOS트랜지스터(N12)는 제어 신호(S)에 의해 구동되고, 메모리 셀(M11)은 워드라인 전압(WL)에 따라 구동된다.
상기와 같이 구성되는 종래의 플래쉬 메모리 소자의 프로그램 센싱 회로의 구동 방법을 설명하면 다음과 같다.
초기 로우 상태를 유지하는 제 1 노드(Q11)의 전위에 의해 제 1 PMOS 트랜지스터(P11)가 턴온되어 전원 전압(Vcc)이 제 1 노드(Q11)로 공급된다. 또한, 초기 로우 상태를 유지하는 제 2 노드(Q12)의 전위와 일정한 기준 전압(Vref)을 센스 증폭기(11)에서 비교하여 하이 상태의 신호를 출력하므로 제 1 NMOS 트랜지스터(N11)가 턴온된다. 한편, 제어 신호(S)와 워드라인 전압(WL)이 하이 상태로 인가되어 제 2 NMOS 트랜지스터(N12)가 턴온되고, 전원 전압(Vcc)이 메모리 셀(M11)로 공급되어 프로그램된다. 상기와 같은 프로그램 동작을 실시하는 동안에 도 2에 도시된 바와 같이 비트라인 전압(VBL)은 점점 상승하게 되고, 비트라인 전류(Icell)는 일정 시간에 최고치로 상승한 후 점점 일정한 값을 유지하게 된다. 또한, 상기와 같은 프로그램 동작을 실시하는 동안에 제 2 노드(Q12)의 전위는 계속 상승하게 되고, 제 2 노드(Q12)와 동일한 전위를 유지하는 제 1 노드(Q11)의 전위 또한 상승하게 된다. 그런데, 어느 일정한 전위 이상으로 제 2 노드(Q12)의 전위가 상승하게 되면, 센스 증폭기(11)에서 이를 감지하여 제 1 NMOS 트랜지스터(N11)를 턴오프시켜 프로그램 동작을 중지하게 된다. 즉, 센스 증폭기(11)의 비반전 입력 단자로 입력되는 기준 전압(Vref)보다 제 2 노드(Q12)의 전위가 높으면 센스 증폭기(11)는로우 상태의 신호를 출력하고, 이 신호에 의해 제 1 NMOS 트랜지스터(N11)가 턴오프되어 메모리 셀(M11)로의 전하 흐름이 중지된다. 이렇게 센스 증폭기(11)가 동작하는 이유는 기준 전압(Vref)보다 제 2 노드(Q12)의 전위가 높기 때문인데, 프로그램 동작이 중지되는 시점을 도 3에 도시하였다. 즉, 도 3에 도시된 바와 같이 제 2 노드(Q12)의 전위가 기준 전압(Vref)보다 높아지는 순간에 프로그램을 중지한다.
상기와 같은 방법으로 프로그램 동작을 실시하는 기존의 회로에서는 메모리 셀의 비트라인 전압이 제 2 NMOS 트랜지스터의 동작에 의해 변하게 된다. 이렇게 비트라인 전압이 변하게 되면 프로그램 특성이 단위 셀에서의 특성과 다르기 때문에 실제 칩의 특성에 반영하는데 어려움이 있다.
본 발명의 목적은 셀의 비트라인 전압을 일정하게 유지하여 셀의 프로그램 특성을 향상시킬 수 있는 플래쉬 메모리 셀의 프로그램 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명은 플래쉬 메모리 셀과, 상기 플래쉬 메모리 셀에 소정 전위를 인가하여 프로그램을 실시하고, 기준 전압과 상기 플래쉬 메모리 셀의 전위를 비교하여 그에 따라 프로그램을 중지시키는 프로그램 센싱부와, 상기 플래쉬 메모리 셀의 전위에 따라 출력 전압을 조절하여 상기 플래쉬 메모리 셀이 프로그램되는 동안 상기 플래쉬 메모리 셀의 전압을 일정하게 유지하도록 하기 위한 레벨 쉬프터를 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 셀 프로그램 회로도.
도 2는 종래의 플래쉬 메모리 셀의 시간에 따른 비트라인 전압 및 전류의 변화를 도시한 그래프.
도 3은 종래의 플래쉬 메모리 셀 프로그램 회로의 프로그램 동작 중지점을 설명하기 위한 그래프.
도 4는 본 발명에 따른 플래쉬 메모리 셀 프로그램 회로도.
도 5는 프로그램 시간에 따른 비트라인 전류의 변화를 나타낸 그래프.
도 6은 본 발명에 따른 플래쉬 메모리 셀 프로그램 회로의 비트라인 전압과 각 노드의 전위 변화를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 : 프로그램 센싱부200 : 레벨 쉬프터
P21 내지 P24 : 제 1 내지 제 4 PMOS 트랜지스터
N21 내지 N24 : 제 1 내지 제 4 NMOS 트랜지스터
M21 : 플래쉬 메모리 셀I21 : 인버터
R21 : 저항21 : 센스 증폭기
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 플래쉬 메모리 셀의 프로그램 회로도로서, 다음과 같이 구성된다.
전원 단자(Vcc)와 제 1 노드(Q21) 사이에 제 1 노드(Q21)의 전위에 따라 구동되는 제 1 PMOS 트랜지스터(P21)가 접속된다. 제 1 노드(Q21)와 제 2 노드(Q22) 사이에 센스 증폭기(21)의 출력 신호에 의해 구동되는 제 1 NMOS 트랜지스터(N21)가 접속된다. 센스 증폭기(21)는 제 2 노드(Q22)의 전위를 비반전 입력으로 하고 기준 전압(Vref)을 비반전 입력으로 하며, 두 전압을 비교하여 그 출력 신호에 따라 제 1 NMOS 트랜지스터(N21)를 제어한다. 제 2 노드(Q22)와 접지 단자(Vss) 사이에 제 2 NMOS 트랜지스터(N22) 및 메모리 셀(M21)이 직렬 접속되는데, 제 2 NMOS 트랜지스터(N22)는 제 4 노드(Q24)의 전위에 따라 구동되고, 메모리 셀(M21)은 워드라인 전압(WL)에 따라 구동된다. 여기까지의 구성을 편의상 프로그램 센싱부 (100)라 한다.
전원 단자(Vcc)와 제 3 노드(Q23) 사이에 제 1 저항(R21)에 의해 필터링된 제 1 노드(Q21)의 전위에 의해 구동되는 제 2 PMOS 트랜지스터(P22)가 접속된다. 제 3 노드(Q23)와 제 4 노드(Q24) 사이에 제 5 노드(Q25)의 전위에 따라 구동되는 제 3 PMOS 트랜지스터(P23)가 접속된다. 제 3 노드(Q23)와 제 5 노드(Q25) 사이에제 4 노드(Q24)의 전위에 따라 구동되는 제 4 PMOS 트랜지스터(P24)가 접속된다. 제 4 노드(Q24)와 접지 단자(Vss) 사이에 제어 신호(S)에 따라 구동되는 제 3 NMOS 트랜지스터(N23)가 접속된다. 제 5 노드(Q25)와 접지 단자(Vss) 사이에 제어 신호(S)가 제 1 인버터(I21)에 의해 반전된 신호에 의해 구동되는 제 4 NMOS 트랜지스터(N24)가 접속된다. 여기까지의 구성을 편의상 레벨 쉬프터(200)라 한다.
상술한 바와 같이 프로그램 센싱부(100)와 레벨 쉬프터(200)으로 구성되는 본 발명에 따른 플래쉬 메모리 셀의 프로그램 회로의 구동 방법을 설명하면 다음과 같다.
초기 로우 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 1 PMOS 트랜지스터(P21)가 턴온되고, 제 2 PMOS 트랜지스터(P22)가 턴온되어 전원 전압(Vcc)이 제 1 노드(Q21) 및 제 3 노드(Q23)로 공급된다. 또한, 초기 로우 상태를 유지하는 제 2 노드(Q22)의 전위와 일정한 기준 전압(Vref)을 비교하는 센스 증폭기(21)에서 하이 상태의 신호를 출력하므로 제 1 NMOS 트랜지스터(N21)가 턴온된다. 한편, 제어 신호(S)가 로우 상태로 인가되어 제 3 NMOS 트랜지스터(N23)가 턴오프되고, 로우 상태의 제어 신호(S)는 제 1 인버터(I21)를 통해 하이 상태로 반전되어 제 4 NMOS 트랜지스터(N24)를 턴온시킨다. 이에 의해 제 5 노드(Q25)는 로우 상태의 전위를 유지하게 되고, 이 전위에 의해 제 3 PMOS 트랜지스터(P23)는 턴온된다. 따라서, 전원 전압(Vcc)이 제 4 노드(Q24)로 공급되어 제 4 PMOS 트랜지스터(P24)는 턴오프되고, 제 2 NMOS 트랜지스터(N22)는 턴온된다. 워드라인 전압(WL)이 하이 상태로 인가되어 전원 전압(Vcc)이 메모리 셀(M21)로 공급되어 메모리 셀(M21)이 프로그램된다.
상기와 같은 프로그램 동작을 실시하는 동안에 도 5에 도시된 바와 같이 비트라인 전류(Icell)는 일정 시간에 최고치로 상승한 후 점점 일정한 값을 유지하게 된다. 그런데, 비트라인 전류(Icell)가 줄어들게 되면 제 1 노드(Q21)의 전위가 상승하게 된다. 제 1 노드(Q21)의 전위가 상승하면 제 2 PMOS 트랜지스터(P22)의 게이트 전압은 상승하게 된다. 따라서, 제 2 PMOS 트랜지스터(P22)를 통해 인가되는 전원 전압(Vcc)은 줄어들게 된다. 이에 의해 제 4 노드(Q24)의 전위도 낮아지게 되어 제 2 NMOS 트랜지스터(N22)의 게이트 전압도 낮아진다. 따라서, 비트라인 전류(Icell)는 일정한 값을 유지하게 되고, 결국 비트라인 전압(VBL)도 일정하게 유지된다. 이러한 상태의 그래프가 도 6에 도시되어 있다.
그런데, 어느 일정한 전위 이상으로 제 2 노드(Q22)의 전위가 상승하게 되면, 센스 증폭기(21)에서 이를 감지하여 제 1 NMOS 트랜지스터(N21)를 턴오프시켜 프로그램 동작을 중지하게 된다. 즉, 센스 증폭기(21)의 비반전 입력 단자로 입력되는 기준 전압(Vref)보다 제 2 노드(Q22)의 전위가 높으면 센스 증폭기(21)는 로우 상태의 신호를 출력하고, 이 신호에 의해 제 1 NMOS 트랜지스터(N21)가 턴오프되어 메모리 셀(M21)로의 전하 흐름이 중지된다.
상술한 바와 같이 본 발명에 의하면 비트라인 전압을 일정하게 유지할 수 있어 프로그램 특성을 향상시킬 수 있고, 이에 의해 소자의 수율을 향상시킬 수 있다.

Claims (4)

  1. 플래쉬 메모리 셀과,
    상기 플래쉬 메모리 셀에 소정 전위를 인가하여 프로그램을 실시하고, 기준 전압과 상기 플래쉬 메모리 셀의 전위를 비교하여 그에 따라 프로그램을 중지시키는 프로그램 센싱부와,
    상기 플래쉬 메모리 셀의 전위에 따라 출력 전압을 조절하여 상기 플래쉬 메모리 셀이 프로그램되는 동안 상기 플래쉬 메모리 셀의 전압을 일정하게 유지하도록 하기 위한 레벨 쉬프터를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀 프로그램 회로.
  2. 제 1 항에 있어서, 상기 프로그램 센싱부는 제 1 노드에 전원 전압을 공급하기 위한 제 1 스위칭 수단과,
    상기 제 1 노드에 공급된 전원 전압을 제 2 노드로 공급하기 위한 제 2 스위칭 수단과,
    상기 제 2 노드의 전위와 기준 전압을 비교하여 상기 제 2 스위칭 수단을 제어하기 위한 센스 증폭기와,
    상기 제 2 노드에 공급된 전압을 상기 플래쉬 메모리 셀에 공급하여 프로그램이 실시되도록 하기 위한 제 3 스위칭 수단을 포함하여 이루어진 것을 특징으로하는 플래쉬 메모리 셀 프로그램 회로.
  3. 제 1 항에 있어서, 상기 레벨 쉬프터는 전원 전압을 제 3 노드로 공급하기 위한 제 4 스위칭 수단과,
    상기 제 3 노드에 공급된 전원 전압을 제 5 노드에 공급하기 위한 제 5 스위칭 수단과,
    제어 신호에 따라 상기 제 5 노드의 전위를 조절하기 위한 제 6 스위칭 수단과,
    상기 제 3 노드에 공급된 전원 전압을 제 6 노드에 공급하기 위한 제 7 스위칭 수단과,
    상기 제어 신호의 반전 신호에 따라 상기 제 6 노드의 전위를 조절하기 위한 제 8 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 셀 프로그램 회로.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 제 3 스위칭 수단은 상기 제 5 노드의 전위에 따라 구동되는 것을 특징으로 하는 플래쉬 메모리 셀 프로그램 회로.
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US7420852B2 (en) 2004-11-05 2008-09-02 Samsung Electronics Co., Ltd. Non-volatile memory device providing controlled bulk voltage during programming operations

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