KR20020048852A - 처리방법 측정방법 및 반도체장치의 제조방법 - Google Patents

Abstract

상기 처리방법 측정방법 및 반도체장치의 제조방법에 관한 것으로서 제 1 의 기판에 제 1 처리를 실시하는 공정과 제 1 기판에 제 2 처리를 실시하거나 또는 제 2 기판에 제 2 처리를 실시하는 공정을 구비하고 이 복수의 처리결과의 각각의 기판의 면내위치에 대한 면내분포데이터에서 각 면내위치에 대한 복수의 처리공정의 차이의 데이터로서 각 면내 위치에 대한 상관관수를 구하고 이 상관관수에서 소망의 처리조건에 있어서의 기판의 면내분포특성을 산출하고 이 면내분포 특성에 의거하여 상기 기판을 처리하도로 한 처리방법으로서 고정밀도로 처리조건을 제시하여 생산성을 향상시키는 것이 가능한 처리방법을 제공하는 기술이 제시된다.

Description

처리방법 측정방법 및 반도체장치의 제조방법{PROCESSING METHOD, MEASURING METHOD AND PRODUCTING METHOD OF SEMICONDUCTOR DIVICES}

본 발명은 반도체기판등의 처리에 적합한 처리방법, 측정방법 및 반도체장치의 제조방법에 관한 것이다.

집적도가 256Mbit이상의 DRAM(Dynamic Random Access Memory)등의 고집적의 반도체장치의 제조공정에서는 최소수치가 0.2㎛이하의 미세한 패턴을 형성하게 된다. 광리소그래피를 이용하여, 이와 같이 미세한 패턴을 고정밀도로 형성하기 위해서는 노광광의 단파장화와 개구수의 증대가 필요해진다. 상기에 따라서 광리소그래피공정에서 이용하는 축소투영 노광장치의 허용 집점 심도가 옅어진다. 광리소그래피공정에서 기판표면에 형성된 박막상의 감광제막(핫레지스트막)에 고 해상도로 미세한 회로패턴을 노광전사하기 위해서는 피로광면인 감광막 표면에서 0.3㎛이하의 평탄도가 필요하다.

감광막표면의 평탄성을 구하는 수법으로서 일본국 특개평7-314298호공보에는 가열에 의해 감광막이 형성되는 베이스가 되는 절연막을 연화시켜서 리플로시키는 리플로 평탄화법이 개시되어 있다. 또한, 절연막의 볼록부를 녹여서 평탄화하는 에칭법 또한 가공액에 연마분과 연마입자를 포함하는 슬러리와 연마패드를 이용 하여 화학적 기계적으로 절연막을 가공하는 화학적 기계연마가공(CMP : ChemicalMechanical Polishing)법이 알려져 있다.

종래의 리플로 평탄화법과 에칭법은 단차부분을 국소적으로 평활화 할 수 있는 것으로 반도체기판의 광의의 영역(직경 30nm이하)에 걸쳐서 노광장치의 옅은 집점심도의 허용범위를 만족하는 정도의 평탄도가 구해지지 않는 것에 대해서 배려가 되지 않았었다. 화학적 기계연마가공법은 리플로 평탄화법에 비하여 용이한 평탄성이 구해지는 기술로서 최근 반도체제조프로세스에 도입되기 시작하였다. 화학적 기계연마가공법은 기판표면상에 형성된 박막면을 연마부재인 유연한 연마포(예를들면 폴리우레탄으로 이루어지는 연마패드로 종형 탄성계수가 1000kg/cm²이하)로 눌러붙여 기판표면을 연마하는 방법이다. 이 가공법에서는 연마부재로의 반도체기판의 눌러붙임이 큰 만큼 즉 가공면압력이 높은 만큼 가공 후의 기판표면의 평탄성은 악화한다. 평탄성 악화현상을 저감하기 위한 가공면압력을 내리면 가공능률이 저하하여 가공시간이 증대하고 공정이 저하한다. 또한, 기판표면의 눌러붙임력과 연마패드면의 경로시간변화에 의해 가공 후의 기판표면의 평탄성이저하하는 것에 대해서 배려되지 않았었다.

한편, 연마제와 연마포를 이용하는 대신으로 연마석코팅을 수지로 고정한 지석(砥石:abrasive stone)(고정지립(砥粒)판)을 이용하여 기판표면을 가공하는 기술이 일본국특개평9-232260호 공보에 개시되어 있다. 지석은 연마포에 비하여 단단한(예를들면 종형탄성계수가 5000kg/㎠이상)하기 때문에 요철형의 회로패턴 영역의 기판표면의 평탄성능은 향상하였지만 기판외주 표면의 가공특성이 불균일해지는 이른바, 주변의 하착(下着)현상저감책의 최적화에 시간과 노력을 요하고 또한 경로시간변화의 예측이 곤란 한 것에 대해서 배려되어 있지 않았었다.

주변하착 현상저감책의 예로서는 일본국 특개평6-155286호 공보와 같이 웨이퍼외주변에 설치된 가이드의 내벽면의 구조에 경사면을 설치하고 웨이퍼외부단부의 과도한 연마를 방지하는 방법이 나타나고, 그 효과를 나타내는 데이터가 동일공보에 개시되어 있다. 그러나, 이 효과를 나타내는 데이터는 경사각도가 3, 5, 10도와 같이 불연속인 데이터이고 최적 조건과 허용범위등이 명확하지 않고 유우져가 높은 신뢰성과 수율로 실제의 생산라인에서 반도체장치를 생산하는 경우에는 최적화를 위한 수고와 시간을 소비하는 것에 대한 배려가 되어 있지 않았었다.

본 발명자등은 반도체장치제조공정에 있어서의 복수의 면내분포의 측정데이터의 상관을 조사하여 기존의 데이터의 상관관수와의 비교에서 미지의 처리조건의 면내분포 특성을 추정하고 최적의 처리조건을 제시할 수 있는 것을 실험적으로 처음으로 견출하였다.

또한, 연마방법에 관한 것은 아니지만 기존 데이터의 상관관수와의 비교에서 처리조건을 결정하는 것으로서 일본국특개평5-270973호 공보에는 실리콘 웨이퍼의 면내에서의 저항률분포를 균일하게 하기 위하여 단결정봉의 횡측단면의 면내저항율을 복수의 다른 자장강도에 대해서 각각 측정하고, 그 상관관수를 기초로 상기 면내저항률의 분포가 작은 자장강도를 결정하는 것이 개시되어 있다. 그러나 이 발명은 미세한 정밀도로 추정치를 결정하는 것에 대해서는 고려하고 있지 않았었다.

본 발명의 제 1 목적은 고정밀도로 처리조건을 제시하여 생산성을 향상시키는 것이 가능한 처리방법을 제공하는 것이다.

본 발명의 제 2 목적은 고정밀도로 처리조건을 제시하여 생산성을 향상시키는 것이 가능한 반도체장치의 제조방법을 제공하는 것이다.

본 발명의 제 3 목적은 고정밀도의 제품을 구하기 위한 측정방법을 제공하는 것이다.

상기 제 1 목적을 달성하기 위하여 본 발명의 처리방법은 제 1기판에 제 1 처리를 실시하는 공정과, 제 1 기판에 제 2 처리를 실시하거나 또는, 제 2 기판에 제 2 처리를 실시하는 공정을 구비하고, 이 복수처리 결과의 각각의 기판의 면내위치에 대한 면내분포데이터에서 각 면내위치에 대한 복수의 처리공정 차이의 데이터로서 각 면내위치에 대한 상관관수를 구하고, 이 상관관수에서 소망의 처리조건에 있어서서의 기판의 면내분포특성을 산출하고, 이 면내 분포특성에 의거하여 상기 기판을 처리하도록 한 것이다.

또한, 상기 제 1 목적을 달성하기위하여 본 발명의 처리방법은 제 1기판에 제 1 처리를 실시하는 공정과, 제 1 기판에 제 2 처리를 실시하거나 또는 제 2 기판에 제 2 처리를 실시하는 공정을 구비하고, 이 복수처리 결과의 각각의 기판의 면내위치에 대한 면내분포데이터에서 각 면내위치에 대한 복수의 처리공정 차이의 데이터로서 각 면내위치에 대한 상관관수를 구하고, 이 상관관수에서 소망의 처리조건에 있어서의 기판의 면내분포특성을 산출하고, 이 면내 분포특성에서 그 균일성이 최소의 처리조건에 의거하여 상기 기판을 처리하도록 한 것이다.

여기에서 균일성이 최소의 처리조건에 의거하여, 처리하는 것은 필히 균일성의 최소치의 처리조건으로 처리하는 것은 아니고 예를 들면, 균일성의 최소치를 중심으로 10%의 허용범위의 처리조건으로 처리할 수 있는 경우도 포함하는 것이다.

상기들의 처리방법으로 상기 제 1 처리 및 제 2 처리를 어느하나라도 화학적 기계연마가공으로 하는 것이 가능하다. 또한, 상기 제 1 처리 및 제 2 처리를 어느하나라도 플라즈마처리하고 상기 기판의 상기 처리를 에칭 또는 막형성하는 것이 가능하다.

또한, 상기 제 2 목적을 달성하기 위하여 본 발명의 반도체제조방법은 트랜지스터와 용량을 구비한 반도체장치를 제조하기 위하여 반도체기판상의 소망의 표면을 상기 임의의 처리방법에 의해 화학적기계연마하거나 혹은 에칭 또는 막형성하도록 한 것이다.

또한, 상기 제 3 목적을 달성하기 위하여 본 발명의 측정방법은 제 1 기판에 제 1 처리를 실시하는 공정과 제 1 기판에 제 2 처리를 실시하거나 또는 제 2 기판에 제 2 처리를 실시하는 공정을 구비하고, 이 복수 처리결과의 각각의 기판의 면내위치에 대한 면내분포데이터에서 각 면내위치에 대한 복수의 처리공정의 차이데이터로서 각 면내위치에 대한 상관관수를 구하고, 이 상관관수에서 소망의 처리조건에 있어서의 기판의 면내분포 특성을 산출하고, 이 면내분포특성에서 그 균일성이 최소 처리조건을 결정하도록 한 것이다.

도 1 은 본 발명의 제 1 실시예의 반도체장치의 제조방법의 순서를 나타내는 도이다.

도 2 는 본 발명의 제 2 실시예의 반도체장치의 제조방법의 순서를 나타내는 도이다.

도 3 은 본 발명의 제 3 실시예에 이용하는 화학적 기계연마장치의 개략단면도이다.

도 4 는 본 발명의 제 3 실시예에 이용하는 화학적 기계연마장치의 확대부분단면도이다.

도 5 는 본 발명의 제 3 실시예의 연마속도 분포와 변화특성을 나타내는 도이다.

도 6 은 본 발명의 제 3 실시예의 상관관수와 연마가공속도의 균일성을 나타내는 도이다.

도 7 은 본 발명의 제 4 실시예에 이용하는 화학적 기계연마장치의 확대 부분 단면도이다.

도 8 은 본 발명의 제 4 실시예의 연마속도 분포와 변화특성을 나타내는 도이다.

도 9 는 본 발명의 제 4 실시예의 상관관수와 연마가공속도의 균일성을 나타내는 도이다.

도 10 은 본 발명의 제 5 실시예의 연마속도분포와 상관관수를 나타내는 도이다.

도 11 은 본 발명의 제 5 실시예의 연마가공속도의 균일성을 나타내는 도이다.

도 12 는 본 발명의 제 6 실시예의 연마속도분포와 상관관수를 나타내는 도이다.

도 13 은 본 발명의 제 6 실시예의 연마가공속도의 균일성의 경과시간 변화를 나타내는 도이다.

도 14 는 본 발명의 제 7 실시예의 화학적 기계연마장치의 개략측면도 및 정면도이다.

도 15 는 본 발명의 제 9 실시예의 반도체장치의 제조방법의 제조공정도이다.

도 16 은 본 발명의 제 10 실시예의 반도체장치의 제조방법을 나타내는 반도체장치의 단면조감개략도이다.

도 17 은 본 발명의 제 11 실시예의 반도체장치의 제조방법의 제조공정도이다.

도 18 은 본 발명의 제 12 실시예의 반도체장치의 개략평면도이다.

도 19 는 본 발명의 제 8 실시예의 에칭장치의 단면개략도이다.

도 20 은 본 발명의 제 8 실시예의 이온전류 밀도 분포와 균일성을 나타내는 도이다.

도 21 은 본 발명의 제 8 실시예의 이온전류 밀도 분포와 균일성을 나타내는 도이다.

도 22 는 본 발명의 제 8 실시예의 이온전류 밀도 분포와 균일성을 나타내는 도이다.

도 23 은 본 발명의 제 6 실시예의 연마가공 속도의 균일성의 경과시간 변화를 나타내는 도이다.

도 24 는 본 발명의 제 6 실시예의 연마가공속도의 균일성의 경과시간 변화를 나타내는 도이다.

<주요부분에 관한 도면부호의 설명>

1 : 연마패드 2 : 회전정반

3 : 화살표인 4, 103, 160, 360: 웨이퍼

5 : 가로막 6 : 홀더

7, 8, 112, 114 : 화살표인 9 : 연마슬러리(Slurry)

10 : 배관 11, 21, 23 : 축받이 링

22 : 홈 102 : 시료대(試料臺)

104 : 샤워플레이트 105 : 석영기판

106 : 석영원통 107 : 어스(earth)

108 : 안테나 109 : 오토튜너

110 : UHF 전원 111 : RF전원

113 : 배기구 115 : 플라즈마

116 : 자장코일 201 : 반도체기판

202 : 레지스트 203, 208, 210, 212 : Si02

204, 209 : Si₃N₄ 206 : p+층

205 : n+층 207, 211, 213, 214 : poly-Si

215 : Ta₂O₅216 : W

220 : 에칭스톱층 221 : 층간절연막

222, 224, 235 : 레지스트 223 : 배선형성영역

225, 236 : 접속구멍 226 : 배선

227 : 배선플러그 203 : 금속배선

231 : 산화막 232 : 유기SOG막

233 : 표면 234 : 산화막

237 : 산화RIE 처리 238 : 산화층

239 : 비어(VEER) 250 : 메모리LSI

256 : 로직블록 257 : 메모리블록 A

258 : 메모리블록 B 330, 335 : 거치대

301 : 고정대 333, 336 : 축

334 : 마찰수단 335 : 매체

370 : 연마테이프 371 : 회전롤러

이하 본 발명의 실시예를 도면을 이용하여 설명한다. 또한, 각각 도안에 있어서 동일기능의 부분에는 동일부호를 부여하였다.

(실시예 1)

도 1은 본 발명의 제 1 실시예의 반도체장치의 제조방법의 순서를 나타내는 개략도이다. 반도체장치의 제조방법에 있어서 제 1 기판에 제 1 처리를 실시하는 공정과 제 2 기판에 제 2 처리를 실시하는 공정을 거친 후에 제 1 기판의 처리결과의 면내분포데이터와 제 2 기판의 처리결과의 면내분포데이터를 각각 처리공정의 차이를 파라미터로서 구한다. 다음으로 이들의 면내분포데이터를 이용하여, 각 면내위치를 파라미터로서 동일 면내위치에서 처리공정의 변화에 대한 데이터로서 처리조건에 대한 상관관수를 구한다. 이 상관관수는 적어도 다른 2개의 처리조건에서의 동일면내위치에서의 데이터가 있으면, 최소 2승법과 직선회귀 근사 또는 지수관수근사 고 차관수근사등의 대수 지수 자리올림의 회귀계산의 수법으로 산출가능하다. 상관관수의 신뢰성을 높이기위해서는 2개이상의 복수의 처리조건의 데이터이용이 용이하지만, 통상 프로세스상태에서 이용하는 경우에는 2개의 처리조건이 기존에 있으면 비교적 신뢰성이 높은 상관관수를 구하는 것이 가능하다. 다음으로 이 상관관수를 근거로 처리조건의 미지값에 대한 면내분포특성의 산출을 순차로 실행하는 것에 의해 실측데이터에 광의의 처리조건의 범위에 이르는 면내분포특성을 추정하는 것이 가능해진다.

이와 같이 각 면내위치에서의 상관관수에서 기판의 면내분포특성을 환산하여 예측하고 소망의 처리조건에서 기판의 면내분포특성을 나타내는 것이 가능해지고 기판의 면내분포특성을 최적으로 하는 처리조건을 제시가능해진다.

또한, 제 1 기판에 제 1 처리를 실시하는 공정 후에 제 1 기판의 처리결과의면내 분포데이터를 취하여 다음으로 제 2 기판에제 2 처리를 실시하는 공정을 거친 후 제 2 기판의 처리결과의 면내분포데이터를 취하는 것도 가능 하다. 또한, 제 1 기판에 제 1 처리를 실시하는 공정 후에 제1 기판의 처리결과의 면내분포 데이터를 취하고 이 데이터 취득 수 제 1 기판을 제 2 기판으로서 제 2 처리를 실시하는 공정을 실행하고 다음으로 제2 기판의 처리결과의 면내분포데이터를 취하는 공정을 반복하는 것도 가능하다.

(실시예 2)

도 2는 본 발명의 제 2 실시예의 반도체장치의 제조방법의 순서를 나타내는 개략도이다.

메이커에서 반도체제조장치를 도입한 장치유우져의 반도체장치의 제조방법에 있어서, 제 1 기판에 제 1 처리를 실시하는 공정과 제 2 기판에 제 2 처리를 실시하는 공정을 거친 후에 제 1 기판의 처리결과의 면내분포데이터와 제 2 기판의 처리결과의 면내 분포데이터를 구한다. 이들 복수의 면내분포데이터를 메이커에 보낸다. 보내는 방법으로서는 데이터통신회선등의 네트워크경유로 송신한다. 상황에 따라서, 자기와 광디스크매체에 들어있는 데이터파일의 송부등으로 보내는 것도 가능하다. 상기들의 복수의 면내분포데이터 수신후 메이커는 데이터양에서 소정의 규정에 따라서 과징금을 산출하여 유우져로 네트워크경우등으로 반신한다. 메이커와 유우져와의 사이에서 미리 정해진 금액에 의한 서포트계약이 있는 경우에는 네트워크경유등에서 반신없이 다음 스텝으로 진행한다. 수시서포트 계약의 경우에는네트워크경유등으로 반신한 과징금 금액으로 유유져의 수료회답을 얻은 후에 다음 스텝으로 진행한다. 다음 스텝에서는 송신되어 온 데이터를 이용하여 각각의 처리공정의 차이를 파라미터로서 면내분포데이터를 구한다. 각 면내위치를 파라미터로서 동일 면내위치에서 처리공정의 변화에 대한 데이터로서 처리조건에 대한 상관관수를 기술하는 방법을 구한다.

다음으로 각 면내위치에서의 상관관수에서 기판의 면내분포특성을 산출하여 추정한다. 산출결과의 추정특성과 메이커가 가지는 유사한 데이터베이스안의 특성을 비교하고 유사도가 높은 특성의 처리조건을 참조하여 추정특성과의 유사도가 높은 상관관수가 유출불가능한 경우에는 메이커에서 유우져로 처리조건과 반도체제조장치의 제반상태를 나타내는 데이터를 네트워크경유등으로 문의등을 따라서 실행하고 메이커의 데이터베이스에 새로운 상관관수로서 등록한다. 유사도가 높은 상관관수를 유출 후 유우져의 처리공정의 상황과 대처방법을 네트워크경유등으로 반신제시한다. 또한, 유우져에는 현상태로 처리공정을 지속한 경우의 예측면내 분포특성과 메이커의 제시의 대처방법을 실시한 경우의 예측면내 분포데이터를 메이커에서 유우져로 네트워크경유등으로 송신회답한다. 그 후 상기 기술의 과징금이 유우져에서 메이커에 지불하게 된다. 이와 같은 공정을 반복하는 반도체장치의 제조방법의 제공이 가능하다. 또한 메이커제시의 대처방법은 파일로서 유우져가 다운로드하여 해당장치의 프로그램에 추가기록하거나 기입변환하는 것에 의해 실행이 가능해진다. 상황에 따라서는 네트워크경우로 메이커가 유우져장치의 상황을 진단프로그램에서 파악하면서 대처하는 것도 가능하다.

또한 메이커보유의 데이터베이스로서 실측데이터에서 검증된 시뮬레이션에 의거하여 상관관수를 이용하여 다양한 처리조건과 상이한 조합처리조건으로 처리특성의 추정을 실행하는 것도 가능 하다.

또한, 상관관수에서 추정되는 특성을 처리조건을 시간축으로 하여 애니메이션등의동화로 가시화하거나 강조하여 표시하는 것에 의해 유유져로의 설득성을 높이고 프로세스이상과 미지의 처리조건의 상승을 신속 또한 효율있게 실행하는 것이 가능 하다.

(실시예 3)

본 발명의 제 3 실시예로서 반도체장치용 기판의 웨이퍼평탄화 공정용의 화학적 기계연마공정에 대해서 설명한다. 도 3은 화학적 기계연마장치의 개략단면도이다. 연마수법으로서 연마패드(1)를 회전정반(2)상에 붙여 화살표인 3방향으로 회전한다. 연마패드는 예를들면 발포우레탄수지를 얇은 씨트형으로 슬라이스하여 성형 한 것이고 피가공물의 종류와 완성하고 싶은 표면조직과 정도에 의해 그 재질과 미세한 표면구조를 다양하게 선택하여 분리한다. 피가공물의 웨이퍼(4)는 탄성의 가로막(5)를 매개하여 홀더(6)로 고정한다. 홀더(6)를 화살표인(7) 방향으로 회전하면서 화살표인(8) 방향으로 하중을 주고, 또한, 가로막내의 유체압력을 적절하게 가압제어하는 것에 의해 웨이퍼(4)의 표면이 연마패드(1)의 표면에 접촉한다. 연마가공시에는 연마패드(1)상에 연마슬러리(Slurry)(9)를 배관(10)에서 소정양만 공급하는 것에 의해 웨이퍼표면상의 박막 볼록부가 연마제거되어 평탄화된다. 이산화규소(SiO_₂)등의 절연막을 연마하는 경우 일반적인 연마슬러리로서는 미세한 실리커(silica) 입자를 수산화 칼륨등의 알카리수용액에 현탁시킨 콜로이드 실리커(collodial silica)를 이용한다. 알카리에 의한 화학작용이 부가되기 때문에 연마지립(硏磨砥粒:polishing abrasive grains)으로 기계적연마에 비하여 높은 가공능률을 구할 수 있다. 웨이퍼(4)는 연마패드(1)와 접촉하여 연마될 때, 마찰력에 의해 가로막(5)의 아래로부터 웨이퍼(4)가 연마패드면과 평행한 방향으로 이탈하는 것을 방지하기 위하여 홀더(6)의 외주변에 축받이링(11)이 설치된다. 축받이링(11)의 내경은 웨이퍼(4)의 외경보다 약간 큰 수치로 설계된다. 재료로서는 축받이링(11)의 하면과 연마패드표면을 접촉시키는 수법으로 연마가공할 때에는 폴리아세탈(polyacetal)등의 수지를 이용 하여 연마패드표면과 비접촉의 수법으로 연마가공 할 때에는 스텐레등의 단단한 재료를 사용하는 것이 바람직하다.

또한 상기 기술의 연마패드를 대신하여 경도가 최적으로 제어된 고정 지립반(砥粒盤)과 지석을 이용하는 것도 가능 하다. 탄성률 5000kg/㎟이상의 경도로 입경 0.01 ~ 1 ㎛정도의 이산화규소 산화세륨(cerium oxide) 산화알루미나(alumina oxide)등의 지립을 페놀계 폴리에스텔계등의 고순도 유기계 수지로 혼합 후 적절한 압력을 가하여 고형화하고 필요에 따라서 가열경화등의 처리를 부가하여 결합한 것을 지석으로서 이용하는 것에 의해 스크래치를 발생하는 경우 없이 가공손상이 적은 평활면을 높은 평탄성능과 가공능률로 구하는 것이 가능하다.

연마수법으로서 고정지립반을 이용하는 처리공정에 있어서의 한 실시예로서 축받이링의 조건을 변화시키는 경우를 설명한다. 도 4는 웨이퍼(4)의 외주단의 높이를 규제하기 위하여 홈(22)을 갖는 축받이링(21)을 구비하는 화학적기계연마장치를 확대한 부분측단면을 나타낸는 개략도이다. 홀더(6)의 최외주변에 축받이링(21)이 고정하고 있다. 웨이퍼(4)는 가로막(5)을 매개하여 홀더(6)에 의해 연마패드(1)에 압착된다. 가로막(5)의 내압과 홀더(6)에 부가되는 하중을 제어하는 것에 의해 홈(22)의 중심과 고정지립반(1)의 표면과의 거리 즉 축받이링지지의 웨이퍼중심 높이(h)를 소정값으로 설정가능하다. 그 결과 연마가공시의 웨이퍼(4)의 외주단의 가공률을 제어가능해지고 웨이퍼면 내의 연마가공 속도분포 즉 처리 후의 웨이퍼면내 분포를 제어가능하다.

도 5(a) 는 웨이퍼면내 위치에 대한 연마속도분포를 나타내는 것이다.인은 축받이링 지지의 웨이퍼중심높이(h) = 275㎛과 240㎛시의 측정결과이다. 웨이퍼표면박막의 잔여막두께를 광학식 막두께로 측정하고 연마가공전과 가공후의 막두게의 차이분량과 가공시간에서 연마속도를 산출한다. 막두께를 직경200㎚의 웨이퍼직경상을 소정간격으로 계측하는 것에 의해 구한다. 또한, 측정간격은 변화가 비교적 심해지기 쉬어지는 웨이퍼외주변에서 25㎚까지를 1㎜간격으로 비교적 변화가 완만한 중앙부를 5mm의 간격으로 측정하여 표기하였다. 도 5(b)는 웨이퍼 면 내위치에 대한 연마가공조건을 변경하는 것에 의한 변화특성을 나타내는 일례의 도로 웨이퍼면내위치(r)가 99 ~ 75mm의 경우를 발췌하고 횡축은 거리(h) 종축은 연마속도(V)를 나타내었다. 이 연마가공조건을 처리조건(n)으로서 면내위치(r)에서의연마속도(V)의 측정데이터에서 상관관수(Fn(r, h))를 구하는 것이 가능하다. 이 상관관수(Fn(r, h))에서 면내위치(r)에 대한 임의의 h의 연마속도(V(=Fn(r,h))가 산출가능하다. 도 5(a)의 굵은실선은 h=250㎛시 산출한 연마속도의 추정특성곡선 즉, 면내분포특성이고 웨이퍼외주변의 연마가공특성의 급변함이 거리(h)=250㎛시에 작아지는 것이 추정된다. 또한,인은 h=250㎛시의 실측데이터이고 추정특성곡선과 용이하게 일치하는 것이 확인되어진다. 이 도 5(b)에 나타나는 면내위치에 대한 상관관수의 변화율을 면내위치인 반경위치에 대해서 나타내는 것이 도 6(a)이다. 이것은 처리조건(n)에 대한 상관관수의 패턴의 일례이다.

도 6(b)은 구해진 상관관수를 이용하여 축받이 링의 홈(22)의 중심과 고정지립반의 표면과의 거리(h) 환언하면 웨이퍼외주단의 중심과 연마패드의 거리 즉 축받이링지지의 웨이퍼중심 높이(h)에 대한 면내분포특성에서 산출가능 한 연마가공속도의 균일한 특성곡선을 나타내는 일례이다. 균일성은 웨이퍼반경 95mm의 면내분포의 변화의 한폭을 평균가공속도로 나누어 구한 값이다. 축받이링지지의 웨이퍼중심 높이가 250㎛시에 가장 균일성이 최소로 양호해지는 것이 가능하다. 또한, 도안의인은 축받이링지지의 웨이퍼중심 높이(h)=240㎛과 h=275㎛시의 면내분포데이터에서의 균일성의 데이터이다. 본 발명의 상관관수에 의한 추정특성을 이용하는 것에 의해 2개의 조건데이터에서 2차이상의 고차의 특성곡선이 되는 균일성에 관한 특성을 예측할 수 있는 특징이 확인될 수 있다. 이와 같이 처리조건에 대한 상관관수에서 임의의 처리조건의 면내분포특성이 구해지므로 소망하는 영역의 균일성을 최조로 하는 조건과 허용범위를 용이하게 추정가능하는 특징이 확인될 수 있다. 여기에서 웨이퍼의 두게는 750㎛으로 그 중심은 375㎛이다. 따라서, 축받이링지지의 웨이퍼중심 높이(h)=250㎛이라는 것은 고정지립반면에 100㎛정도 압착할 수 있는 하중을 부가하는 상태로 연마가공이 실행되고 있는 것을 의미하고 있다. 또한, 소정의 반경내에 있어서의 균일성은 면내의 연마가공속도 분포곡선의 그 반경내에서 최대값과 최소값의 한폭을 평균가공속도로 제외하여 산출한다. 또한 평균가공속도는 소정의 영역내의 각 반경에 있어서의 연마속도값과 반경값의 누적총합을 반경값의 총합에서 제외하는 것에 의해 산출한다. 즉(균일성)=(Vmax-Vmain)/2)/Vav, 또한, Vav=Σ(Vn×Rn)/Σ(Rn)이 된다. 그러나 Vmax는 최대가공속도값, Vmin은 최소가공속도값, Vav는 평균가공속도, Rn은 반경값, Vn은 반경(Rn)의 연마속도값이다. 처리속도의 면내분포데이터를 이용하여 평균처리속도를 구하는 경우는 반경위치에 대한 하중부착 연산처리가 바람직하다. 특히 본 실시예와 같이 반경위치의 파임을 임의로 변경하는 경우에 유효하다.

도 6(a)의 변화율은 웨이퍼중심 높이(h) 즉, 축받이홈폭(=2h)에 관하여 증가관수이고 축받이링 지지의 웨이퍼중심높이(h)가 커지는 만큼 연마가공속도가 증가하는 경향을 나타낸다. 또한, 반경위치에서 증가율이 크게 다른 배선형 패턴을 나타내고 있다. 이 요인은 웨이퍼표면과 연마패드표면이 압착하여 접촉하고 있는 경계면에 연마슬러리가 삽입되기 쉬워지고 또한 그 상태가 반경위치에서 신속하게 변화하는 경우에 의한 것으로 생각된다.

본 발명의 제 4 실시예로서 반도체장치용 기판의 웨이퍼 평탄화공정용에 연마수단으로서 유연한 연마포를 이용하는 화학적 기계연마공정에 대해서 설명한다.도 7은 웨이퍼(4)의 수평방향으로 이탈방지를 위하여 내벽이 수직의 원통형의 축받이 링(23)를 구비하는 화학적기계연마장치가 확대한 부분 측면도를 나타내는 개략도이다. 홀더(6)의 최외주변에 두께(W)의 축받이링(23)이 고정하고 있다. 웨이퍼(4)는 가로막(5)을 매개하여 홀더(6)에 의해 연마패드(1)에 압착된다, 가로막(5)의 내압과 홀더(6)에 부가되는 하중을 제어하는 것에 의해 축받이링(23)이 연마패드면과 접촉하고, 웨이퍼경유로 연마포에 부가되는 힘과 축받이링 경유로 연마포에 부가되는 힘을 제어하고 웨이퍼외주변 근방의 연마포의 형태를 변경하여 웨이퍼외 주변의 연마속도를 조정한다. 가로막(5)의 내압과 홀더(6)에 부가되는 하중을 제어하는 별도의 수법으로서 축받이 링(23)의 두께(W)를 변화시키는 것도 가능하다. 즉, 두께(W)를 크게하면 축받이 링(23)에서 연마포에 부가되는 힘이 증가한다.

도 8(a)은 웨이퍼면내위치에 대한 연마속도 분포를 나타낸 것이다.인은 축받이링 두께(W)= 1270㎛시인은 축받이링 두께(W)=1290㎛시의 측정결과이다. 웨이퍼표면의 잔여막두께를 광학식막두께합계로 측정하고 연마가공전과 가공 후의 막두께의 차이분량과 가공시간에서 연마속도를 산출한다. 막두께를 직경200mm의 웨이퍼 직경상을 소정간격으로 계측하는 것에 의해 구한다. 또한, 측 정간격은 변화가 비교적급격하게 되기 쉬운 웨이퍼외주변에서 25mm까지를 1mm간격으로 비교적 변화가 완만한 중앙부를 5mm간격으로 측정하고 각 데이터간을 직선으로 연결하여 표기하였다. 도 8(b)는 웨이퍼면내위치에 대한 연마가공조건을 변경한 것에 의한 변화특성을 나타내는 일례도이고 웨이퍼면내위치(r)를 99 ~ 75mm의 경우를 발췌하고 횡축은 두께(W) 종축은 연마속도(V)를 나타낸다. 이 연마가공조건을 처리조건(n2)로서 면내위치(r)에서의 연마속도(V)의 측정데이터에서 상관관수(Fn2(r, w))를 구하는 것이 가능하다. 이 상관관수 (Fn2(r, w))에서 면내위치(r)에 대한 임의의 두께(W)의 연마속도(V(=Fn2(r, w)))가 산출가능하다. 도 8(a)의 굵은 실선으로 나타나는 W=1250, 1280, 1310㎛의 특성곡선은 이와 같이 하여 구해진 연마속도의 면내분포특성이고 웨이퍼외주변의 연마속도의 급변폭이 거리(W)=1280㎛시에 최소가 되는 것이 예측된다. 도 8-b에 나타나는 바와 같은 면 내위치에 대한 상관관수의 변화율을 면내위치인 반경위치에 대해서 나타나는 것이 도 9(a)이다. 이것은 처리조건(n2)에 대한 상관관수의 패턴예이다.

도 9(b)는 구해진 상관관수((Fn2(r, w)))를 이용 하여 축받이링두께(W)에 대한 연마가공속도의 균일성을 산출한 결과의 일례이다. 반경 95mm내의 면내분포의 변화 한폭을 평균가공속도로 나누어 구한 값이다. 축받이링 두께(W)가 1280㎛시에 가장 균일성이 양호해지는 것을 추정할 수 있다. 또한, 도안의인은 실측한 2개의 면내분포데이터로 균일성의 데이터이다. 본 발명의 상관관수에 의해 구하는 면내분포특성을 이용 하는 것에 의해 2차이상의 고차의 특성곡선이 되는 면내 분포특성에서 균일성을 2개의 조건데이터에서 예측할 수 있는 특징도 확인될 수 있다.

도 9(a)의 변화율은 축받이두께(W)가 커지는 만큼 연마가공속도가 감소하는 경향을 나타내고 있다. 이 요인은 실시예 3과는 다르고, 웨이퍼외주단의 높이가 규제되어 있지 않기 때문에 웨이퍼와 연마패드와의 경계면에 게재하는 액체에 의해웨이퍼가 부유되기 쉽고 축받이두께의 증가에 따라서 웨이퍼표면이 연마패드표면에서 이탈되기 쉬워지기 때문에 연마속도가 감소한다고 할수 있다.

도 6(a)과 도 9(a)의 패턴을 비교해보면 명확하듯이 처리조건에서 상관 관수의 변화율의 패턴이 다른 것이 확인되고 이것을 데이터베이스로서 축적하는 것에 의해 처리현황을 정밀도 있게 파악하는 것이 가능해지는 본 발명의 특징이 확인될 수 있다..

(실시예 5)

본 발명의 제 5 실시예로서 반도체장치용 기판의 웨이퍼평탄화 처리용의화학적 기계연마공정에 대해서 설명한다. 도 10(a)은 웨이퍼의 배면을 연마수단으로서 고정지립반면에 압착하는 가로막씨트 두께를 처리조건으로서 변경하여 연마가공을 실행할 때의 웨이퍼면내위치에 대한 연마속도분포를 나타낸다.인은 씨트 두께(d)= 3.00mm의 경우,인은 씨트 두께(d)=0.8mm의 경우 측정결과이다. 도 10(b)는 가로막의 씨트두께를 처리조건으로 한 경우의 상관관수의 패턴예이다. 도 11은 이상관관수를 이용하여 구한 가로막의 씨트두께(d)에 대한 연마가공속도의 균일성을 산출한 결과의 일례이다. 씨트두께(d)=2mm의 경우 가장 균일성이 좋아지고 그 때 웨이퍼면내의 연마속도분포를 도 10(a)에 굵은 실선으로 나타낸다. 본 발명의 상관관수에 의해 구해지는 면내분포특성을 이용하는 것에 의해 가로막의 씨트두께(d)에 대한 2차이상의 고차의 특성곡선이 되는 면내분포특성에서 균일성을 2개의 조건데이터로서 예측할 수 있고 즉 0.8mm과 3mm의 씨트두께가 다른 측정데이터에서 최적의 씨트두께를 구하는 것이 가능하다. 이와 같이 본 발명의 의하면 적은 수의 측정데이터에서 화학적기계연마장치의 주요수치를 결정하는 것이 가능한 특징이 확인될 수 있다..

(실시예 6)

본 발명의 제 6 실시예로서 반도체장치용 기판의 웨이퍼평탄화 공정용의 화학적 기계연마공정에 대해서 설명한다. 연마수단으로서 고정지립반을 이용하였다. 도 12(a)는 연마매수를 처리조건으로 할 때의 웨이퍼면내 위치에 대한 연마속도분포를 나타낸다. 이른바, 연마가공공정의 경로시간 변화를 나타내고 있다.인은 5매째 102매째시인은 55매째, 158매째의 측정결과이다. 도 12(b)는 연마매수 즉, 경로시간 변화에 대한 상관관수의 패턴의 일례이다. 도 13은 5, 55, 102, 158매째의 4처리조건의 데이터를 이용한 상관관수를 이용하여 구한 연마가공의 면내분포특성에서 균일성의 경로시간변화, 즉, 누적상당매수를 산출한 결과의 일례이다. 면내가공속도 분포를 측정한 4조건의 실측의 균일성값을인으로 나타내었다. 가공매수 150매째 전후로 균일성의 최우선 점선을 통과하여 다음에 균일성이 저하하는 것이 추정된다. 균일성 ±15%를 허용범위로 하는 경우에는 300매의 가공이 무조정으로 가능한 것을 나타내고 있다.

따라서, 가공매수 300매째 홀더 조정시 대책을 지시하는 것이 가능해진다. 도 13의 균일성의 예상으로는 4개의 처리조건의 데이터를 이용하였다. 이것에 대해서 이 4개의 처리조건 이외에도 취출(35)데이터의 상관관수로 구한 연마속도의 면내분포특성에서 산출한 균일성의 예측특성을 도 23(a)로 나타내고, 50매째 근방과 160매째 근방의 10데이터의 상관관수로 구한 연마속도의 면내분포특성에서 산출한 균일성의 예측특성을 도 23(b)에 나타내었다. 각각의 도안의인은 실측한 연마속도 분포 단독에서의 균일성의 값이고 여분의 폭으로 분산되는 것이 확인될 수 있다. 개개의 데이터에서 균일성의 값이 분산하는 것은 여기에서 취급하는 처리조건이외의 변동요인이 실제로 영향하는 것에 기인한다. 그러나, 본 발명의 연마속도 분포데이터의 단계에서 상관을 구하고 여기에서 취급하는 처리조건, 즉, 누적상당매수에 대한 연마속도의 면내분포특성을 추정하고 이것으로 균일성을 예측하면 취급데이터수에 의하지 않고 그 예측값은 거의 동일한 특성을 나타내는 특징이 확인될 수 있다..

그러나, 연마속도분포 데이터의 분산이 큰 경우에는 이용하는 데이터수를 다수 이용하는 것이 특성의 예측정밀도를 향상할 수 있다. 도 24(a)는 처리조건 이외의 오차요인의 영향이 작은 2개의 데이터 상관관수에서 구한 연마속도의 면내분포특성에서 산출한 균일성의 예측특성이고, 도 24(b)는 처리조건 이외의 오차요인의 영항이 컸던 데이터를 포함한 2개의 데이터의 상관관수로 구한 연마속도의 면내 분포특성에서 산출한 균일성의 예측특성이다. 도 24(a)의 예측특성은 도 13과 도 23의 결과와 거의 일치하지만, 도 24(b)는 예상특성은 크게 다르다. 이것은 2번째의 데이터에 여기에서 대상으로 한 경로시간 변화 이외의 요인에 의한 연마특성분포의 변화가 크게 영향되기 때문이고, 사용하는 데이터수가 작은 경우 유의해야 하는 점이다. 따라서, 수집 변동요인이 중복되는 제조장치와 프로세스의 경우에는 처리조건에서의 분포데이터를 복수 이용하는 것이 바람직하다. 그러나, 다른 변동요인을 나누는 경우에는 도 24(a)에서 나타난 바와 같이 2개의 데이터의 예측으로 도 23(a)의 다수 데이터에 의한 예측과 거의 일치하는 결과가 구해지는 점에서 본 발명에 의해 데이터처리의 수고단축과 반도체제조장치와 반도체처리 프로세스상의 문제점의 파악이 매우 용이하게 실행되는 특징이 확인될 수 있다. 이와 같이 작은 수의 측정데이터로 화학적기계 연마장치의 경로시간변화대책을 위하여 예측과 경고를 제시하는 것이 가능한 본 발명의 특징이 확인될 수 있다.

또한, 이상 기술해 온 실시예에 있어서의 처리조건으로서 연마수단의 정렬조건(예를 들면, 드레서의 구조 형태 절개깊이 상대속도 회전수 하중 주사속도 주사범위 드레스빈도 경과시간등)과 연마수단조건(예를들면 회전수 연마액량 연마액농도 분산제 농도 연마패드 재질 연마수단의 미세 홈 구조 지석재질 지립형태 경과시간등), 홀더조건(예를들면 회전수 하중 가로막구조 가로막재질 가로막 접합방법 가로막과 웨이퍼 뒷면 접촉부재의 재질과 구조 가로막내의 압력분포와 제어방법 축받이 링구조 축받이의 내경과 외경수치 축받이재질과 탄성률 가공시 마찰력 경과시간등) 웨이퍼조건(직경 두께 뒷면구조 최외주변의 원형구조 패턴구조 절연막의 재질 배선재질 처리공정이력 가공시 마찰력 세정방법등)이 예로 들수 있다.

또한, 화학적 기계연마공정 이외에 대상으로 하는 기판의 면내균일성을 요구하는 에칭공정 CVD(Chemical Vapor Deposition)막형성 공정 스핀도포공정 도금공정등의 반도체프로세스에 응용가능하다. 또한, 웨이퍼면내 결함분포데이터와 패턴수치분포 데이터와 그것을 구한 처리조건을 조합하여 프로세스의 추정을 실행하는 시스템으로의 전개도 가능하다.

(실시예 7)

본 발명의 제 7 실시예로서 반도체장치용 기판의 웨이퍼평탄화 공정용의 화학적 기계연마공정에 대해서 설명한다. 도 14(a)는 화학적 기계연마장치의 개략측면도로서 도 14(b)는 개략정면도이다. 연마수법으로서 지립을 보유유지한 연마테이프(370)를 이용 하는 반도체장치의 제조방법을 나타내고 있다. 고정밀도로 회전이 가능한 거치대(330)에 설치한 홀더(301)에 웨이퍼(160)를 흡인고정한다. 홀더(301)의 돌기부와 벽부와 웨이퍼(160)의 기판뒷면과의 비접촉의 영역으로 유동화 한 매체(350)를 공급하고 충만한 간격에 이 매체(350)를 소정의 온도로 냉각하여 고화시켜 웨이퍼(160)의 고정보유유지력을 증가시킨다. 이 수법에 의해 웨이퍼표면의 평탄성의 악화를 보충할 수 있으므로 표면에 전할 필요없이 웨이퍼를 고정가능 하다. 다음으로 축(333)을 중심으로 고정밀도로 회전시킨다. 연마테이프(370)는 적당한 인장력으로 미도시의 송출 감기기구로 소정의 속도로 순차로 송출감기되어 간다. 연마테이프의 배면에서 회전롤러(371)에 의해 웨이퍼에 대한 가공가중이 부가된다. 연마테이프를 이용하는 것에 의해 연마수단의 드레싱공정이 간략화되고 균일하게 안정한 화학적기계 연마에 의한 반도체장치의 제조가 가능해진다. 이와 같은 화학적 기계연마장치를 이용하는 처리공정에 있어서도 기존 기술의 실시예와 그 응용이 적용가능 하다.

(실시예 8)

본 발명의 제 8 실시예로서 반도체장치용 기판의 에칭공정에 대해서 기술한다. 도 19는 에칭장치의 단면개략도이다. 진공용기내의 시료대(102)상의웨이퍼(103)에 대향하여 프로세스가스를 분출하는 샤워플레이트(104)를 구비한 석영판(105) 및 웨이퍼(103)를 감는 구조의 석영원통(106)과 접지(earth)(107)를 구비하고 있다. 석영판(105)에는 안테나(108)가 접속하고 안테나(108)는 오토튜너(109)를 매개하여 UHF전원(110)에 연결되어 있다. 한편 시료대(102)는 RF전원(111)에 접속되어 있다. 웨이퍼를 진공용기내에 설치 후 진공용기내를 배기하고 미도시의 가스 공급계로부터 소정의 가스를 공급하고 샤워 플레이트(104)의 복수의 구멍에서 프로세스가스를 화살표인(112)와 같이 분출시켜 배기구(113)에서 화살표인(114)과 같이 배출하여 소정의 진공압력으로 설정한다. 프로세스가스가 흐른 상태에서 UHF전원과 RF전원에 소망의 전압을 인가하면 웨이퍼(103) 표면 바로 위에 플라즈마(115)가 형성한다. 외부에 설치한 복수의 자기코일(116)은 이 플라즈마(115)의 밀도와 분포의 제어에 사용한다.

이 플라즈마(115)의 균일성의 상태에 의해 웨이퍼표면에 대한 에칭특성이 변화한다. 플라즈마의 균일성의 상태를 좌우하는 요인으로서는 주전력 공급용의 UHF전원과 바이어스용 RF전원과 각각의 전력과 주파수 프로세스가스성분 가스유량 가스유출분표 샤워 플레이트(104)의 직경 안테나(108)와 웨이퍼와의 거리 석영원통(106)과 접지(107)의 내경등의 형태 자장코일(116)의 구조와 코일전류등이 있고 이들의 요인에 의해 플라즈마내의 활성분자의 반응과 재입사회수 반응생성물의 거동이 작게 변화한다. 에칭속도의 대소와 웨이퍼면내에서의 에칭속도 분포 혹은 에칭의 방향성도 이들의 요인의 영향을 받고 대구경의 웨이퍼면상의 패턴의 에칭특성의 균일성이 변화한다. 플라즈마가 불균일이되면 에칭형성되는 웨이퍼상의미세패턴의 형태가 쇠화하여 패턴수치정밀도(CD:Critical Dimension)가 저하한다. 플라즈마의 균일성의 측정수법의 하나로 웨이퍼면내에 있어서의 이온전류밀도를 측정하는 수법이 있다.

도 20(a)는 본 발명의 실시예로 처리조건으로서 안테나(108)의 형태 즉 안테나의 직경에 의한 플라즈마의 균일성의 변화를 이온전류밀도로 나타낸 것이다.인은 안테나지름 225mm의 경우인은 안테나지름 270mm의 경우에 UHF전력 400W(450MHz) 코일전류(10A)로 플라즈마를 형성한 경우의 측정결과이다. 직경 300mm 웨이퍼의 직경상의 위치에서의 이온 전류밀도를 25mm간격으로 측정하였다. 도 20(b)은 이 2개의 처리조건에서의 상관관수를 이용하여 임의의 안테나 지름에있어서의 웨이퍼 면내 위치에 대한 이온전류밀도의 면내 분포특성을 산출하여 직경상의 웨이퍼 중심에 대해서 ±150mm에서의 플라즈마의 균일성을 구하여 안테나지름에 대해서 그린 결과이다. 안테나 지름 240mm의 경우에 균일성이 최소 11.5%가 되는 것을 예측할 수 있는 특징이 확인될 수 있다. 이 균일성이 최소가 되는 안테나지름 240mm의 경우의 플라즈마의 이온전류밀도분포를 도 20(a)에 굵은 실선으로 나타낸다.

별도의 처리조건으로서 UHF전력을 구한 경우의 일례를 도 21에 나타낸다. 도 21(a)은 처리조건으로서 안테나(108)의 형태 즉 안테나 직경에 의한 플라즈마의 균일성의 변화를 이온전류밀도로 나타내는 별도의 실시예이고 UHF 전력이 500W(450MHz)의 경우이다.인은 안테나지름 225mm의 경우인은 안테나지름270mm의 경우에 코일전류(10A)로 플라즈마를 형성한 경우의 측정결과이다. 도 21(b)는 이 두개의 처리조건에서의 상관관수를 이용하여, 임의의 안테나 지름에 있어서의 웨이퍼 면내위치에 대한 이온 전류밀도의 면내분포특성을 산출하여 직경상±150mm에서의 플라즈마의 균일성을 구하고 안테나지름데 대해서 그린 결과이다. 안테나 지름이 240mm의 경우 균일성이 최소 60%이 되는 것이 추정가능하다. 이 균일성이 최소가 되는 안테나 지름 240mm의 경우 플라즈마의 이온전류밀도 분포를 도 21(a)에 굵은 실선으로 나타낸다.

도 20(a)와 도 21(a)에서의 균일성이 최소로 추정되는 안테나지름 240mm의 경우의 UHF전력 400W와 500W의 플라즈마 이온 전류밀도의 면내분포특성을 이용하여 UHF전력을 처리조건으로 하는 상관관수를 구하고 임의의 UHF전력값에 대한 이온전류밀도의 면내분포특성을 산출하여 직경상 ±150mm에서의 균일성을 산출한 결과를 도 22(b)에 나타낸다. UHF전력 550W의 경우 균일성이최소 3.9%가 되는 것이 추정가능 하다. 이 균일성이 최소 3.9%가 되는 안테나지름 240mm의 경우 UHF전력 550W시의 플라즈마의 이온전류밀도분포를 도 22(a)에 굵은 실선으로 나타낸다.

제 8 실시예에서는 두개의 UHF전력값 조건으로 두개의 안테나지름값에 대한 웨이퍼면내의 이온전류밀도의 면내분포데이터에서 면내분포 특성 및 균일성 특성을 산출하여 안테나지름의 최적치를 구하고, 또한, 그 최적조건하에서의 UHF전력에 대한 면내 분포특성을 이용하여 UHF전력의 최적값을 상관관수에서 구하는 것에 의해 보다 최적의 처리조건을 구하는 것이 가능한 특징의 일례를 나타내었다. 이와 같이 처리조건을 조합하는 것에 의해 적은 수의 면내분포데이터에서 반도체제조공정에 최적의 반도체제조장치의 처리조건을 산출하여 예측할 수 있는 것이 가능해진다. 그 결과 팽배한 데이터를 수취하는 경우 없이 또한, 제조장치의 기계적인 요소를 다양한 구조수치로 시험작동하여 실험할 필요 없이 단기간으로 최적조건을 구하는 것이 가능하므로 반도체제조 프로세스의 상승시간의 단축 즉 QTAT가 가능 해지는 특징도 있다. 그 결과 제조코스트의 저감을 도모하는 것이 가능 한 특징도 있다.

또한, 플라즈마의 균일성에 영향을 주는 다른 요인에 관해서도 각각의 요인에 대해서 적어도 두개의 다른 처리조건에서의 면내분포데이터를 구하는 것에 의해 기술하는 기술예와 같이 순차 상관관수를 이용하여 면내분포특성을 구하여 균일성을 산출하여 최적치를 구하는 것이 가능 한 것이 확실하다.

(실시예 9)

도 15는 본 발명의 제 9 실시예의 반도체장치의 제조방법의 제조공정도이다. 통상 반도체기판 단차형성 웰형성 아이소레이션(Isolation) 트랜지스터형성 비트선 형성 콘덴서형성 배선형성을 반복하는 것에 의해 DRAM 등의 반도체장치으 기능이 형성된다. 이들의 프로세스는 노광처리 에칭처리, 열처리(산화, 어닐, 확산) 이온 주입처리, 박막형성처리(CVD, 스퍼터링, 증착) 세정처리(레지스트 제거, 용액에 의한 세정) 검사처리등을 적정하게 조합하여 구성된다.

도 15에는 DRAM의 제조 프로세스 가운데 비트선 형성과 콘덴서형성의 일례를 나타내었다. 특히 소자구조가 변화하는 공정에서의 단면구조의 개략도를 나타내었다. 각도의 우측에 메모리셀부의 단면구조를 나타내고 좌측으로 주변 CMOS부의 단면구조를 나타내었다. 제조프로세스는 도 15(a)에서 도 15(g)로 진행한다.

우선 반도체기판(201)에 소자분리를 위한 홈을 형성한다. 그 후 홈을 구비하는 기판상에 화학기상 성장법에 의해 실리콘 산화막을 형성한다. 다음으로 실시예 1 ~ 7에서 나타난 어느 하나의 화학적 기계연마공정에서 최적화를 도모한 반도체장치의 제조방법에 의해 이 실리콘 산화막 표면을 연마하고 홈내에 실리콘 산화막을 매입한다. 그 후, 게이트산화막 및 게이트전극(204) 소스와 드레인이 되는 불순물도프(dope)층을 형성한다. 또한, 패시베이션막이 되는 SiO_₂막(실리콘산화막)(203)을 형성한다. 이 산화막상에 레지스트막(202)을 형성 노광하는 것에 의해 메모리셀부에 있어서 소스영역이 되는 불순물도프층상에 개구부를 구비하는 레지스트패턴을 형성한다. 이 레지스트패턴을 마스크하여 메모리셀부에 있어서 불순물도프층상의 실리콘 산화막을 에칭한다(도 15(a)).

다음으로 레지스트막(202)을 제거한 후 다결정 실리콘막 및 실리콘 산화막을 형성하고 가공하여 비트선을 형성한다(도 15(b)). 다음으로 실리콘 산화막 실리콘 질화막(209) 및 실리콘 산화막(210)을 퇴적한다(도 15(c)). 상기 후, 리소그래피 및 실시예 8에서 나타낸 에칭공정으로 최적활를 도모한 드라이에칭 기술을 이용하여 메모리셀부에 있어서 드레인이 되는 불순물 도프층상의 절연막에 개구부를 형성하고 축적용량의 제 1 하부전극(축적전극)이 되는 poly-Si막(다결정 실리콘 막)(211)을 형성한다. 또한, 드레인이 되는 불순물 도프층상의 다결정실리콘상에 개구부를 구비하는 실리콘산화막(212)을 형성한다(도 15(d)). 그 후, 축적용량의제 2 하부전극이 되는 다결정 실리콘막(제 1 하부전극의 내측)을 형성한다(도 15(e)). 다음 으로 상부표면의 다결정 실리콘막의 제거 실리콘 산화막(212) 및 실리콘 질화막(209)의 제거를 실행한다(도 15(f)). 상기 후 산화탄탈막(Ta₂O₅막)(215)형성(콘덴서 절연막) 축적용량의 상부전극이 되는 텅스텐막(W)(216) 또는 다결정 실리콘막을 형성한다(도 15(g)).

또한, 도 15에 나타난 부호는 다음과 같다. 즉 반도체기판(201) 레지스트막(202) SiO₂막(패시베이션막)(203) Si₃N₄막(204) n+층(205) p+층(206) poly-Si막(폴리사이드)(207) SiO₂막(208) SiN₄막(209) SiO₂막(210) poly-Si막(211) SiO₂막(212) poly-Si막(213, 214) Ta₂O₅막(215) W(poly-Si)(216)이다.

SiO₂막 퇴적 poly-Si막퇴적 Si₃N₄막 퇴적 poly-Si막에칭 SiO₂막 에칭 Si₃N₄막 에칭 Ta₂O₅막 형성 W막 형성등의 각 처리에 앞서서 실시예 1 ~ 7의 어느하나의 화학적기계연마가공 공정에 있어서 노광장치에서 얼라인먼트오차 없이 노광처리를 실행하는 것에 의해 고성능으로 고신뢰성을 특징으로 하는 반도체장치를 용이하게 제공가능하게 되었다. 또한, SiO₂막(패시베이션막)등의 화학적기계연마가공시에는 가공액등의 연마환경을 알카리성으로 하여 반도체기판상의 박막의 피가공면을 화학적으로 활성하게하여 기계연마가공하는 것에 의해 가공효율을 비약적으로 향상시킨다.

(실시예 10)

도 16은 본 발명의 제 10의 실시예의 반도체장치의 제조방법을 나타내는 반도체장치의 단면조감개략도이다. 본 발명의 실시예 1 ~ 7에서 나타낸 어느하나의 화학적 기계연마공정에서 최적화를 도모한 반도체장치의 제조방법에 의해 평탄화 처리한 반도체기판상에 배선층에 상당하는 막두께로 SiO₂막등의 층간절연막(221)을 퇴적한다. 또한 반도체기판에는 트랜지스터가 형성되어 있다. 또한 배선홈의 에칭 깊이제어의 정밀도를 구하기 위하여 SiN막등의 에칭스톱(etching stop)층(220)을 퇴적한다(도 16a)). 레지스트막(222)을 도포처리한 후 본 발명의 고정대에 반도체기판을 재치하고 배선홈 패턴을 노광전사한다(도 16(b)). 레지스트를 현상처리 후 잔존 형성된 레지스트막을 마스크에 실시예 8에서 나타난 에칭공정에서 최적화를 도모한 에칭처리를 하여 배선형성영역(223)을 형성한다(도 16(c)). 다시 반도체기판에 레지스트막(224)을 도포하여 본 발명의 고정대에 반도체기판을 재치하여, 접속구멍 패턴을 노광전사하고 레지스트막을 현상처리 후 잔존 형성 된 레지스트마을 마스크에 실시예 8에서 나타난 에칭공정으로 최적화를 도모한 에칭처리를 하여 접속구멍(225)을 형성한다(도 16(d)). 레지스트막 제거 후에 W와 Cu등의 금속을 매입하고 이 기판표면을 본 발명의 실시예 1 ~ 7에서 나타난 어느하나의 화학적기계연마가공의 공정에 의해 평탄화 처리하는 것에 의해 배선(226)과 미도시의 하층의 배선에 접속하는 배선플러그(227)가 형성가능하다(도 16(e)). 이상의 공정을 필요에 따라서 응용하여 반복하는 것으로 미세한 다층배선층을 구비하는 반도체장치를 고정밀도로 용이하게 제조가능해진다.

또한, 도 16(d)에 나타나는 바와 같이 금속 화학적 기계 연마가공시에는 가공액등의 연마환경을 산성으로 하여 반도체기판상의 금속박막의 피가공면을 화학적으로 부식하여 기계 연마가공하는 것에 의해 가공효율을 비약적으로 향상가능하다. 산화제로서는 과산화수소와 초산철(硝酸鐵)(iron nitrate)등이 이용가능하다. 또한 지립으로서는 Al₂O₃, MnO₂등이 이용가능하다. 또한 화학적 선택성을 이용한 가공종료점의 제어를 위하여 BTA등의 산화억제제를 병용하는 것도 유효한다.

(실시예 11)

도 17은 본 발명의 제 11 실시예의 반도체장치의 제조방법의 제조공정도이다. 배선간 용량을 작게하기 위하여 저유전률 절연막의 하나의 유기SOG막을 이용하는 공정이다. 반도체기판상에 Al등의 금속배선(230)을 형성하고 베이스커버막으로서 SiO₂막 등의 산화막(231)을 성막한다(도 17(a)). 유기SOG막(232)을 도포한다(도 17(b)). 이 기판표면을 본 발명의 실시예 1 ~ 7에서 나타낸 어느하나의 화학적 기계연마공정에서 최적화를 도모한 반도체장치의 제조방법의 공정에 의해 평탄한 표면(233)을 형성한다(도 17(c)). 산소플라즈마 내성을 부여하기위하여 캡의 산화막(234)을 성막한다(도 17(d)). 이 반도체기판에 레지스트막(235)을 도포후 고정대에 반도체기판을 재치하여 접속구멍 패턴을 노광전사하고 레지스트막을 현상처리 후 잔존형성된 레지스트막을 마스크 에칭처리를 하여 접속구멍(236)을 형성한다(도 17(e)). 상기 후 저압의 산소 RIE처리(237)로 접속구멍(236) 아래측의 유기 SOG층의 구멍인 비어(veer)의 표면에 10nm두께의 산화층(238)을 형성한다(도 17(f)). 상기 후 레지스트막(235)을 제거하고 비어(239)에 금속을 매입한 후에 본 발명의 실시예 1 ~ 7에 나타난 어느하나의 화학적 기계연마가공 공정에 의해평탄화처리등을 실행한다(도 17(g)). 또한, 유기 SOG막은 산화막(234)과 산화층(238)으로 덮여져 있기 때문에 산화플라즈마 처리의 내성이 가능해진다. 또한, 화학적기계연마처리에 의해 평탄화 처리를 실행 할 때 스토퍼의 효과도 있으므로 평탄화 가공처리정밀도가 향상한다. 그 결과 보다 고성능의 반도체장치가 용이하게 제조가 가능해졌다.

(실시예 12)

도 18은 본 발명의 제 12 실시예의반도체장치의 개략평면도이다. 도 18(a)은 본 실시예 9 ~ 11에서 나타난 어느하나의 반도체장치의 제조방법에서 작성하는 메모리 LSI의 일례의 개략평면도이다. 메모리 LSI(250)는 복수의 메모리어레이(251)와 주변회로(A252) 및 칩 중앙에 위치하는 주변회로(B253)를 중점으로 구성된다. 도 18(b)는 실시예 9 ~ 11에서 나타난 어느하나의 반도체장치의 제조방법에서 작성하는 시스템 LSI의 일례의 개략평면도이다. 시스템LSI(255)는 로직블록(256)과 메모리블록(A257) 및 메모리블록(B258)을 중점으로 구성된다. 로직블록은 연산과 제어회로부분이고 메모리블록 A는 SRAM(Static Random Access Memory)등의 리플레쉬동작이 불필요한 기억회로부분이고 메모리블록 B는 DRAM등의 리플레쉬동작이 필요한 기억회로부분이다. 시스템 LSI는 제어연산회로와 기억회로 또한, 화상표시와 통신제어 음성합성·인식등의 전용회로등 다양한 기능의 회로를 하나의 칩상에 혼재가능하고 그 결과 단순 기능의 회로의 LSI를 버스로 연결하여 구성되는 시스템에 비하여 데이터처리의 고속화와 저소비전력화등의 고성능화가 도모되는 특징이 있다.

실시예 9에서 12에 나타난 바와 같이 본 발명을 이용한 공정에 의해 반도체장치를 제조한 결과 웨이퍼 평탄화공정에 있어서의 수율이 향상하고 반도체장치의 취득률(수율)이 약 20% 향상하였다.

또한, 본 발명의 실시예에서는 반도체장치의 제조공정 가운데 화학적 기계 연마공정과 에칭공정에 관해서 상세하게 기술하였지만, 본 발명은 웨이퍼 면내의 균일성의 정밀도를 필요로 하는 다른 반도체장치의 제조공정과 제조장치의 최적화에도 적용이 가능한 것이 확실하다.

이상 설명한 바와 같이 본 발명의 처리방법에 의하면 고정밀도로 처리조건을 제시하는 것이 가능하므로 고 수율로 처리하는 것이 가능하다. 또한, 본 발명의 반도체장치의 제조방법에 의하면 고정밀도로 처리조건을 제시하는 것이 가능하므로 생산성을 향상시키는 것이 가능하다. 또한, 본 발명의 측정방법에 의하면 고정밀도의 제품을 얻기 위하여 데이터취득이 가능하다.

Claims (10)

1. 제 1기판에 제 1 처리를 실시하는 공정과,

   상기 제 1 기판에 제 2 처리를 실시하거나 또는 제 2 기판에 제 2 처리를 실시하는 공정을 구비하고,

   상기 복수처리 결과의 각각의 기판의 면내위치에 대한 면내분포데이터에서 각 면내위치에 대한 복수의 처리공정 차이의 데이터로서 각 면내위치에 대한 상관관수를 구하고,

   상기 상관관수에서 소망의 처리조건에 있어서의 기판의 면내분포특성을 산출하고,

   상기 면내 분포특성에 의거하여 상기 기판을 처리하는 것을 특징으로 하는 처리방법.
2. 제 1기판에 제 1 처리를 실시하는 공정과,

   상기 제 1 기판에 제 2 처리를 실시하거나 또는 제 2 기판에 제 2 처리를 실시하는 공정을 구비하고,

   상기 복수처리 결과의 각각의 기판의 면내위치에 대한 면내분포데이터에서 각 면내위치에 대한 복수의 처리공정 차이의 데이터로서 각 면내위치에 대한 상관관수를 구하고,

   상기 상관관수에서 소망의 처리조건에 있어서서의 기판의 면내분포특성을 산출하고,

   상기 면내 분포특성에서 그 균일성이 최소의 처리조건에 의거하여 상기 기판을 처리하는 것을 특징으로 하는 처리방법.
3. 청구항 1 또는 청구항 2에 있어서,

   상기 제 1 처리 및 제 2 처리는 어느 하나도 화학적 기계연마가공인 것을 특징으로 하는 처리방법.
4. 청구항 3에 있어서,

   상기 화학적 기계연마가공은 연마제 또는 지립(砥粒:abrasive grain)을 포함하는 슬러리(slurry) 가공액으로서 연마패드를 이용하여 화학적 기계적으로 가공하는 것을 특징으로 하는 처리방법.
5. 청구항 3에 있어서,

   상기 화학적 기계연마가공은 지립을 수지로 고정한 고정지립반 또는 지석(砥石:을 이용하여 화학적 기계적으로 가공하는 것을 특징으로 하는 처리방법.
6. 청구항 1 또는 청구항 2에 있어서,

   상기 제 1 처리 및 제 2 처리는 어느하나도 플라즈마처리이고,

   상기 기판의 상기 처리는 에칭 또는 막형성인 것을 특징으로 하는 처리방법.
7. 트랜지스터와 용량을 구비한 반도체장치의 제조방법에서 반도체기판상의 소망의 표면을 청구항 1에서 청구항 5 의 어느 하나에 기재의 처리방법에 의해 화학적 기계연마가공하는 것을 특징으로 하는 반도체장치의 제조방법.
8. 트랜지스터와 용량을 구비한 반도체장치의 제조방법에서 반도체기판상의 소망의 부분을 청구항 1, 청구항 2 또는 청구항 6 기재의 처리방법에 의해 에칭 또는 막형성하는 것을 특징으로 하는 반도체장치의 제조방법.
9. 제 1 기판에 제 1 처리를 실시하는 공정과,

   상기 제 1 기판에 제 2 처리를 실시하거나 또는 제 2 기판에 제 2 처리를 실시하는 공정을 구비하고,

   상기 복수 처리결과의 각각의 기판의 면내위치에 대한 면내분포데이터에서 각 면내위치에 대한 복수의 처리공정 차이데이터로서 각 면내위치에 대한 상관관수를 구하고,

   상기 상관관수에서 소망의 처리조건에 있어서의 기판의 면내분포특성을 산출하고,

   상기 면내분포특성에서 그 균일성이 최소의 처리조건을 결정하는 것을 특징으로 하는 측정방법.
10. 청구항 9에 있어서,

    상기 제 1 처리 및 제 2 처리는 어느하나라도 화학적기계연마가공 또는 플라즈마처리를 특징으로 하는 측정방법.