KR20020041955A - 전계방출표시소자의 제조방법 - Google Patents

Abstract

본 발명은 FED의 제조방법에 관한 것으로서, 스트라이프 형상의 캐소드전극과 빗형상의 게이트전극과, 상기 게이트전극과 맞물리는 집속전극을 구비하는 필드 에미터에서 상기 집속전극의 상부에 격벽생성막을 형성하고, 그 상부에 도금 방법으로 격벽형상의 집속전극을 형성하였으므로, 간단한 공정으로 격벽을 형성하여 에미터에서 방출된 전자빔의 집속 효율이 증가되어 크로스 토크 등의 불량을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

전계방출표시소자의 제조방법{Manufacturing method for Field Emission Display}

본 발명은 전계방출표시소자(Field Emission Display; 이하 FED라 칭함)의 제조방법에 관한 것으로서, 특히 캐소드 기판에서 빗형상의 게이트전극과 그 사이에 위치하는 집속전극을 구비하는 FED에서 게이트전극을 형성한 후에 집속전극 생성용 도전층 패턴을 형성하고, 그 상부에 집속전극을 격벽 형상으로 형성하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 FED의 제조방법에 관한 것이다.

박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다. 특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화 등의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 에미터팁들이 형성되어 있어 한 두개의 에미터팁에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 에미터(emitter) 팁과, 상기 에미터의 양측에 정렬되어 있어 전류량을 조절하는 게이트와, 상기 게이트와 일정간격 이격되어 형광판이 부착되어 있는 애노드전극으로 구성되어 각각이 CRT의 캐소드, 그리드 및 애노드와 대응된다.

상기의 FED는 소정전압, 예를 들어 500∼10㎸ 정도의 전압이 인가되면 에미터팁의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기의 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

이러한 FED의 구성은 에미터와 캐소드가 형성되어있는 하부기판과, 상기 하부기판과 일정간격을 유지하며 설치되어 있고 형광체와 애노드전극이 형성되어있는상부기판과, 상기 상부 및 하부기판을 일정거리 만큼 유지시켜주는 스페이서들과, 상기 두 기판들의 외곽을 봉지하는 실런트와, 두 기판에 형성된 다수의 전극에 전원을 인가하는 다수의 전원 공급장치 및 구동회로를 구비한다.

여기서 종래 FED의 필드 에미터를 상세히 살펴보면 다음과 같다.

도 1 및 도 2는 종래 기술의 제1실시예에 따른 FED의 필드 에미터를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.

먼저, 실리콘이나 유리등의 재질로된 후면기판(10)상에 수직 방향으로 연장된 스트라이프(stripe) 형태의 캐소드전극(12)이 형성되어 있고, 상기 캐소드전극(12)과는 직교되는 방향으로 연장된 게이트전극(16)이 캐소드전극(12) 상부에 형성되어있으며, 상기 캐소드전극(12)과 게이트전극(16)은 게이트절연막(14)에 의해 절연되어 있고, 상기 캐소드전극(12)과 게이트전극(16)이 교차하는 부분에 다수의 에미터홀(18)들이 형성되어있고, 상기 에미터홀(18)에 의해 노출되어있는 캐소드전극(12)상에 에미터팁(20)이 형성되어있다.

상기 필드 에미터를 이용하여 원하는 화상을 구현하는 방식을 살펴보면 다음과 같다.

우선, 상기 캐소드전극(12)과 게이트전극(16)이 교차하는 위치의 에미터팁(20)들은 행렬로 주소를 부여하여 메트릭스-어드레싱할 수 있고, 원하는 주소의 위치에서 전자빔을 형성하기 위해서는 해당되는 캐소드라인과 게이트라인에 전압을 인가하면 된다.

즉 게이트전극(16)에 순차적으로 스캔펄스를 인가하고 하나의 게이트라인(G)에 할당된 스캔 시간동안 모든 캐소드전극(12)에 화상정보를 부여하게 된다. 이때 스캔펄스의 전압, 도2의 VG2가 60V이고, 화상정보 신호전압 V_c2의 크기가 -30V인 경우 게이트전극(16)과 케소드전극(12)간에는 90v의 전압이 인가되어 90v에 해당하는 필드 에미터의 방출전류를 얻을 수 있고, 방출된 전자는 애노드기판상에 형성된 형광체를 자극하여 화상을 얻을 수 있다.

상기와 같은 종래 기술의 제1실시예에 따른 FED의 필드 에미터는 에미터팁에서 방출되는 전자빔의 특성상 일정한 퍼짐 폭을 가지고 애노드 기판에 도달되는데, 이러한 전자빔의 퍼짐 정도는 화소가 작아지거나, 애노드 기판과 캐소드 기판간의 셀 갭이 클수록 크고, 게이트전극에 인가되는 전압이 증가될수록 커지게 되어 인접 형광체를 발광시켜 콘트라스트와 색순도를 저하시키는 문제점이 있다.

이러한 문제점을 해결하기 위하여 FED에 집속전극을 형성하여 전자빔의 퍼짐을 감소시키는 방법이 제안되고 있다.

도 3 내지 도 6은 종래 기술의 다른 실시예들을 설명하기 위한 도면들이다.

도 3은 도 2의 제1실시예에서 게이트전극(16)의 상부에 절연막(22)과 집속전극(24)이 순차적으로 형성되어있는 예로서, 상기 절연막(22)과 집속전극(24)은 각각 1㎛ 정도의 두께로 형성되는데, 상기 집속전극(24)에 인가되는 전압은 게이트전극에 인가되는 전압과 동일하거나 낮은 전압을 인가한다.

도 4는 도 3의 절연막(22)과 집속전극(24)이 단위 픽셀의 주위에 형성되어있는 예로서, 다수의 에미터팁(20)에서 방출되는 전자를 전체적으로 집속하기 위한것이다.

도 5는 도 2의 FED에서 절연막(22)을 집속전극(24)과는 별도로 패턴닝하여 계단 형상으로 형성하여, 하나의 에미터팁(20)에 하나의 집속전극(24)이 대응되고, 상기 집속전극(24)이 캐소드전극(12)과 접속되도록 형성한 예이다.

도 6은 도 2의 FED 필드 에미터에서 게이트절연막(14) 상의 게이트전극(16)과 동일 평면에 집속전극(24)이 형성되어있으며, 그 간격(d1)은 수㎛ 정도이며, 다수의 에미터팁에서 방출되는 전자를 전체적으로 집속하는 구조이다.

상기와 같은 종래 기술에 따른 FED는 서로 다른 형태의 집속전극의 성능을 비교하기 위하여 에미터에서 전자가 방출될 때 동일한 크기의 전류가 방출되도록 게이트 전압(Vg)을 조절하고, 각 집속전극에는 동일한 집속전압(Vf)을 인가하여 에미터에서 소정의 거리에 위치하는 애노드전극 상에 형성된 전자빔의 직경을 측정하여 직경이 작을수록 우수한 집속 능력을 가지는 것으로 평가하게 된다.

이때 도 3, 4, 5의 필드 에미터는 구조 및 제조 공정이 복잡하여 제조 단가가 증가되고, 수율이 떨어지며, 스핀트형 에미터팁을 형성하는 일반적인 공정이 에미터홀 형성 후에 분리층을 형성하고, 에미터팁용 금속층을 도포하여 에미터팁을 형성한 후에 분리층과 그 상부의 금속층을 리프트-오프 방법으로 분리시키게 되는데, 상기의 종래 필드 에미터들은 리프트 오프 단계에서 절연층 홀의 측벽에 형성된 분리층의 완벽한 제거가 어려워 다수의 에미터홀에 전기적 단락이 발생되는 문제점이 있다.

또한 도 3 내지 5의 집속전극은 집속 성능은 우수하나 방출된 전자의 일부가게이트전극으로 되돌아가 게이트전극으로 흐르게 되어 방출전류가 손실되는 다른 문제점이 있다.

도 5의 필드 에미터는 제조 공정이 다른 소자에 비하여 더욱 어렵고, 게이트절연막과 절연층의 계단 부분에서 집속전극에 균열이 발생하는 또 다른 문제점이 있다.

도 6의 필드 에미터는 집속전극을 게이트전극 형성시에 함께 형성할 수 있어 다른 소자에 비해 제조 공정은 간단하나, 집속성능이 상대적으로 떨어지고, 이를 보상하기 위하여 집속전극에 과도한 집속전압을 인가하게 되며, 이때 집속전극과 게이트전극 사이에 누설전류가 흐르게 되거나 심하면 방전이 일어나 전극 자체가 녹아 버려 불량이 발생되는 문제점이 있다.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 빗형상의 게이트전극과 그와 맞물리는 접속전극을 형성하고, 그 상부에 경벽생성막과 격벽을 형성하여 제조 공정이 간단하고 집속 효율을 증가시킬 수 있으며, 격벽이 균일하고 용이하게 형성되어 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 FED의 제조방법을 제공함에 있다.

도 1은 종래 기술의 제1실시예에 따른 FED 후면기판의 레이아웃도.

도 2는 도 1에서의 선Ⅰ-Ⅰ에 따른 단면도.

도 3은 종래 기술의 제2실시예에 따른 FED 후면기판의 단면도.

도 4는 종래 기술의 제3실시예에 따른 FED 후면기판의 단면도.

도 5는 종래 기술의 제4실시예에 따른 FED 후면기판의 단면도.

도 6은 종래 기술의 제5실시예에 따른 FED 후면기판의 단면도.

도 7은 본 발명의 제1실시예에 따른 FED 후면기판의 레이아웃도.

도 8은 도 7에서의 선 Ⅱ-Ⅱ에 따른 단면도.

도 9는 본 발명의 제2실시예에 따른 FED 후면기판의 레이아웃도.

도 10a 내지 도 10h는 본 발명에 따른 FED 후면기판의 제조공정도.

도 11은 본 발명의 제3실시예에 따른 후면기판의 단면도.

도 12는 본 발명의 제4실시예에 따른 후면기판의 단면도.

도 13은 본 발명의 제5실시예에 따른 후면기판의 단면도.

도 14는 도 7의 후면기판을 사용한 FED의 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

10,30 : 후면기판 12,32 : 캐소드전극

14,34 : 게이트절연막 16,36 : 게이트전극

18,38 : 에미터홀 20,40 : 에미터팁

22 : 절연막 24,44 : 집속전극

35 : 게이트금속층 39 : 금속층

45 : 격벽생성막 46 : 격벽

50,52,56 : 도전층 54 : 희생금속막

58 : 감광막 패턴 59 : 에미터판

60 : 배기관 62 : 게더

64 : 백챔버 66 : 실런트

70 : 전면기판 72 : 애노드전극

74 : 형광체 76 : 스페이서

상기와 같은 목적을 달성하기 위한 본 발명에 따른 FED 제조방법의 특징은,

후면기판상에 스트라이프 형태의 캐소드전극을 형성하는 공정과,

상기 구조의 전표면에 게이트절연막과 게이트전극이 되는 제1도전층 및 격벽생성층이 되는 제2도전층을 순차적으로 형성하는 공정과,

상기 제2도전층을 패턴닝하여 게이트전극의 돌출부로 예정된 부분과 중첩되는 격벽생성막을 형성하는 공정과,

상기 제1도전층과 게이트절연막에서 에미터홀로 예정되어있는 부분을 순차적으로 제거하여 캐소드전극을 노출시키는 에미터홀을 형성하는 공정과,

상기 에미터홀 내의 캐소드전극상에 에미터팁이 형성하는 공정과,

상기 제1도전층을 패턴닝하여 전체적으로 빗형상으로 수평방향으로 연장되어있는 게이트전극과 그 사이에 맞물리는 형상의 집속전극을 형성하는 공정과,

상기 후면기판의 노출된 격벽생성막상에 격벽을 형성하는 공정을 구비함에 있다.

또한 본 발명의 다른 특징은, 상기 후면기판이 실리콘 또는 유리 재질이며, 상기 캐소드전극과 게이트전극 및 집속전극이 Cr, Mo, Nb, Ni, Ti, W, Ta, 불순물 주입된 실리콘층 또는 실리콘층과 금속의 적층막으로 이루어지고, 상기 캐소드전극과 게이트전극 및 집속전극은 500∼5000Å 두께로 형성하며, 상기 게이트전극과 집속전극 사이의 간격은 5∼100㎛ 이며, 상기 에미터팁이 W, Cr, Mo, Nb, Ni 또는 금속탄화물로 이루어지고, 상기 에미터팁 대신 카본 나노튜브, 다이어몬드상 카본, 흑연 또는 다이어몬드로 이루어지고, 상기 격벽의 저부와 상기 집속전극의 에지 부분과 간격이 500Å∼10㎛ 이고, 상기 격벽의 높이는 1∼100㎛ 이고, 바람직하게는 5∼50㎛ 이며, 상기 격벽은 버섯형 단면을 가지거나 역삼각 형상으로 형성하고, 상기 격벽을 Cu, Ni, Al, Ag 또는 Cr로 이루어지며, 상기 에미터팁 형성 공정은 게이트금속층상에 경사증착 방법으로 희생금속막을 형성하고, 팁용 금속을 전면에 수직 증착하고, 희생금속막과 그 상부의 금속층을 리프트 오프 시켜 제거하고, 상기 희생금속막을 알루미늄으로 형성하며, 상기 격벽은 전기도금이나 무전해 도금 방법으로 형성한다.

이하, 본 발명에 따른 FED의 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

도 7 및 도 8은 본 발명에 따른 FED의 필드 에미터를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.

먼저, 후면기판(30)상에 수직방향으로 연장되어있는 스트라이프 형태의 캐소드전극(32)이 형성되어 있고, 상기 구조의 전표면에 게이트절연막(34)이 형성되어있으며, 상기 캐소드전극(32)과는 직교하는 방향으로 연장되고, 상기 캐소드전극(32)과 중첩되는 부분에서 돌출 되어 전체적으로 빗형상을 이루도록 게이트전극(36)이 형성되어있으며, 상기 게이트전극(36)과 캐소드전극(32)이 중첩되는 부분에서 에미터팁이 형성될 부분의 상기 게이트전극(36)과 게이트절연막(34)이 일정 간격으로 제거되어 에미터홀(38)들이 형성되어 있고, 상기 에미터홀(38)에 노출되어있는 캐소드전극(32)상에 에미터팁(40)이 형성되어 있으며, 상기 게이트전극(36)과 맞물리는 빗형상으로 집속전극(44)이 형성되어있고, 상기 게이트전극(32)의 돌출된 부분 사이의 집속전극(44)상에 상부에 격벽생성막(45)이 형성되어있고, 그 상부에 오버행을 가지는 격벽(46)이 형성되어있다.

여기서 상기 게이트전극(32)과 집속전극(44) 사이의 간격(d1)은 게이트전압과 애노드기판과의 간격을 고려하여 형성하며, 통상 5∼100㎛ 정도의 간격을 가지며, 상기 격벽(46)의 저부와 상기 집속전극(44)의 에지 부분과 간격(d2)은 전자빔의 집속성능을 고려하여 형성하되, 500Å∼10㎛ 정도의 간격을 가진다.

상기 격벽생성막(45)은 격벽이 용이하고 균일하게 생성되도록하는 막으로서 격벽과 동일한 재질로 형성하고, 스퍼터링, 전자빔 증착 또는 플라즈마CVD 방법으로, Cu, Ni, Al, Ag, Cr 등의 금속이나 금속합금을 0.1∼1㎛ 정도 두께로 형성하며, 상기 격벽(46)의 높이는 약 1∼100㎛ 정도로 하되, 바람직하게는 5∼50㎛ 정도로 형성하고, 격벽(46)의 측벽 기울기나 상부의 버섯형 오버행 정도는 집속 효율을 고려하여 전기 도금이나 무전해도금 방법으로 형성한다.

상기 후면 기판(30)은 유리기판이나 실리콘 등의 반도체기판을 사용하며, 상기 게이트절연막(34)을 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 방법으로 형성된 0.1∼1㎛ 정도 두께의 산화막이나 질화막 또는 알루미나 재질이고, 상기 캐소드전극(32)과 게이트전극(36) 및 집속전극(44)은 Cr, Mo, Nb, Ni, Ti, W, Ta 등의 도전성 금속이나 불순물 주입된 실리콘층이나 실리콘층과 금속의 적층막으로 500∼5000Å 정도의 두께로 스퍼터링이나 전자빔증착법 또는 플라즈마 CVD 방법으로 형성하고, 에미터홀(38)은 0.1∼1㎛ 정도 크기로 형성한다.

도 9는 본 발명의 다른 실시예에 따른 FED 필드 에미터의 레이아웃도로서, 도 7의 필드 에미터에서 격벽 생성막(45)과 격벽(46)을 게이트전극(36)의 돌출된 부분의 3면을 감싸도록 형성하여 집속효율을 증가시킨 구조이다.

도 10a 내지 도 10h는 본 발명에 따른 FED 후면기판의 제조 공정도로서, 도8에서의 선 Ⅱ-Ⅱ의 단면도이다.

먼저, 후면기판(30)상에 전극 물질을 형성하고, 이를 사진식각하여 수직 방향으로 연장되어있는 스트라이프 형태의 캐소드전극(32)들을 형성하되, 디스플레이의 해상도에 따라 30∼300㎛ 정도 선폭을 가지도록 형성하고, 상기 구조의 전표면에 게이트절연막(34)과, 게이트전극이 될 제1 도전층(50) 및 격벽 생성막이 될 제2도전층(52)을 순차적으로 형성한다. (도 10a 참조).

그후, 상기 제2 도전층(52)을 패턴닝하여 격벽생성막(45)을 형성하고, 에미터홀로 예정되어있는 부분상의 제1도전층(50)과 게이트절연막(34)을 순차적으로 패턴닝하여 캐소드전극(32)을 노출시키는 에미터홀(38)을 형성한다. 여기서 상기 에미터홀(38)이 0.1∼1㎛ 정도 크기인 경우 게이트절연막(34)도 그 정도 두께로 형성한다. (도 10b 참조).

그다음 상기 구조의 전표면에 경사증착 방법으로 희생금속막(54)을 형성하되, 상기 게이트금속층(35)과는 분리가 용이한 Al 등의 금속으로 형성하며, 두께 균일도를 증가시키기 위하여 후면기판(30)을 회전시키면서 증착한다. 상기에서 경사증착법에 의해 상기 희생금속막(54)은 노출된 제1도전층(50)과 격벽생성막(45)의 표면에만 형성된다. (도 10c 참조).

그후, 상기 구조의 전표면에 전자빔 증착기를 사용하여 팁용 도전층을 수직 증착하면 에미터홀(38)내에 에미터팁(40)이 형성되고 희생금속막(54)상에는 제3도전층(56)이 형성된다.

여기서 상기 희생금속막(54)은 알루미늄 등의 금속막을 전자빔증착법으로 약15°정도의 경사각으로 가지고 경사증착하여 형성하고, 상기 에미터팁(40)과 제3도전층(56)은 W, Cr, Mo, Nb, Ni등의 금속이나 금속탄화물로된 에미터팁용 금속을 스핀트 공정으로 수직 증착하여 형성한다. (도 10d 참조).

그다음 상기 제3도전층(56)과 희생금속막(54)을 습식식각 방법으로 리프트 오프 시켜 제거하고, 상기 제1도전층(50)을 사진식각 방법으로 패턴닝하여 전체적으로 빗형상으로 수평방향으로 연장되어있는 게이트전극(36)과 그 사이에 맞물리는 형상의 집속전극(44)을 형성한다. 이때 상기 집속전극(44)의 상부에는 격벽생성막(45)이 형성되어 있으며, 상기 게이트전극(36)은 화소의 해상도에 따라 약 30∼300㎛ 선폭으로 형성된다. (도 10e 참조).

그후, 상기 에미터팁(40)과 게이트전극(36)등을 보호하기 위하여 약 20㎛ 정도 두께의 후막 감광막 패턴(58)을 형성하되, 상기 집속전극(44)의 에지 부분도 어느 정도 포함되게 형성하고, 노광량과 현상시간을 조절하면 상기 감광막 패턴(52) 측벽의 경사 정도를 조절할 수 있다. (도 10f 참조).

그다음 상기 노출되어있는 격벽생성막(45)의 표면을 습식식각 및 플라즈마 처리하여 활성화시켜 격벽 생성이 용이하도록한 후, 상기 격벽생성막(45) 상에 전기 도금이나 무전해 도금 공정을 실시하면 상기 감광막 패턴(58)에 의해 노출되어있는 격벽생성막(45)의 상부에 격벽(46)이 형성되는데, 도금 공정을 지속적으로 진행하면 상기 감광막패턴(58)의 상부에도 약간 형성되어 상기 감광막 패턴(58)의 높이보다 높게 음각으로 경사진 측벽을 가지도록 형성한 후, (도 10g 참조) 상기 감광막 패턴(58)을 제거한다. (도 10h 참조).

도 11은 본 발명의 제2 실시예로서, 도 10g의 격벽(46)의 도금 두께를 감광막 패턴의 높이 보다 낮게 형성하여 경사진 측벽만을 가지도록 하여 역삼각형상으로 형성한 경우의 예이다.

도 12는 본 발명의 제3 실시예로서, 도 8의 구조에서 에미터팁(40)을 팁 형상이 아닌 평면 에미터판(59) 구조로 형성한 것으로서, 대략 0.5∼10V/㎛ 정도의 낮은 전기장 하에서도 전자방출이 용이한 카본 나노튜브나 다이어몬드상 키본, 흑연 또는 다이아몬드 등의 탄소 주성분의 물질을 플라즈마CVD나 열CVD 방법으로 형성하며, 평탄하다고는 하나 미세한 표면에는 다수의 날카로운 팁을 가지고 있어 전자 방출이 용이하다. 또한 분말상의 물질을 페이스트 형태로 혼합하여 스크린 프린팅 하여 형성할 수도 있다.

도 13은 도 12의 평탄한 에미터판(59)을 형성하고, 격벽(46)은 도 11과 같이 낮게 형성한 예이다.

도 14는 본 발명에 따른 FED의 단면도로서, 도 8의 필드 에미터가 형성된 후면기판(30)을 사용한 예이다.

먼저, 캐소드전극(32)과 게이트전극(16), 에미터팁(40), 집속전극(44) 및 격벽(46)이 형성되어있는 후면기판(30)의 일측에 배기관(60)이 밀봉되어있고, 타측에는 게더(62)가 내장된 백챔버(64)가 탑재되어있으며, 상기 후면기판(30)과 일정 간격을 가지고 전면기판(70)이 실런트(66)로 밀봉 되어있고, 상기 전면기판(70)에는 애노드전극(72)과 형광체(74)가 형성되어있으며, 상기 전면기판(70)과 후면기판(30) 사이의 간격을 유지시켜 주는 스페이서(76)가 상기 후면기판(30)의격벽(46)상에 위치한다. 상기 스페이서(76)는 200∼2000㎛ 정도 높이로 형성되며, 상기 스페이서(76)의 높이에 따라 상기 애노드전극(72)에는 400∼10000V 정도의 전압이 인가된다.

또한 상기의 FED에 도 9 내지 13에 도시되어있는 다른 형태의 필드 에미터들이 형성된 후면기판을 사용할 수도 있다.

이상에서 설명한 바와 같이 본 발명에 따른 FED의 제조방법은, 스트라이프 형상의 캐소드전극과 빗형상의 게이트전극과, 상기 게이트전극과 맞물리는 집속전극을 구비하는 필드 에미터에서 상기 집속전극의 상부에 격벽생성막을 형성하고, 그 상부에 도금 방법으로 격벽형상의 집속전극을 형성하였으므로, 간단한 공정으로 격벽을 형성하여 에미터에서 방출된 전자빔의 집속 효율이 증가되어 크로스 토크 등의 불량을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (14)

1. 후면기판상에 스트라이프 형태의 캐소드전극을 형성하는 공정과,

   상기 구조의 전표면에 게이트절연막과 게이트전극이 되는 제1도전층 및 격벽생성층이 되는 제2도전층을 순차적으로 형성하는 공정과,

   상기 제2도전층을 패턴닝하여 게이트전극의 돌출부로 예정된 부분과 중첩되는 격벽생성막을 형성하는 공정과,

   상기 제1도전층과 게이트절연막에서 에미터홀로 예정되어있는 부분을 순차적으로 제거하여 캐소드전극을 노출시키는 에미터홀을 형성하는 공정과,

   상기 에미터홀 내의 캐소드전극상에 에미터팁이 형성하는 공정과,

   상기 제1도전층을 패턴닝하여 전체적으로 빗형상으로 수평방향으로 연장되어있는 게이트전극과 그 사이에 맞물리는 형상의 집속전극을 형성하는 공정과,

   상기 후면기판의 노출된 격벽생성막상에 격벽을 형성하는 공정을 구비하는 FED의 제조방법.
2. 제 1 항에 있어서,

   상기 후면기판이 실리콘 또는 유리 재질로된 것을 특징으로 하는 FED.
3. 제 1 항에 있어서,

   상기 캐소드전극과 게이트전극 및 집속전극이 Cr, Mo, Nb, Ni, Ti, W, Ta,불순물 주입된 실리콘층 및 실리콘층과 금속의 적층막으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 FED.
4. 제 1 항에 있어서,

   상기 캐소드전극과 게이트전극 및 집속전극은 500∼5000Å 두께로 형성하는 것을 특징으로 하는 FED.
5. 제 1 항에 있어서,

   상기 게이트전극과 집속전극 사이의 간격은 5∼100㎛ 인 것을 특징으로 하는 FED.
6. 제 1 항에 있어서,

   상기 에미터팁이 W, Cr, Mo, Nb, Ni 및 금속탄화물로 이루어지는 군에서 임의로 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 FED.
7. 제 1 항에 있어서,

   상기 에미터팁 대신 카본 나노튜브, 다이어몬드상 카본, 흑연 및 다이어몬드로 이루어지는 군에서 임의로 선택되는 하나의 물질로 이루어진 에미터판을 구비하는 것을 특징으로 하는 FED.
8. 제 1 항에 있어서,

   상기 격벽의 저부와 상기 집속전극의 에지 부분과 간격은 500Å∼10㎛ 인 것을 특징으로 하는 FED.
9. 제 1 항에 있어서,

   상기 격벽의 높이는 1∼100㎛ 이고, 바람직하게는 5∼50㎛ 인 것을 특징으로 하는 FED.
10. 제 1 항에 있어서,

    상기 격벽은 버섯형 단면을 가지거나 역삼각 형상으로 형성하는 것을 특징으로 하는 FED.
11. 제 1 항에 있어서,

    상기 격벽을 Cu, Ni, Al, Ag 및 Cr로 이루어지는 군에서 임의로 선택되는 하나의 물질로 이루어지는 것을 특징으로 하는 FED.
12. 제 1 항에 있어서,

    상기 에미터팁 형성 공정은 게이트금속층상에 경사증착 방법으로 희생금속막을 형성하고, 팁용 금속을 전면에 수직 증착하고, 희생금속막과 그 상부의 금속층을 리프트 오프 시켜 제거하는 것을 특징으로 하는 FED의 제조방법.
13. 제 12 항에 있어서,

    상기 희생금속막을 알루미늄으로 형성하는 것을 특징으로 하는 FED의 제조방법.
14. 제 1 항에 있어서,

    상기 격벽은 전기도금이나 무전해 도금 방법으로 형성하는 것을 특징으로 하는 FED의 제조방법.