KR20020031820A - 전계방출표시소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 FED 및 그 제조방법에 관한 것으로서, 스트라이프 형상의 캐소드전극과 빗형상의 게이트전극을 구비하고, 상기 전극들의 빈 공간에 형성되는 금속기둥 형상의 집속전극을 구비하는 FED의 필드 에미터에서 캐소드전극이 형성된 후면기판의 전면에 저항층을 형성하고, 후막 감광막 패턴으로 상기 집속전극이 형성될 부분의 저항층을 오픈시킨 후, 무전해 도금 방법으로 저항층상에 집속전극을 형성하였으므로, 집속전극과 게이트전극간에 단락이 발생되어도 집속전극과 게이트전극에 인가되는 전압이 저항층 양단에 걸리게 되므로 저항층이 파괴되지 않는한 단락에 의한 패턴 결함은 발생되지 않고, 단락된 부분의 포커싱 효율만 저하되고, 집속전극의 전원이 별도로 필요하지 않고 구동시 인가되는 캐소드전극간 전압의 중간값이 인가되므로 FED 패널의 구조가 간단해져 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

전계방출표시소자 및 그 제조방법{A field emission display and manufacturing method for it}

본 발명은 전계방출표시소자(Field Emission Display; 이하 FED라 칭함) 및 그 제조방법에 관한 것으로서, 특히 빗 형상의 게이트전극과 그 사이에 위치하는 집속전극을 구비하는 FED에서 캐소드전극이 형성된 후면 기판의 전표면에 저항층을 형성하고, 집속전극을 금속기둥 형상으로 도금방법으로 형성하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 FED 및 그의 제조방법에 관한 것이다.

박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다. 특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 에미터 팁들이 형성되어 있어 한 두개의 에미터 팁에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는원뿔형 에미터(emitter) 팁과, 상기 에미터의 양측에 정렬되어 있어 전류량을 조절하는 게이트와, 상기 게이트와 일정간격 이격되어 형광판이 부착되어 있는 애노드전극으로 구성되어 각각이 CRT의 캐소드, 그리드 및 애노드와 대응된다.

상기의 FED는 소정전압, 예를 들어 500∼10㎸ 정도의 전압이 인가되면 에미터 팁의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기의 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

이러한 FED의 구성은 에미터와 캐소드가 형성되어있는 하부기판과, 상기 하부기판과 일정간격을 유지하며 설치되어 있고 형광체와 애노드전극이 형성되어있는 상부기판과, 상기 상부 및 하부기판을 일정거리 만큼 유지시켜준는 스페이서들과, 상기 두 기판들의 외곽을 봉지하는 실런트와, 두 기판에 형성되 다수의 전극에 전원을 인가하는 다수의 전원 공급장치 및 구동회로를 구비한다.

여기서 종래 FED의 필드 에미터를 상세히 살펴보면 다음과 같다.

도 1 및 도 2는 종래 기술의 제1실시예에 따른 FED의 필드 에미터를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.

먼저, 실리콘이나 유리등의 재질로된 후면기판(10)상에 수직 방향으로 연장된 스트라이프(stripe) 형태의 캐소드전극(12)이 형성되어 있고, 상기 캐소드전극(12)과는 직교되는 방향으로 연장된 게이트전극(16)이 캐소드전극(12) 상부에 형성되어있으며, 상기 캐소드전극(12)과 게이트전극(16)은 게이트절연막(14)에 의해 절연되어 있고, 상기 캐소드전극(12)과 게이트전극(16)이교차하는 부분에 다수의 에미터홀(18)들이 형성되어있고, 상기 에미터홀(18)에 의해 노출되어있는 캐소드전극(12)상에 에미터팁(20)이 형성되어있다.

상기 필드 에미터를 이용하여 원하는 화상을 구현하는 방식을 살펴보면 다음과 같다.

우선, 상기 캐소드전극(12)과 게이트전극(16)이 교차하는 위치의 에미터팁(20)들은 행렬로 주소를 부여하여 메트릭스-어드레싱할 수 있고, 원하는 주소의 위치에서 전자빔을 형성하기 위해서는 해당되는 캐소드라인과 게이트라인에 전압을 인가하면된다.

즉 게이트전극(16)에 순차적으로 스캔펄스를 인가하고 하나의 게이트라인(G)에 할당된 스캔 시간동안 모든 캐소드전극(12)에 화상정보를 부여하게 된다.이때 스캔펄스의 전압, 도2의 Vc2 의 크기가 -30V인 경우 게이트전극(16)과 케소드전극(12)간에는 90v의 전압이 인가되어 90v에 해당하는 필드 에미터의 방출전류를 얻을 수 있고, 방출된 전자는 애노드기판상에 형성된 형광체를 자극하여 화상을 얻을 수 있다.

상기와 같은 종래 기술의 제1실시예에 따른 FED의 필드 에미터는 에미터 팁에서 방출되는 전자빔의 특성상 일정한 퍼짐폭을 가지고 애노드 기판에 도달되는데, 이러한 전자빔의 퍼짐 정도는 애노드 기판과 캐소드 기판간의 셀갭이 클수록 크고, 게이트전극에 인가되는 전압이 증가될수록 커지게 되어 인접 형광체를 발광시켜 콘트라스트와 색순도를 저하시키는 문제점이 있다.

이러한 문제점을 해결하기 위하여 FED에 집속전극을 형성하여 전자빔의 퍼짐을 감소시키는 방법이 제안되고 있다.

도 3 내지 도 6는 종래 기술의 다른 실시예들을 설명하기 위한 도면들이다.

도 3은 도 2의 제1실시예에서 게이트전극(16)의 상부에 절연막(22)과 집속전극(24)이 순차적으로 형성되어있는 예로서, 상기 절연막(22)과 집속전극(24)은 각각 1㎛ 정도의 두께로 형성되는데, 상기 집속전극(24)에 인가되는 전압은 게이트전극에 인가되는 전압과 동일하거나 낮은 전압을 인가한다.

도 4는 도 3의 절연막(22)과 집속전극(24)이 단위 픽셀의 주위에 형성되어있는 예로서, 다수의 에미터 팁(20)에서 방출되는 전자를 전체적으로 집속하기 위한 것이다.

도 5는 도 2의 FED에서 절연막(22)을 집속전극(24)과는 별도로 패턴닝하여 계단 형상으로 형성하여, 하나의 에미터팁(20)에 하나의 집속전극(24)이 대응되고, 상기 집속전극(24)이 캐소드전극(12)과 접속되도록 형성한 예이다.

도 6는 도 2의 FED 필드 에미터에서 게이트절연막(14) 상의 게이트전극(16)과 동일 평면에 집속전극(24)이 형성되어있으며, 그 간격(d1)은 수㎛ 정도이며, 다수의 에미터 팁에서 방출되는 전자를 전체적으로 집속하는 구조이다.,

상기와 같은 종래 기술에 따른 FED는 서로 다른 형태의 집속전극의 성능을 비교하기 위하여 에미터에서 전자가 방출될 때 동일한 크기의 전류가 방출되도록 게이트 전압(Vg)를 조절하고, 각 집속전극에는 동일한 집속전압(Vf)를 인가하여 에미터에서 소정의 거리에 위치하는 애노드전극 상에 형성된 전자빔의 직경을 측정하여 직경이 작을수록 우수한 집속 능력을 가지는 것으로 평가하게 된다.

이때 도 3, 4, 5의 필드 에미터는 구조 및 제조 공정이 복잡하여 제조 단가가 증가되고, 수율이 떨어지며, 스핀트형 에미터 팁 형성을 형성하는 일반적인 공정이 에미터 홀 형성후에 분리층을 형성하고, 에미터 팁용 금속층을 도포하여 에미터 팁을 형성한 후에 분리층과 그 상부의 금속층을 리프트-오프 방법으로 분리시키게 되는데, 상기의 종래 필드 에미터들은 리프트 오프 단계에서 절연층 홀의 측벽에 형성된 분리층의 완벽한 제거가 어려워 다수의 에미터 홀에 전기적 단락이 발생되는 문제점이 있다.

또한 도 3 내지 5의 집속전극은 집속 성능은 우수하나 방출된 전자의 일부가 게이트전극으로 되도록아가 게이트전극으로 흐르게 되어 방출전류가 손실되는 다른 문제점이 있다.

도 5의 필드 에미터는 제조 공정이 다른 소자에 비하여 더욱 어렵고, 게이트절연막과 절연층의 계단 부분에서 집속전극에 균열이 발생하는 또 다른 문제점이 있다.

도 6의 필드 에미터는 집속전극을 게이트전극 형성시에 함께 형성할 수 있어 다른 소자에 비해 제조 공정은 간단하나, 집속성능이 상대적으로 떨어지고, 이를 보상하기 위항려 집속전극에 과도한 집속전압을 안가하게 되며, 이때 집속전극과 게이트전극 사이에 누설전류가 흐르게 되거나 심하면 방전이 일어나 전극 자체가 녹아 버려 불량이 발생되는 문제점이 있다.

또한 집속전극과 게이트전극의 패턴닝 공정시 각각의 에미터 홀을 정확하게오픈하기가 어려워 집속전극이나 게이트전극간에 단락이 발생되는 문제점이 있다.

또한 도 4 및 도 6의 필드 에미터는 집속전극이 별도의 전원을 구비하여야 하므로 제조 단가가 상승하고 집속전극과 게이트전극간이나 집속전극과 애노드전극간에 적어도 한곳에서 단락이나 누설전류가 발생되어도 디스플레이 전역에서 소자가 정상적으로 작동하지 않는 문제점이 있다.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은

캐소드전극과 집속전극의 사이에 저항층을 개재시켜 캐소드전극과 집속전극이 단락되어도 불량이 발생되지 않아 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 FED 및 그 제조방법을 제공함에 있다.

도 1은 종래 기술의 제1실시예에 따른 FED 후면기판의 레이아웃도.

도 2는 도 1에서의 선Ⅰ-Ⅰ에 따른 단면도.

도 3은 종래 기술의 제2실시예에 따른 FED 후면기판의 단면도.

도 4는 종래 기술의 제3실시예에 따른 FED 후면기판의 단면도.

도 5는 종래 기술의 제4실시예에 따른 FED 후면기판의 단면도.

도 6은 종래 기술의 제5실시예에 따른 FED 후면기판의 단면도.

도 7은 본 발명에 따른 FED 후면기판의 레이아웃도.

도 8a 내지 도 8h는 본 발명에 따른 FED 후면기판의 제조공정도.

< 도면의 주요 부분에 대한 부호의 설명 >

10,30 : 후면기판 12,32 : 캐소드전극

14,34 : 게이트절연막 16,36 : 게이트전극

18,38 : 에미터 홀 20,40 : 에미터 팁

35 : 게이트금속층 39 : 에미터 금속층

44 : 저항층 46 : 집속전극

50 : 희생금속막 52 : 감광막 패턴

54 : 콘택홀

상기와 같은 목적을 달성하기 위한 본 발명에 따른 FED의 특징은,

후면기판 후면기판상에 일방향으로 스트라이프 형태로 형성되어있는 캐소드전극과,

상기 캐소드전극이 형성되어있는 후면기판의 전면에 형성되어있는 저항층과,

상기 캐소드전극과 직교하는 방향으로 형성되고 게이트절연막에 의해 저항층과 절연되되 상기 캐소드전극과 중첩되는 부분에서 돌출되어 전체적으로 빗 형상으로 형성되어 있는 게이트전극과,

상기 게이트전극과 캐소드전극이 중첩되는 부분의 게이트전극과 게이트절연막이 일정 간격으로 제거되어 저항층을 노출시키는 에미터홀과,

상기 에미터 홀에 의해 노출되어있는 저항층상에 형성되어있는 에미터팁과,

상기 빗 모양의 게이트전극과 캐소드전극 사이의 공간에 금속기둥 형상으로 형성되되 저항층과 접촉되어 있는 집속전극을 구비함에 있다.

또한 상기 후면기판이 실리콘 또는 유리 재질로되며, 상기 캐소드전극과 에미터팁 및 게이트전극은 Cr, Mo, Nb 또는 Ni로 형성되고, 상기 저항층은 비정질 실리콘, P 또는 B등의 불순물이 도핑된 비정질 실리콘, 다결정실리콘, 크롬과 크롬 산화물의 복합체인 서메트(cermet), 실리콘-크롬 합금, ITO, 탄탈륨 질화막, 산화물로는 인듐산화막, 탄탈륨 산화막, 철산화막으로 형성되고, 상기 게이트절연막은 산화막 또는 질화막으로 형성된다.

또한 본 발명에 따른 FED 제조방법의 특징은,

후면기판상에 한방향으로 연장되어있는 스트라이프 형태의 캐소드전극을 형성하는 공정과,

상기 구조의 전표면에 저항층과 게이트절연막 및 게이트금속층을 순차적으로 형성하는 공정과,

상기 캐소드전극과 후에 형성될 게이트전극간에 중첩될 부분에 사진식각 공정으로 게이트금속층과 게이트절연막을 순차적으로 식각하여 저항층을 노출시키는 에미터 홀을 형성하는 공정과,

상기 게이트금속층상에 희생 금속막을 형성하는 공정과,

상기 구조의 전표면에 에미터 팁용 금속을 증착하여 상기 에미터홀내의 저항층상에 에미터팁을 형성하고, 상기 희생금속막상에는 금속층을 형성하는 공정과,

상기 금속층과 희생금속막을 제거하는 공정과,

상기 게이트금속층을 패턴닝하여 캐소드전극과는 수직한 방향으로 연장되고, 캐소드전극과 중첩되는 부분에서는 돌출되어 있는 빗 형상의 게이트전극을 형성하는 공정과,

상기 캐소드전극과 게이트전극 사이의 공간에서 집속전극으로 예정되어있는 부분의 게이트절연막을 노출시키는 감광막 패턴을 형성하는 공정과,

상기 감광막 패턴에 의해 노출되어있는 게이트전극을 제거하여 저항층을 노출시키는 콘택홀을 형성하는 공정과,

상기 콘택홀을 통하여 노출되어있는 저항층상에 금속기둥 형상의 집속전극을 형성하는 공정과, 상기 감광막 패턴을 제거하는 공정을 구비함에 있다.

또한 상기 저항층 형성후에 저항층의 상부 표면을 CMP 방법으로 식각하여 평탄화시키는 공정을 구비할 수도 있으며, 상기 희생 금속막을 경사증착 방법으로 형성하되, 후면기판을 회전시키면서 증착하고, 상기 에미터 팁용 금속을 전자빔증착법으로 수직 증착하여 형성하며, 상기 감광막 패턴은 후막 감광막으로 측벽이 경사지게 형성하고, 상기 집속전극을 무전해 도금방법으로 음각으로 경사진 측벽을 가지도록 형성한다.

이하, 본 발명에 따른 FED 및 그 제조방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.

도 7은 본 발명에 따른 FED의 필드 에미터의 레이아웃도이다.

먼저, 실리콘이나 유리등의 재질로된 후면기판(30)상에 수직방향으로 연장되어있는 스트라이프 형태의 캐소드전극(32)이 형성되어 있고, 상기 캐소드전극(32)이 형성되어있는 후면기판(30)의 전면에 저항층(44)이 형성되어 있으며, 상기 캐소드전극(32)과는 직교하는 방향으로 형성되고 게이트절연막(도시되지 않음)에 의해 절연되어 있는 게이트전극(36)이 형성되되, 상기 캐소드전극(32)과 중첩되는 부분에서 돌출되어 전체적으로 빗 형상을 이루고 있으며, 상기 게이트전극(36)과 캐소드전극(32)이 중첩되는 부분에서 에미터 팁이 형성될 부분의 상기 게이트전극(36)과 게이트절연막(34)이 일정 간격으로 제거되어 에미터홀(38)들이 형성되어 있고, 상기 에미터 홀(38)에 노출되어있는 저항층(44)상에 에미터팁(도시되지 않음)이 형성되어 있으며, 상기 게이트전극(36)과 캐소드전극(32) 사이의 공간에 금속기둥으로된 집속전극(46)이 형성되어 저항층(44)과 접촉되어 있다.

도 8a 내지 도 8h는 본 발명에 따른 FED 후면기판의 제조 공정도로서, 도 7에서의 선 Ⅱ-Ⅱ의 단면도 이다.

먼저, 실리콘이나 유리 재질로된 후면기판(30)상에 스퍼터링등의 방법으로 Cr, Mo, Nb, Ni등의 금속막을 1000∼3000Å 정도의 두께로 형성하고, 이를 사진 식각하여 수직 방향으로 연장되어있는 스트라이프 형태의 캐소드전극(32)들을 형성하되, 디스플레이의 해상도에 따라 30∼300㎛ 정도 선폭을 가지도록 형성한다.

그다음 상기 구조의 전표면에 저항층(44)을 형성한 후, 게이트절연막(34)과 게이트금속층(35)을 순차적으로 형성한다.

이때 상기 저항층(42)은 비정질 실리콘이나, P 또는 B등의 불순물이 도핑된비정질 실리콘, 다결정실리콘, 크롬과 크롬 산화물의 복합체인 서메트(cermet), 실리콘-크롬 합금, ITO, 탄탈륨 질화막, 산화물로는 인듐산화막, 탄탈륨 산화막, 철산화막등을 500∼5000Å 정도 두께로 스퍼터링이나 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함) 등의 방법으로 형성하며, 상기 저항층(44) 형성후에 표면이 거칠어 질 수도 있으므로 균일한 저항값을 가지기 위하여 저항층의 상부 표면을 화학-기계적 연마(chemical-mechanical polishing; 이하 CMP라 칭함) 방법으로 식각하여 평탄화시킬 수도 있다.

또한 상기 게이트절연막(34)은 CVD 방법으로 산화막이나 질화막 재질로 1㎛ 정도의 두께로 형성하며, 상기 게이트금속층(35)은 Cr, Mo, Ni, Nb등의 재질로 1000∼5000Å 정도 두께로 형성한다. (도 8a 참조).

그후, 상기 캐소드전극(36)과 후에 형성될 게이트전극간에 중첩될 부분에 사진식각 공정으로 게이트금속층(35)과 게이트절연막(34)을 순차적으로 식각하여 저항층(44)을 노출시키는 에미터 홀(38)을 형성한다. (도 8b 참조).

그다음 상기 게이트금속층(35)상에 경사증착 방법으로 희생 금속막(50)을 형성하되, 상기 게이트금속층(35)과는 분리가 용이한 금속으로 형성하며, 두께 균일도를 증가시키기 위하여 후면기판(30)을 회전시키면서 증착한다. (도 8c 참조).

그후, 상기 구조의 전표면에 진공증착기를 사용하여 팁용 금속을 수직 증착하면 에미터홀(38)내에 에미터팁(40)이 형성되고 희생금속막(50)상에는 금속층(39)이 형성된다.

여기서 상기 희생금속막(50)은 사용할 알루미늄등의 금속막을 전자빔증착법으로 약 15°정도의 경사각으로 가지고 경사증착하여 형성하고, 상기 에미터팁(40)과 금속층(39)은 Cr, Mo, Nb, Ni등의 에미터 팁용 금속을 전자빔증착법으로 수직 증착하여 형성한다. (도 8d 참조).

그다음 상기 금속층(39)과 희생금속막(50)을 습식식각 방법으로 리프트 오프시켜 제거하고, 상기 게이트금속층(35)을 사진식각 방법으로 패턴닝하여 전체적으로 빗 형상으로 수평방향으로 연장되어있는 게이트전극(36)을 형성한다. 상기 게이트전극(36)은 화소의 해상도에 따라 약 30∼300㎛ 선폭으로 형성된다. (도 8e 참조).

그후, 상기 에미터팁(40)과 게이트전극(36)등을 보호하기 위하여 약 20㎛ 정도 두께의 후막 감광막 패턴(52)을 형성하되 게이트전극(36)과 케소드전극(32) 사이의 공간이 노출되도록 사진 공정을 진행하면 측벽이 경사진 감광막 패턴(52)을 얻을 수 있다. 이때 상기 감광막 패턴(52)은 후속 도금 공정에서의 보호막도 된다. (도 8f 참조).

그다음 상기 감광막 패턴(52)에 의해 노출되어있는 게이트절연막(34)을 제거하여 저항층(44)을 노출시키는 콘택홀(54)을 형성하고, (도 8g 참조) 상기 후면기판(30)을 도금액을 넣어 무전해 도금 공정을 실시하면 노출된 저항층(44)의 상부에만 금속기둥 형상의 집속전극(46)이 상기 감광막 패턴(52)의 높이 정도인 약 20㎛ 정도 높이로 음각으로 경사진 측벽을 가지도록 형성한 후 상기 감광막 패턴(52)을 제거한다. (도 8h 참조).

이상에서 설명한 바와 같이 본 발명에 따른 FED 및 그 제조방법은, 스트라이프 형상의 캐소드전극과 빗형상의 게이트전극을 구비하고, 상기 전극들의 빈 공간에 형성되는 금속기둥 형상의 집속전극을 구비하는 FED의 필드 에미터에서 캐소드전극이 형성된 후면기판의 전면에 저항층을 형성하고, 후막 감광막 패턴으로 상기 집속전극이 형성될 부분의 저항층을 오픈시킨 후, 무전해 도금 방법으로 저항층상에 집속전극을 형성하였으므로, 집속전극과 게이트전극간에 단락이 발생되어도 집속전극과 게이트전극에 인가되는 전압이 저항층 양단에 걸리게 되므로 저항층이 파괴되지 않는한 단락에 의한 패턴 결함은 발생되지 않고, 단락된 부분의 포커싱 효율만 저하되고, 집속전극의 전원이 별도로 필요하지 않고 구동시 인가되는 캐소드전극간 전압의 중간값이 인가되므로 FED 패널의 구조가 간단해져 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (11)

1. 후면기판 후면기판상에 일방향으로 스트라이프 형태로 형성되어있는 캐소드전극과,

   상기 캐소드전극이 형성되어있는 후면기판의 전면에 형성되어있는 저항층과,

   상기 캐소드전극과 직교하는 방향으로 형성되고 게이트절연막에 의해 저항층과 절연되되 상기 캐소드전극과 중첩되는 부분에서 돌출되어 전체적으로 빗 형상으로 형성되어 있는 게이트전극과,

   상기 게이트전극과 캐소드전극이 중첩되는 부분의 게이트전극과 게이트절연막이 일정 간격으로 제거되어 저항층을 노출시키는 에미터홀과,

   상기 에미터 홀에 의해 노출되어있는 저항층상에 형성되어있는 에미터팁과,

   상기 빗 모양의 게이트전극과 캐소드전극 사이의 공간에 금속기둥 형상으로 형성되되 저항층과 접촉되어 있는 집속전극을 구비하는 FED.
2. 제 1 항에 있어서,

   상기 후면기판이 실리콘 또는 유리 재질로된 것을 특징으로하는 FED.
3. 제 1 항에 있어서,

   상기 캐소드전극과 게이트전극 및 에미터 팁 금속층이 Cr, Mo, Nb 및 Ni오 이루어지는 군에서 임의로 선택되는 하나의 물질로 이루어지는 것을 특징으로하는FED.
4. 제 1 항에 있어서,

   상기 저항층은 비정질 실리콘, P 또는 B등의 불순물이 도핑된 비정질 실리콘, 다결정실리콘, 크롬과 크롬 산화물의 복합체인 서메트(cermet), 실리콘-크롬 합금, ITO, 탄탈륨 질화막, 산화물로는 인듐산화막, 탄탈륨 산화막, 철산화막으로 이루어지는 군에서 임의로 선택되는 하나의 물질로 이루어지는 것을 특징으로하는 FED.
5. 제 1 항에 있어서,

   상기 게이트절연막은 산화막 또는 질화막으로 형성되는 것을 특징으로하는 FED.
6. 후면기판상에 한방향으로 연장되어있는 스트라이프 형태의 캐소드전극을 형성하는 공정과,

   상기 구조의 전표면에 저항층과 게이트절연막 및 게이트금속층을 순차적으로 형성하는 공정과,

   상기 캐소드전극과 후에 형성될 게이트전극간에 중첩될 부분에 사진식각 공정으로 게이트금속층과 게이트절연막을 순차적으로 식각하여 저항층을 노출시키는 에미터 홀을 형성하는 공정과,

   상기 게이트금속층상에 희생 금속막을 형성하는 공정과,

   상기 구조의 전표면에 에미터 팁용 금속을 증착하여 상기 에미터홀내의 저항층상에 에미터팁을 형성하고, 상기 희생금속막상에는 금속층을 형성하는 공정과,

   상기 금속층과 희생금속막을 제거하는 공정과,

   상기 게이트금속층을 패턴닝하여 캐소드전극과는 수직한 방향으로 연장되고, 캐소드전극과 중첩되는 부분에서는 돌출되어 있는 빗 형상의 게이트전극을 형성하는 공정과,

   상기 캐소드전극과 게이트전극 사이의 공간에서 집속전극으로 예정되어있는 부분의 게이트절연막을 노출시키는 감광막 패턴을 형성하는 공정과,

   상기 감광막 패턴에 의해 노출되어있는 게이트전극을 제거하여 저항층을 노출시키는 콘택홀을 형성하는 공정과,

   상기 콘택홀을 통하여 노출되어있는 저항층상에 금속기둥 형상의 집속전극을 형성하는 공정과, 상기 감광막 패턴을 제거하는 공정을 구비하는 FED의 제조방법.
7. 제 6 항에 있어서,

   상기 저항층 형성후에 저항층의 상부 표면을 CMP 방법으로 식각하여 평탄화시키는 공정을 구비하는 것을 특징으로하는 FED의 제조방법.
8. 제 6 항에 있어서,

   상기 희생 금속막을 경사증착 방법으로 형성하되, 후면기판을 회전시키면서증착하는 것을 특징으로하는 FED의 제조방법.
9. 제 6 항에 있어서,

   상기 에미터 팁용 금속을 전자빔증착법으로 수직 증착하여 형성하는 것을 특징으로하는 FED의 제조방법.
10. 제 6 항에 있어서,

    상기 감광막 패턴은 후막 감광막으로 측벽이 경사지게 형성하는 것을 특징으로하는 FED의 제조방법.
11. 제 6 항에 있어서,

    상기 집속전극을 무전해 도금방법으로 음각으로 경사진 측벽을 가지도록 형성하는 것을 특징으로하는 FED의 제조방법.