KR100357349B1 - 전계방출표시소자의 필드 에미터 - Google Patents

Abstract

본 발명은 FED의 필드 에미터에 관한 것으로서, 빗형상의 게이트전극과 그에 대응되는 형상의 집속전극을 가지는 FED의 필드 에미터에서 개별 집속전극의 인입부에 내부저항을 설치하였으므로, 집속전극과 게이트전극간의 단락으로 인한 소자 전체의 오동작을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

전계방출표시소자의 필드 에미터{Field emitter of field emission display}

본 발명은 전계방출표시소자(Field Emission Display; 이하 FED라 칭함)의 필드 에미터에 관한 것으로서, 특히 게이트전극과 집속전극이 동일 평면에 형성되는 FED에서 집속전극의 인입부에 개별 내부 저항을 설치하여 게이트전극과 집속전극간에 단락이 발생하여도 다른 라인에서는 오동작이 일어나지 않아 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 FED의 필드 에미터에 관한 것이다.

박막형 전계 방출소자는 팁의 날카로운 부분에 전계가 집중되는 현상을 이용하여 비교적 낮은 전압을 인가하여 터널효과에 의한 냉전자를 방출시키는 소자로서, 이를 이용하여 형성되는 FED는 CRT의 고선명성과 액정표시장치(liquid crystal display; 이하 LCD라 칭함)의 경박형의 장점을 모두 갖추고 있어 차세대 표시장치로서 주목받고 있다. 특히 FED는 경박형의 제작이 가능할 뿐만 아니라, LCD의 결정적인 단점인 공정수율, 제조단가 및 대형화의 문제점들을 해결할 수 있다.

즉 LCD는 하나의 단위화소라도 불량이 발생되면 제품전체가 불량 처리되지만, FED는 하나의 화소 그룹에 그보다 작은 다수개의 에미터 팁들이 형성되어 있어 한 두개의 에미터 팁에 불량이 발생하여도 화소 그룹의 동작에는 이상이 없어 제품 전체의 수율이 향상된다.

초기의 FED는 공동에 의해 외부로 노출되어 있으며, 날카로운 부분을 갖는 원뿔형 에미터(emitter) 팁과, 상기 에미터의 양측에 정렬되어 있어 전류량을 조절하는 게이트와, 상기 게이트와 일정간격 이격되어 형광판이 부착되어 있는 애노드전극으로 구성되어 각각이 CRT의 캐소드, 그리드 및 애노드와 대응된다.

상기의 FED는 소정전압, 예를 들어 500∼10㎸ 정도의 전압이 인가되면 에미터 팁의 꼭지부에 집중된 전계에 의해 전자가 방출되며, 상기의 방출된 전자는 양의 전압이 인가된 애노드에 의해 인도되어 애노드에 도포되어있는 형광물질을 발광시키고, 상기 게이트는 전자의 방향 및 양을 조절한다.

이러한 FED의 구성은 에미터와 캐소드가 형성되어있는 하부기판과, 상기 하부기판과 일정간격을 유지하며 설치되어 있고 형광체와 애노드전극이 형성되어있는 상부기판과, 상기 상부 및 하부기판을 일정거리 만큼 유지시켜주는 스페이서들과, 상기 두 기판들의 외곽을 봉지하는 실런트와, 두 기판에 형성된 다수의 전극에 전원을 인가하는 다수의 전원 공급장치 및 구동회로를 구비한다.

여기서 종래 FED의 에미터를 상세히 살펴보면 다음과 같다.

도 1 및 도 2는 종래 기술에 따른 FED의 필드 에미터를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.

먼저, 실리콘이나 유리등의 재질로된 후면기판(10)상에 스트라이프(stripe) 형태의 캐소드전극(12)이 형성되어 있고, 상기 캐소드전극(12)과는 수직한 방향으로 연장되되, 빗형상으로 일측이 돌출 되어 상기 캐소드전극(12)과 중첩되는 게이트전극(16)이 형성되어있고, 상기 캐소드전극(12)과 게이트전극(16)은 게이트절연막(14)에 의해 절연되어 있으며, 상기 게이트전극(16)에는 다수의 게이트홀(18)들이 형성되어있고, 상기 게이트홀(18)에 의해 노출되어있는 캐소드전극(12)상에 에미터팁(20)이 형성되어 있으며, 상기 게이트전극(16)과 소정 거리 이격되어진 동일 평면에 집속전극(24)이 형성되어있다.

도 3은 도 1의 FED 필드 에미터의 화로 구성도로서, 게이트전극(16)과 캐소드전극(12) 및 에미터팁(20)으로된 필드 에미터에 상기 게이트전극(16)과 같은 방향으로 집속전극(24)이 형성되어있고, 상기 집속전극(24)들은 모두 하나의 외부 보호저항(26)에 연결되어 바이어스 된다.

상기와 같이 전자빔의 퍼짐을 방지하기 위하여 집속전극을 구비하는 FED의 필드 에미터는 도 4에서와 같이 일정한 지점에서 집속전극과 게이트전극이 단락 되는 경우 단락된 라인 전체의 집속전극에도 게이트전극과 동일한 전압이 인가되어 단락된 라인 전체가 불량 동작하게 되어 공정수율 및 소자 동작의 신뢰성을 저해시키는 문제점이 있다.

본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 집속전극의 인입부에 개별적으로 저항을 설치하여 게이트전극과 집속전극간의 단락에 의한 불량 발생을 최소화시켜 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 FED의 필드 에미터를 제공함에 있다.

도 1은 종래 기술에 따른 FED 후면기판의 레이아웃도.

도 2는 도 1에서의 선Ⅰ-Ⅰ에 따른 단면도.

도 3은 도 1의 후면기판의 회로 구성도.

도 4는 도 3에서 단락 상태를 설명하기 위한 개략도.

도 5는 본 발명에 따른 FED 후면기판의 회로 구성도.

도 6은 도 3에서 단락 상태를 설명하기 위한 개략도.

도 7은 도 5의 내부 저항의 평면도.

도 8은 내부저항의 다른 평면도.

< 도면의 주요 부분에 대한 부호의 설명 >

10,30 : 후면기판 12,32 : 캐소드전극

14 : 게이트절연막 16,36 : 게이트전극

18,38 : 게이트홀 20,40 : 에미터 팁

24,44 : 집속전극 26,46 : 외부보호저항

48 : 내부저항

상기와 같은 목적을 달성하기 위한 본 발명에 따른 FED 필드 에미터의 특징은,

후면기판상에 형성되어있는 캐소드전극과 빗 형상의 게이트전극과, 상기 게이트전극과 대응되게 형성되어있는 집속전극을 구비하는 FED의 필드 에미터에 있어서,

상기 집속전극의 각 라인별 인입부에 내부 저항을 구비함에 있다.

이하, 본 발명에 따른 FED의 필드에미터에 관하여 첨부 도면을 참조하여 상세히 설명한다.

도 5는 본 발명에 따른 FED 필드 에미터의 회로 구성도이다.

먼저, 전체적으로는 도1과 같은 레이아웃을 가지는데, 실리콘이나 유리등의 재질로된 후면기판(30)상에 한 방향으로 연장되어있는 스트라이프 형태의 캐소드전극(32)과, 상기 캐소드전극(32)과는 직교하는 방향으로 형성되고 게이트절연막(도시되지 않음)에 의해 절연되며 빗형상으로 일측이 돌출 되어 상기 캐소드전극(32)과 중첩되는 게이트전극(36)과, 상기 게이트전극(36)과 캐소드전극(32)이 중첩되는 부분에서 에미터팁이 형성될 부분의 상기 게이트전극(36)과 게이트절연막(34)이 일정 간격으로 제거되어 형성되는 에미터홀(도시되지 않음)들과, 상기 에미터홀에 형성되어있는 에미터팁(40)들을 구비하며, 상기 빗형상의 게이트전극(36)과 맞물리는 형상으로 게이트전극(36)과는 소정간격, 예를 들어 5∼10㎛ 정도 이격되어 집속전극(44)이 형성되고 모든 집속전극(44)들은 약 100Ω 정도의 외부 보호저항(46)을 거쳐 그라운드 되며, 각각의 집속전극(44)은 그 인입부에 별도의 내부저항(48)을 구비한다. 상기 내부저항(48)은 1∼5㏀ 정도의 저항 값을 가지는 다결정이나 비정질 실리콘층 등의 패턴으로 형성된다.

도 6은 도 5의 필드 에미터에서 집속전극과 게이트전극에 단락이 발생된 경우의 전압분포를 도시한 회로도로서, 단락이 발생된 라인부분에서만 집속전극의 전압이 증가되고 나머지 라인에서는 정상 동작한다.

도 7 및 도 8은 본 발명에 따른 내부 저항 패턴의 예로서, 다결정이나 비정질 실리콘층 패턴을 막대 형상으로 형성하거나, 지그재그로 형성하여 저항치를 증가시킬 수도 있다.

이상에서 설명한 바와 같이 본 발명에 따른 FED는 빗형상의 게이트전극과 그에 대응되는 형상의 집속전극을 가지는 FED의 필드 에미터에서 개별 집속전극의 인입부에 내부저항을 설치하였으므로, 집속전극과 게이트전극간의 단락으로 인한 소자 전체의 오동작을 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (5)

1. 후면기판상에 형성되어있는 캐소드전극과 빗 형상의 게이트전극과, 상기 게이트전극과 대응되게 형성되어있는 집속전극을 구비하는 FED의 필드 에미터에 있어서,

   상기 집속전극의 각 라인별 인입부에 내부 저항을 구비하는 것을 특징으로 하는 FED의 필드 에미터.
2. 제 1 항에 있어서,

   상기 내부저항이 다결정이나 비정질 실리콘층 패턴으로 형성되는 것을 특징으로 하는 FED의 필드 에미터.
3. 제 1 항에 있어서,

   상기 내부저항이 패널 실라인(seal line) 내부에 형성되며 게이트라인 픽셀 외부에 위치하는 것을 특징으로 하는 FED의 필드 에미터.
4. 제 3 항에 있어서,

   상기 내부저항이 게이트라인 개수와 동일하게 형성되는 것을 특징으로 하는 FED의 필드 에미터.
5. 제 4 항에 있어서,

   상기 내부저항과 집속전극 외부저항을 직렬로 연결하는 것을 특징으로 하는 FED의 필드 에미터.