KR19990077954A

KR19990077954A - 평면전계방출형평판표시장치

Info

Publication number: KR19990077954A
Application number: KR1019990008923A
Authority: KR
Inventors: 조규형; 정남성; 채균; 류태하; 홍종운; 류승탁; 김영기
Original assignee: 윤덕용; 한국과학기술원
Priority date: 1998-03-21
Filing date: 1999-03-17
Publication date: 1999-10-25
Also published as: KR100284539B1

Abstract

본 발명은 고속 진공 터널링 효과를 이용한 평면 전계 방출형 평판 표시장치에 관한 것으로서, 전계 방출 표시장치(Field Emission Display : FED)의 전자 방출을 위한 기존의 마이크로 팁(tip) 형태의 캐소드(cathode) 대신에 평면 형상의 캐소드 구조를 채택하고 캐소드의 하부에는 채널 절연층을 형성하며 채널 절연층의 하부에는 게이트(gate)를 두어 게이트의 전압 변화로 캐소드의 전자 방출량을 제어하고 전극의 순서를 애노드, 캐소드, 게이트의 순서로 채택함으로써, 구조와 제조공정의 단순화를 일거에 달성한 고성능의 전계 방출형 평판 표시장치에 관한 것이다.

따라서, 본 발명은 전극 간의 간격 조절이 용이하여 구동 전압의 크기를 대폭 줄일 수 있고, 소형에서 대형에 이르기까지의 모든 표시장치를 대체할 수 있는 구조상의 장점이 있기에 기존의 CRT, LCD, PDP, FED, LED, VFD, EL등이 사용되고 있는 대부분의 응용 제품에 대체 사용될 수 있으며 특히, 고속 동작이 요구되는 영상 표시 장치에 매우 적합하고, 기존의 반도체 공정 및 표시장치의 제작설비를 그대로 활용할 수 있는 제조 공정상의 장점을 갖는다.

Description

평면 전계 방출형 평판 표시장치{KAIST Field Emitter Display}

본 발명은 진공 터널링(tunneling)효과를 이용하여 낮은 구동 전압으로 장수명(long life)과 균일성(uniformity)을 갖출 수 있도록 한 평면 전계 방출형 평판 표시장치(KAIST Field Emitter Display : KFED)에 관한 것이다.

현재 지구상에 가장 많이 보급되어 있는 표시장치로는 음극선관(CRT)을 꼽을 수 있다. 하지만 점차 고선명도와 대화면을 가진 표시장치로 영상을 표현하고자 하는 욕구가 커짐에 따라 평판 표시장치로 관심을 돌리고 있는 실정이다. 기존에 나와 있는 평판 표시장치로는 LCD(liquid-crystal display), ELD(electroluminescent display), FED(field-emission display), PDP(plasma display pannel), VFD(vacuum fluorescent display), 평판 CRT(cathode-ray tube), 그리고 LED(light emitting diode)를 이용한 평판 표시장치 등이 있다.

이러한 평판 표시장치 중 전계 방출형 표시장치(FED)는 기본적으로 형광물질이 도포되어 있는 전면부재와 음극선 방출 소자가 구비되어 있는 배면부재를 소정 이격 거리를 유지한 상태로 그 사이에 진공 공간을 형성해서 결합하고, 전면부재와 배면부재간에 수 백볼트에서 수 십킬로 볼트의 전압을 걸어주면, 배면부재에 구비된 전자 방출 소자에서 방출된 전자가 강하게 가속되어 전면부재에 도포되어 있는 형광물질에 충돌함으로써 형광물질이 발광하도록 하는 단위 구조들로 구성되어 있다.

도 1은 마이크로 팁형 진공 트랜지스터(vacuum transistor)구조를 이용하여 구성한 종래의 전형적인 전계 방출형 표시장치의 한 화소에 대한 단위 구조의 단면을 보이고 있다.

동 도면에 도시된 바와 같이, 종래의 전계 방출형 표시장치는 전면판(3)의 하부에 투명 애노드 전극(4)과 그 하부에 형광체(5)를 도포한 전면판 구조(1)와, 배면판(6) 상부에 뽀족한 캐소드(cathode) 팁(tip,t)을 갖는 캐소드 전극(9)을 형성하고 캐소드 전극(9)의 상부에 절연층(8)을 형성하고 그 위에 게이트 전극(7)을 형성한 배면판 구조(2)로 구성되어 있다.

이러한 구성에 있어서, 캐소드 전극(9)과 게이트(gate) 전극(7) 사이에 강한 전계를 인가함으로써 캐소드 팁(t) 금속표면으로부터 양자역학적으로 튀어나오는 전자를 투명 애노드 전극(anode, 4)에 고전압을 걸어 가속화시켜서 애노드 전극(4)의 표면에 도포되어 있는 형광체(5)에 충돌시켜 빛을 발하게 하는 원리를 이용하고 있다.

진공내의 금속표면에서 적당한 자유전자 방출을 이루기 위해서는 0.5V/Å 이상의 전계를 인가하여야 하는데 이를 위해서는 금속 캐소드 팁을 중심으로 한 전자 방출부분의 게이트 전극 반경이 1um보다 훨씬 작아야 한다. 이러한 조건을 만족시키는 전계방출 표시장치의 마이크로 팁을 제조하기 위해서는 매우 큰 면적의 1um이하 반도체 사진 식각(lithography) 공정이 지원되어야 하며 1um이하의 고해상도를 유지할 수가 있어야 한다. 현재 반도체 공정기술이 상당한 발전을 이루어 이러한 반도체 공정기술과 기타 표시 장치의 제조 공정을 활용하면 소규모로는 가능하지만 실질적으로 대규모로 완성된 공정을 갖추는데는 아직도 많은 시간이 필요한 문제점이 있다.

전극간의 간격과 첨예한 전자 방출부의 형성이외에 전계방출 표시장치의 성공적인 구성을 위해서는 안정되고 낮은 일함수(work function)를 가지는 전자 방출 물질이 필요한데 이는 낮은 전압으로 구동을 하기 위함이다. 현재 이러한 전자 방출 물질로 몰리브덴(M₀)이나 텅스텐(W) 같은 금속을 이용한 마이크로 팁에 대한 연구사례가 많이 발표되고 있다. 몰리브덴이나 텅스텐 마이크로 팁은 기계적으로 상당히 강한 장점이 있으나, 일함수가 크며 팁 끝의 곡률반경을 작게하는데에도 한계가 있어 충분한 전자방출에 필요한 구동전압이 높은 실정이다.

최근에는 마이크로 팁을 표면처리하여 일함수를 낮추는 방법이나 다이아몬드계의 박막과 같이 일함수가 낮은 물질에 대한 연구가 진행되고 있으며 여러 각도에서 마이크로 팁 캐소드 개발이 진행중에 있다.

그러나, 현재 연구중인 마이크로 팁을 이용한 전계방출 표시장치는 여러 가지 문제점을 내포하고 있다.

첫째, 동작중 이온 스터퍼링등에 의한 팁의 손상이다.

둘째, 팁의 형성을 위한 공정상의 어려움이다. 전자 방출 효율은 표시장치의 휘도 및 해상도 구현과 직접적인 연관이 있으므로 마이크로 팁의 구조 및 형성 방법, 전극의 형태 및 간격과 관련된 구조적인 최적화와 전자 방출 재료의 선택이 매우 중요하다. 종래의 전계방출 표시장치의 구조적인 문제점으로는 우선 마이크로 팁의 형성 방법이 기술상의 난제로 여전히 남아 있다는 점과, 전극간의 간격 조절 방법 및 제조 방법이 어려움으로 남아 있다는 점이다.

셋째, 공간적인 균일성(uniformity)의 구현이 어렵다는 것이다. 마이크로 팁이 구성이 동일한 공정상에서도 균일성을 가지기가 쉽지 않다는 것이다. 각 화소는 여러개의 단위 셀(cell)로 구성이 되어 있어 몇 개의 불량 셀이 존재하더라도 화소의 기능에는 영향을 미치지 않지만 화소간의 마이크로 팁들의 형성이 일정하게 이루어지지 않아 영상 표시에 있어서 균일성이 나타나지 않는다는 문제점이 있다.

넷째, 깜박임(flicker)의 발생이다.

다섯째, 게이트 전극과 캐소드 팁 사이에 높은 전계에 의한 아크방전이 일어나 게이트나 캐소드 팁이 파괴되는 현상이 발생한다. 실제 공정 과정에서나 동작 중에 진공도가 떨어질 수 있으며 전극간의 간격이 매우 작으므로 작은 양의 금속 원자와 같은 불순물이 전극 사이에 증착되 있으면 쉽게 아크 방전이 일어날 수 있다.

여섯째, 게이트와 애노드 사이에 발생하는 아크 방전 문제이다. 전자의 가속을 위하여 애노드에는 고전압을 인가하는데 넓은 게이트 전극과 애노드 전극 사이에 방전이 일어날 수 있다.

이상의 기술적 과제는 현재 많은 개선이 이루어지고 있으나 근본적인 문제점의 제공은 전자의 방출이 이루어지는 마이크로 팁의 형성에서부터 나타나기 때문에 본 발명은 새로운 평면구조의 전계 방출형 평판 표시장치를 제공함으로써 이들을 해결하고자 한다.

본 발명은 상술한 종래의 문제점을 해소하기 위하여 안출한 것으로서, 전자 방출개소를 마이크로 팁과 같이 복잡하며 구현이 어려운 구조가 아닌 평면적인 형태를 취하도록 하여 집적도를 높일 수 있고, 빠른 응답특성, 고선명도 및 고해상도를 용이하게 구현할 수 있도록 한 전계 방출형 평판 표시장치를 제공하는데 그 목적이 있다.

본 발명에 따른 전계 방출형 평판 표시장치는 투명 애노드 전극 하부에 형광체가 도포되어 있는 전면판 구조와, 채널 절연층을 사이에 두고 그 상부에 전자 방출을 위한 캐소드 전극과 그 하부에 게이트 전극을 위치시킨 배면판 구조를 가지며, 상기 전면판 구조와 배면판 구조를 진공 상태하에서 상호 대향시켜서 결합한 형태를 단위 구조로 구성하고 상기 게이트 전극과 캐소드 전극간의 인가 전압 크기를 조절하여 전자 방출을 제어하는 것을 주된 특징으로 한다.

도 1은 종래의 전계 방출형 평판 표시장치(FED)의 단위 구조의 단면을 나타낸 도면

도 2a는 본 발명에 따른 평면 전계 방출형 평판 표시 장치의 단위 구조의 단면을 나타낸 도면

도 2b는 도 2a의 단위 구조에서 저일함수 물질을 캐소드 전극 위에 도포한 단위 구조의 단면을 나타내 도면

도 2c는 배면판의 제작공정을 고려한 일부 변형된 형태의 단면구조를 도시한 도면

도 2d는 도 2c의 단위 구조에서 저일함수 물질을 케소드 전극과 채널 절연층 사이에 도포한 구조를 도시한 도면

도 3은 도 2a, 도 2b, 도 2c 등의 단위 구조에서의 전자 방출과 발광의 개념을 도시한 도면

도 4는 도 2a, 도 2b, 도 2c 등의 단위 구조에서 캐소드 전극에 저항층을 삽입한 단위 구조를 도시한 도면

도 5는 도 4의 단위 구조에서 게이트 전극에 저항층을 삽입한 단위 구조를 도시한 도면

도 6은 전계 강도를 높이기 위한 여러가지 캐소드 전극 구조를 단면도와 대응하여 조감도로 도시한 도면

도 7a는 전계 방출형 평판 표시장치의 게이트와 캐소드를 도선으로 연결했을 때 형성되는 폐루프와 금속간의 접합과 접합에 존재하는 전하와 전기장을 도시한 도면

도 7b는 캐소드와 절연체 그리고 게이트와 절연체 사이에 저일함수 물질을 추가한 구조를 도시한 도면

도 8은 게이트와 캐소드 간에 1V를 인가했을 때 전위의 변화를 유한 요소법(finite element method)을 이용하여 모의실험한 결과를 도시한 도면

도 9a는 일함수가 낮은 금속을 채널 절연층 위에 두고 추가 절연층과 보호 게이트를 삽입하여 채널 공간에 노출시킨 구조를 도시한 도면

도 9b는 캐소드 전극에 저일함수 물질을 도포하고 그 위에 추가 절연층과 보호 게이트를 삽입한 단위 구조를 도시한 도면

도 9c는 도 9b의 단위 구조에서 게이트 전극과 캐소드 전극에 저항층을 삽입한 단위 구조를 도시한 도면

도 10은 도 9b의 단위 구조에서의 전자 방출과 발광의 개념을 도시한 도면

도 11은 양면형 전계 방출형 평판 표시장치의 구조를 여러 화소에 대해 도시한 도면

도 12는 캐소드 전극을 스프라이프(stripe) 형태로 구성한 양면형 고성능 전계 방출형 평판 표시장치의 구조를 여러 화소에 대해 도시한 도면

도 13a는 단일 기판상에 애노드 전극, 캐소드 전극 및 게이트 전극을 배치하여 구성한 일체형 전계 방출형 평판 표시장치의 기본 셀의 단면과 전자 방출 및 동작 개면을 도시한 도면

도 13b는 일체형 전계 방출형 평판 표시장치를 전면에서 조감한 구조를 도시한 도면

도 14는 반사형 전계 방출형 평판 표시장치의 구조를 여러 화소에 대해 도시한 도면

< 도면의 주요부분에 대한 부호의 설명 >

1 : 전면판 구조 2 : 배면판 구조

3 : 전면판 4 : 투명 애노드 전극

5 : 형광체 6 : 배면판

7 : 게이트 전극 8 : 채널 절연층

9 : 캐소드 전극 10 : 절연층 보호막

11a, 11b : 저일함수 물질 12a, 12b : 저항층

13 : 보호 게이트 14 : 보호 및 평향 게이트

15 : 절연체 격벽 16 : 애노드 전극 지지대

17 : 지지대 18 : 열린 구경(aperture)

19 : 중간판 20 : 게터(getter)

21 : 후판

본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.

도 2a는 본 발명에 따른 전계 방출형 평면 표시 장치에 대한 단위 구조의 단면을 나타낸 도면으로서, 배면판(6)의 상부에 캐소드 전극(9)을 위치시키되, 배면판(6)과 캐소드 전극(9) 사이에 채널 절연층(8)을 위치시키며, 캐소드 전극(9)의 상부에 절연층 보호막(10)을 형성하고 전자 방출을 제어하는 게이트 전극(7)을 채널 절연층(8) 아래에 위치시켜 구성한다.

또한, 전면판(3) 하부면에는 형광체(5)가 하부에 도포된 투명 애노드 전극(4)이 위치하며, 양(+)의 전압이 인가되는 투명 애노드 전극(4)은 방출된 전자를 가속하여 형광체(5)에 충돌시킴으로써 빛을 발하도록 구성한다.

한편, 도 2b는 도 2a의 기본 구조에서 낮은 일함수 특성과 좋은 기계적인 특성을 가진 저일함수 물질(11a)을 전자 방출 부위의 캐소드 전극(9) 위에 도포함으로써 낮은 구동전압으로도 높은 전자 방출 효율을 얻으며, 절연층 보호막(10)을 저일함수 물질(11a) 위에 도포하여 투명 애노드 전극(4)의 고전압에 의한 저일함수 물질(11a)에서 직접적인 전자 방출을 억제하도록 구성한다. 한편, 이하의 설명을 위하여 제시되는 도면에서는 캐소드 전극에 저일함수 물질을 코팅한 것으로 되어 있으나, 캐소드 금속을 표면처리하여 일함수를 낮게 하는 방법으로 대치하거나 혹은 저일함수 물질을 도포하지 않은 도 2a와 같은 구조를 이용해도 동일한 구현이 가능함을 전제로 한다.

도 2c는 도 2a와 도 2b의 기본 단위구조에 대하여 제작상의 공정을 고려한 배면판 구조의 일부 변형된 형태를 도시한 것으로서, 배면판(6) 평면 위에 바로 게이트 전극(7)을 형성시키고 그 위에 채널 절연층(8)을 형성시킨 후, 캐소드 전극(9)을 채널 절연층(8) 위에 올린 구조로서, 도 2a, 도 2b와 비교하여 공정상 편리한 점이 있으며 이하 후술하는 다른 도면들도 도 2a, 도 2b를 기준으로 도시하였으나 도 2c와 같은 구조로도 제작될 수 있음을 전제로 한다.

도 2d는 도 2c에서의 구조에서 저일함수 물질(11a)을 캐소드 전극(9)과 채널 절연층(8) 사이에 도포한 단위구조를 도시한 것으로 도 2b의 설명에서와 같이 동일한 효과를 얻을 수 있다.

다음에, 상술한 구성을 갖는 본 발명의 평면 전계 방출형 평판 표시장치의 동작 과정을 첨부한 도 3을 참조하여 설명하면 다음과 같다.

먼저, 게이트 전극(7)과 캐소드 전극(9)사이에 전압(V_GK)을 걸어 주면 채널 절연층(8)을 사이에 두고 강한 전계가 형성되어 전자의 터널링 효과에 의해 주로 캐소드 전극(9)의 가장자리 부분에서 진공중으로 전자가 방출되는데 이렇게 방출된 전자는 투명 애노드 전극(4)에 걸어준 전압(V_AK)에 의해 가속되어 형광체(5)와 충돌하게 된다.

이러한 평면적인 구조를 채택하면 기존의 전계방출 표시장치의 마이크로 팁 구조에 비해 제조가 간단하고 프린팅 기법으로 공정이 가능하므로 대형화면 구성이 용이하다. 또한, 기존의 전계방출 표시장치에서 고전압 형광체(5)를 사용할 경우 고전압 방전효과에 의한 플래시오버(flashover) 현상으로 마이크로 팁이 소손되는 문제점을 가지고 있으나 본 발명의 경우는 전자방출이 이루어지는 부분이 캐소드의 가장자리 부분으로서 작은 원형 혹은 다각형을 형성하고 있으므로 상당히 넓게 분포되어 있어 이러한 문제점이 상당 부분 해결된다.

다음에, 도 4는 캐소드 전극(9)과 전자 방출이 일어나는 저일함수 물질(11a) 사이에 캐소드 저항층(12a)을 도포하여 삽입시킨 것이 특징인 셀 구조이다.

이러한 구성에 있어서, 캐소드 저항층(12a)은 많은 전자 방출로 기인하는 마이크로 셀의 전류를 제한하기 위한 부하선(load line)과 같은 기능을 한다. 이러한 평면상의 구조를 가진 캐소드 저항층(12a)을 형성시킴으로써 전체 표시장치의 전자방출의 균일성이 향상될 수 있다. 또한 캐소드 저항층(12a)이 존재하기 때문에 캐소드 전극(9)과 게이트 전극(7)간에 전압이 인가될 때 단락시에도 흐를 수 있는 최대 전류가 제한되어, 단락된 셀만 제외하고 나머지 셀들은 모두 동작이 가능하므로 표시장치의 수율(yield)을 크게 높일 수 있는 장점이 있다.

저항층의 삽입을 캐소드에만 국한시킬 필요는 없으며, 도 5와 같이 채널 절연층(8)과 게이트 전극(7) 사이에 게이트 저항층(12b)을 삽입하고 게이트 전극(7)을 게이트 저항층(12b) 위에 형성시킨다면 도 4의 경우보다 셀의 단락시 향상된 보호성능을 보일 수 있다.

도 6은 전계강도를 높여 방출전류를 증가시키기 위한 여러 가지 형태의 캐소드 전극 구조((a),(b),(c),(d))를 평면도로 도시한 것이다. 캐소드 전극의 가장자리 부위에서 방출되는 전류의 크기는 일함수와 전계강도의 함수이며 일함수가 낮을수록, 전계강도가 강할수록 방출전류가 증가한다. 따라서 동일한 인가전압 하에서 캐소드의 전자 방출 영역, 즉 캐소드 전극의 가장자리의 곡률반경을 작게 할수록 전계강도가 강해지고 방출전류가 증가한다. 도 6에서 보듯이 본 발명의 단위셀은 평면형 구조이므로 캐소드 전극을 뾰족한 모양이나 원형 또는 다각형등 다양한 형태로 제작이 가능하다.

본 발명의 핵심은 진공중의 캐소드 전극으로부터의 전자방출에 있으므로 이를 좀더 깊이 있게 이해하기 위해 금속에서 진공으로의 전자방출현상을 살펴보기로 한다.

금속에서 진공으로 전자가 방출되는 현상은 매우 큰 전기장에 의해 금속 표면의 전위 장벽의 높이와 폭이 줄어들어 터널링 효과에 의한 전자의 이동에 기인한다. 일반적인 금속 내부의 전자를 진공으로 방출시키는데 필요한 전기장의 세기는 10⁹[V/m]이상이어야 한다. 이러한 금속들은 일반적으로 순수 금속들이고, 약 3∼5eV 정도의 일함수를 가진다. 하지만 특정 금속 화합물이나 비금속으로서 다이아몬드 또는 유사다이아몬드(Diamond Like Carbon : DLC)는 낮은 일함수를 가지며 10⁷∼10⁸[V/m] 정도의 전기장에서도 일반 금속과 비슷한 크기의 방출전류를 얻는다. 이러한 일함수가 낮은 금속을 캐소드 물질로 사용하면 낮은 전압에서 구동할 수 있는 전계 방출형 표시장치를 만들 수 있다.

금속에서 진공중으로 방출되는 전자의 전류 밀도는 Fowler-Nordheim 방정식을 따르는데 하기의 수학식 1과 같이 주어진다.

여기에서 Φ는 급속의 일함수에 해당하는 전위차, t(y)는 방출된 전자의 이미지 힘(image force)을 고려한 타원 함수(elliptic function), ν(y)는 거의 1인 타원함수, E는 금속표면에 가해진 전기장의 세기를 표시한다. 또한, 이러한 금속의 표면에서 미시적인 돌출이 있을 수 있는데 이러한 돌출로 인한 전류의 증가량은 수백에서 수천 배에 달하는 것으로 일반적으로 알려져 있다.

도 2a, 도 2b, 도 2c의 구조를 예를 들면, 전류의 크기는 캐소드로부터 방출되는 전자에 의해서 결정되는데, 전자의 방출량은 게이트 전극과 인접한 캐소드 전극 가장자리의 전계의 세기와 캐소드를 구성하는 금속의 일함수의 크기에 따라 달라진다. 캐소드 전극 가장자리의 전계 강도는 캐소드와 게이트간에 인가하는 전압의 크기와 그 사이의 채널 절연층의 두께 및 채널 절연층의 유전율의 함수가 된다.

따라서, 수학식 1로부터 캐소드 금속의 일함수(qΦ)와 전계의 세기가 주어지면 전류밀도(J)를 알 수 있게 된다. 전류 밀도를 크게 하기 위해서는 일함수가 작은 물질을 사용하고, 캐소드 전극의 가장자리 곡률반경을 작게하고 캐소드-게이트간의 전압을 증가시켜 전계의 세기를 크게 해야 한다. 종래의 전계 방출형 표시장치 구조에서의 캐소드 팁과 게이트 전극간의 간격이 본 발명인 평면 전계 방출형 표시장치 구조의 채널 절연층의 두께에 해당하기 때문에 전자의 방출 효율을 향상시키기 위해서는 채널 절연층의 두께를 얇게 할 필요가 있다.

종래의 전계 방출형 표시장치 구조에서는 캐소드 팁과 게이트 전극간의 간격을 1um이하로 작게 제작하고자 하는 경우에 캐소드 팁과 게이트 전극 사이에 아크 방전에 의한 전극 파괴가 일어날 수 있으므로 두 전극간의 거리를 작게하는데 한계가 있다. 따라서 방출 전류를 증가시키기 위해서는 캐소드 팁 첨두의 곡률 반경을 작게하여 전계강도를 높이는 방식을 취하지만 충분한 방출전류를 얻기 위해서는 게이트 전압을 크게 할 수밖에 없는 구조적 단점이 있다. 게이트 구동전압이 크면 고전압 구동 IC를 사용해야하므로 제품가격이 높아지고 전력소모도 증가하게 된다.

그러나, 본 발명의 구조에서는 게이트와 캐소드 사이에 채널 절연층이 존재하여 아크 방전을 방지하므로 종래의 구조에서의 아크 방전에 의한 게이트 파괴를 막을 수 있고 채널 절연층의 두께를 작게하므로써 종래의 구조에서보다 충분히 낮은 게이트 전압에서 전자방출이 일어나게 할 수 있다. 따라서 MOS 공정으로 제작한 저전력 저전압 구동 IC를 사용하여 구동이 가능하므로 가격 경쟁력이 있는 제품을 생산할 수 있다. 또한, 채널 절연층의 비유전율을 ε_X라 할 때 채널 절연층과 캐소드 전극이 인접하는 진공 채널에서의 전장의 세기 E가 ε_X배만큼 증가하며, 캐소드의 가장자리 부분에 존재하는 작은 곡률 반경에 의해서 전기장의 세기가 더욱 증가하는 효과가 있으므로 전류밀도(J)를 크게 증가시킬 수 있다.

만일 캐소드 금속을 텅스텐(W)이나 몰리브덴(Mo)으로 선택하는 경우에는 일함수가 약 4.5eV 정도로 주어지며 이것은 지나치게 큰 값이된다. 반면 다이아몬드 혹은 DLC는 아주 낮은 일함수를 가지며 이러한 물질로 캐소드를 형성할 경우 낮은 전계강도에서도 원하는 전류밀도를 얻을 수 있다. 다른 한편으로 저일함수 물질의 도전성(conductivity)과 제작 공정을 고려하여 전도성이 좋은 도전체로 캐소드를 형성시킨 다음 그 위에 저일함수 물질을 코팅하는 방법을 생각할 수 있다. 낮은 일함수를 가지면서 화학적으로 안정하고, 열과 전기 전도성이 뛰어나며, 고온에서의 안정성이 뛰어난 다이아몬드 또는 DLC 같은 물질을 표면코팅하여 전자 방출의 안정성 및 방출 특성을 향상시킨 예가 보고되고 있다.

캐소드 전극 위에 일함수가 낮은 물질을 코팅하는 경우에는 두 물질간의 일함수 차이로 인한 문제점은 없는지 알아보아야 한다. 좀 더 나아가서 게이트 금속과 캐소드 금속이 서로 다른 일함수를 가질 때에도 유사한 문제이며 또한 게이트와 캐소드간을 연결하는 도선의 일함수가 다를 때에 이종 금속간의 접합부에서 발생할 수 있는 문제에 대해서도 알아보아야 한다.

이와 같은 관계를 살펴보기 위하여 일함수가 서로 다른 두 종류의 금속을 절연체를 사이에 두고 접합시키며 절연체의 두께가 다른 경우, 다시말하면 두 금속간의 거리가 각각 d_m1, d_m2인 두가지 경우에 대해 d_m1<<d_m2라 가정하기로 한다. 두 금속간의 일함수의 차이값을 qΔΦ_m=qΦ_m1-qΦ_m2로 표시할 때 여기에서 ΔΦ_m은 두 금속간에 존재하는 전위차를 의미하게 된다. 즉, ΔΦ_m이라는 전위차가 절연물을 사이에 두고 존재할 때 각각의 금속과 절연물 사이의 경계면에는 일정량의 전하(±ΔQ)가 존재하게 되며 절연물 내부에는 전장이 형성된다.

이때, 두 금속 양단에 외부에서 전압을 인가할 때 아주 큰 전위차가 걸리는 경우를 제외하면 절연 이격거리가 큰(d_m2) 경우에는 전자가 절연체를 건너 갈 수 없으므로 전류가 흐르지 않는다. 그러나, 이격거리가 아주 짧은(d_m1) 경우에는 터널링 효과에 의하여 쉽게 절연체를 통과하여 지나갈 수 있게 된다.

전술한 원리를 바탕으로 도 2a, 2b, 2c의 구조에서 캐소드와 게이트 금속을 도선으로 연결한 경우를 가정하여 캐소드와 게이트간의 접합면을 확대한 것을 도 7에 도시하였다. 동 도면에서 캐소드, 케이트 및 도선은 모두 알루미늄이고 캐소드의 일부는 도전성 저일함수 물질로 코팅되어 있다고 가정한다. 여기에서 캐소드와 채널 절연층 그리고 게이트를 연결하는 점선을 따라 생각해 보면 캐소드 - 접합1 - 저일함수 물질 - 접합2 - 게이트의 구조로 연결되어 있음을 알 수 있다. 즉, 두 종류의 금속이 두 곳의 접합을 사이에 두고 폐루프를 형성하고 있는 것이다. 그런데 접합 1은 이격거리가 없이(d_m1≒0) 직접 연결되어 있으므로 두 도전체간의 일함수 차이에 의한 전위차는 접합점을 사이에 두고 존재하지만 터널링 효과에 의하여 두 도전체간의 전자이동이 자유로우며 이런 경우를 통상 저항성 접합(Ohmic contact)이라 칭한다.

한편, 저일함수 물질과 게이트간의 접합2의 이격거리(d_m2)는 접합1의 이격 거리(d_m1)에 비하여 매우 멀리(d_m1<<d_m2) 떨어져 있으므로 터널링 효과를 기대할 수 없어 전자가 이동할 수 없다. 하지만 저일함수 물질과 게이트 사이에는 물질간의 일함수 차이에 해당하는 크기의 전위차가 채널 절연층을 사이에 두고 존재하게 된다. 따라서 채널 절연층의 양측 접합경계면은 ±ΔQ의 전하가 각각 존재하게 된다.

즉, 도 7a의 접합2를 확대한 도면에서와 같이 채널 절연층을 사이에 두고 +ΔQ는 캐소드측의 저일함수 물질 쪽에 -ΔQ는 게이트 쪽에 각각 존재하여 채널 절연층 내부의 전장의 방향은 캐소드에서 게이트를 향하여 존재하게 된다. 상술한 바와 같은 방향으로 존재하는 전장에 의해 게이트와 캐소드 사이에 전압을 인가하여 전자 방출을 시키고자 할 때 극복해야 할 오프셋(offset) 전압으로 작용하며 캐소드로부터 전자 방출을 저해하는 영향을 준다. 따라서 이러한 오프셋 전압을 낮추기 위해서는 게이트 측의 도체 역시 낮은 일함수를 가지도록 해야 함을 알 수 있으며, 도 7b는 캐소드 측에 코팅한 저일함수 물질을 게이트 전극에도 코팅하여 오프셋 전압을 낮춘 구조를 보여주며 여기에서 게이트 측에 형성되는 접합3은 접합1과 마찬가지로 저항성 접합이 되므로 게이트와 캐소드간에는 더 이상 오프셋 전압이 존재하지 않게 된다. 도 7b의 경우는 저일함수 물질을 캐소드 측 도체위에 코팅하는 대신 채널 절연층 위에 먼저 도포한 후 그 위에 캐소드 도체를 도포하여 구성한 형태이며 이 경우에도 전술한 바와 마찬가지로 동일한 동작을 하게 된다.

이번에는 캐소드 표면의 저일함수 물질로부터 진공 중으로 전자가 튀어나올 수 있는 가능성 여부에 대해 살펴본다. 저일함수 물질의 끝부분을 시작점으로 오른쪽 채널 방향을 도 7a, 7b에 보인 바와 같이 x방향으로 표시하기로 하자. 이때 x=0인 점에서 저일함수 물질로부터 진공 중으로 전자가 넘어오기 위해서는 일함수의 차이를 극복해야 한다. 즉, 채널의 준위는 진공 준위(vacuum level)이므로 저일함수 물질 자체의 일함수를 어떻게 극복할 수 있는가 하는 것이 문제가 된다. 이것은 게이트와 캐소드 사이에 전압을 인가함으로써 터널링 효과에 의해서 가능하게 된다. 즉, 게이트와 캐소드 사이에 전위차가 존재하게 되면 전계의 세기는 E=V/d의 관계로부터 대략 정해지게 된다. 이때, x방향으로도 전계가 존재하며 이것을 가장자리 전계(fringing field)라고 말한다. 이 가장자리 전계의 크기는 x=0 근처에서 최대가 되며 x가 점점 커짐에 따라 감소하게 된다.

도 8은 이와 같은 경향을 보여 주는 도면으로서, 캐소드와 게이트 사이의 이격거리(d_m2)를 20nm로 하고 그 사이에 1V의 전위차를 인가하였을 때, x방향으로 전위분포를 도시한 것이다.

여기에서 가장 중요한 값이 x=0 부근에서의 전계의 세기(동 도면에서 x방향으로의 전위곡선의 기울기)이며 수학식 1의 Fowler-Nordheim 방정식으로부터 전계의 세기가 커질수록 방출되는 전자의 양이 많아짐을 알 수 있다.

한편, 도 8의 결과는 캐소드와 게이트 사이의 채널 절연층을 진공으로 가정하였을 때 얻어진 결과이며 채널 절연층의 유전율을 고려하면 많은 차이가 나게 된다. 예를 들어 SiO₂를 채널 절연층 재질로 사용하는 경우를 살펴보자. SiO₂의 비유전율을 ε_r≒4 라고 할 때 상술한 바와 동일한 조건에서 x방향의 전계의 세기가 도 8의 경우와 거의 동일한 크기를 가지도록 하기 위해서는 캐소드와 게이트간 이격거리(d_m2)를 ε_r배 즉, 약 80nm로 하여야 한다. 따라서 채널 절연층 SiO₂내부에서의 전계의 세기 E는 이격거리 d_m2가 4배로 증가하는 경우에 동일한 게이트-캐소드간 전위차 1V에 대해서 4분의 1로 감소하게 되나 전속 밀도 D는 D=ε₀ε_rE의 관계로부터 이전과 동일한 값을 유지하게 된다. 진공 채널에서의 x방향의 전계의 세기는 전속 밀도 D가 게이트로부터 채널 절연층-진공 채널의 일부-캐소드와 같은 경로로 형성되며 진공 채널을 통과하는 경로가 길어질수록 약해지겠지만 캐소드 전극의 가장자리에서 경계조건을 생각할 때 캐소드와 인접하는 가장자리 진공 채널의 전속 밀도 D는 인접하는 채널 절연층 내부에서의 전속 밀도와 크게 다르지 않으므로 캐소드와 인접하는 채널의 진공 가장자리에서 전계의 세기 E의 크기는 인접하는 채널 절연층 내부에서보다 약 ε_r배 강하게 된다. 바꾸어 말하면 x=0 부근의 진공 채널 가장자리에서 가장 강하고 x가 증가함에 따라 감소해 가는 경향을 보이게 된다. 결과적으로 캐소드측 저일함수 물질로부터의 전자 방출은 채널과 인접한 가장 자리 부근(x=0)으로부터 전계의 세기가 가장 강한 진공 채널 중으로 방출되게 되며 방출된 전자는 게이트에 인가되어 있는 전위에 이끌려 일정량의 전자가 채널 영역의 절연층 위에 쌓이게 되고, 이런 상태에서 일부 전하는 애노드 전위에 이끌려 빠져나가면서 다시 동일한 양만큼 캐소드로부터 공급되는 형태로 전류의 흐름이 형성된다. 한편, 진공중으로 방출되어 채널의 절연층 위에 존재하는 전자는 채널 절연층의 두께와 채널 절연층 표면에 형성되는 표면에너지 준위에 의하여 상당한 고압이 인가되지 않는 한 게이트 측으로의 터널링은 쉽게 일어나지 않으며, 게이트 측의 안전한 인가 전압 범위는 채널 절연층의 종류 및 두께의 함수가 된다.

상술한 설명은 캐소드의 표면에 도전성 저일함수 물질이 코팅되어 있는 경우에 대한 것이며, 비도전성 물질인 다이아몬드 또는 DLC와 같은 물질이 코팅되어 있는 경우에는 저항성 접합을 잘 설명하기 어렵다. 하지만, 이 경우에도 상술한 바와 유사하게 코팅된 표면으로부터 낮은 전장의 세기에서도 전자 방출이 쉽게 잘 일어나는 현상이 실험적으로 관측되었다.

또한, 캐소드 표면을 탈출한 전자가 애노드 전압에 의한 전계에 이끌려 움직이면서 애노드 전류가 흐르기 시작하면, 이 전류의 크기가 게이트에 의해서 쉽게 조절될 수 있는가 하는 문제를 고찰해야 한다. 애노드에 인가되는 전압이 높을수록 가속되는 전자의 에너지가 크며 고전압 형광체를 사용하면 발광효율을 높일 수 있어서 바람직하나, 종래의 마이크로 팁형 전계 방출 표시장치에서는 플래시오버 현상이 발생할 수 있다. 플래시오버 현상이란 도통상태에 있는 캐소드 전류를 게이트 전압에 의해서 통제할 수 없게 되는 현상을 말하며, 도 3의 설명에서와 같이 본 발명의 구조에서는 이러한 문제를 상당 부분 해결할 수 있다.

애노드 전압이 매우 높은 경우에 본 발명의 구조에서 플래시오버 현상을 확실하게 방지하기 위해서는 도 9a, 도 9b, 도 9c와 같은 구조가 도 2a, 도 2b, 도 2c의 구조보다 더 바람직하다. 이러한 구조는 배면판 구조의 최상부에 보호 게이트 전극(13)을 위치시킨 것이 특징이며, 캐소드 전극(9) 위에 또다른 절연층(10)을 두고 그 위에 보호 게이트 전극(13)을 형성하되 캐소드 측의 전자 방출이 일어나는 영역이 애노드 측 고전압으로부터 보호될 수 있도록 보호 게이트 전극(13)을 캐소드 전자방출 영역보다 돌출된 형태로 형성한다. 또한 이 구조에서 보호 게이트 전극(13)을 구성하는 도체는 일함수가 높은 금속을 선택하여 애노드의 고압에 의한 보호 게이트 금속으로부터 직접적인 전자 방출을 방지해야 한다.

보호 게이트가 추가된 구조의 구동 방법은 도 10과 같다. 도 10을 도 3과 비교하여 보면, 추가된 보호 게이트 전극(13)에 캐소드 전극(9)보다 더 낮은 음의 전압(V_GK2)을 인가한 것이다. 보호 게이트(13)의 인가 전압 V_GK2를 조절함으로써 캐소드 측 저일함수 물질(11a)층을 애노드측 고압(V_AK)으로부터 적절히 차폐(shield)하며 표면 전계의 세기를 낮게 하거나 혹은 음의 전계를 유지하는 것도 가능하게 되므로 제어 게이트에 의한 캐소드측 전류제어가 가능하게 되고 플래시오버 현상을 방지할 수 있다.

전술한 바와 같은 기본 원리로 동작하는 단위 셀 구조의 평면 전계 방출형 표시장치를 이용하여 다수의 화소를 구현하는데 중점을 두어 살펴보면 다음과 같다.

도 11은 단위 셀의 예시도를 포함한 전체 평면 전계 방출형 표시장치의 구성을 나타낸 것이다. 우선, 유리기판, 실리콘, 금속판 등의 배면판(6) 위에 게이트 전극(7)을 형성시킨다. 게이트 전극(7) 위에 채널 절연층(8)을 형성시키는데 절연파괴의 정도를 감안하여 두께를 설정한다. 채널 절연층(8) 위에 반도체 사진 식각 공정이나 프린팅(printing) 공정등을 이용하여 캐소드 전극(9)을 형성하고 그 위에 각각의 단위 셀에서의 최대 전류를 제한하기 위해 도 4와 같이 저항층을 형성시킬 수도 있다. 그리고 전자 방출 효율을 증대시키기 위해 일함수가 낮은 물질을 저항층 위에 코팅한다. 고압의 애노드 전극에 의해 발생할 수 있는 문제를 해결하기 위해 도 10에서와 같이 일함수가 낮은 재료를 코팅한 후 절연층을 그 위에 형성시키고 보호 게이트 전극을 절연층 위에 추가하여 배면판 구조를 완성한다.

여기에서 채널 절연층(8)과 캐소드 전극(9)의 가장자리와 접촉되는 경계면에서 높은 전자 방출 효과를 얻기 위해서 캐소드 가장자리의 곡률반경을 최소화하거나, 도 6에서와 같이 캐소드 전극 형태를 가장자리에서 전계강도를 높이는 형태로 적절한 구조를 선택할 수 있다. 또한, 배면판(6)에는 전면판(3)과의 일정한 간격을 유지시켜주기 위해서는 스페이서(spacer)가 반드시 필요하다. 스페이서는 고진공에서도 배면판(6)과 전면판(3) 사이의 간격을 일정하게 유지할 수 있는 기계적 강도를 지니며 작은 크기로 가늘고 길게 제작 가능해야 하고 절연성이 좋아야 한다. 지금까지 알려진 재료로는 IC 공정에서 절연재료로 쓰이는 폴리이미드(polyimide)와 같은 것이 있으며 종래의 전계 방출형 표시장치에 사용 가능한 재료는 모두 본 발명의 구조에 적용할 수 있다. 스페이서는 도 11에서와 같이 지지대(supporting pillars, 17)와 같은 형태뿐만 아니라 PDP에서 사용하는 격벽 형태로 제작할 수도 있다. 격벽 구조를 스크린 프린팅 방법을 이용하여 전면판과 배면판에 상호 직각 대향하게 구성을 하여 접합을 시키면 교차지점마다 화소가 하나씩 형성이 된다.

한편, 전면판(3)의 구성은 유리 기판위에 우선 얇은 투명 도전막(ITO)을 형성시킨다. 투명 도전막은 애노드 전극(4)으로 이용되며 형광체(5)에 의해 발생되는 빛을 투과시킨다. PDP에서와 같이 투명 도전막 애노드에는 전류의 용이한 수집(collection)을 위하여 화면 표시에 지장이 없는 배치로 버스 전극(bus electrode)을 병설할 수도 있다. 투명 도전막의 막위에 형광체(5)가 도포되는데 형광체의 종류는 인가하는 구동 전압과 전류의 크기와 빛 효율을 감안하여 고전압 형광체와 저전압 형광체 중에서 택일하여 사용할 수 있다.

방출된 전자가 애노드 전계에 의해 가속되어 형광체(5)와 충돌하게 되면 가시광선이 투명 도전막 애노드(4)와 전면판(3)을 통과하여 빛 방출이 이루어진다. 색상을 표현하기 위해 형광체는 빨강, 초록, 파랑 빛을 발하는 물질을 각각 구분하여 상판에 적절히 도포하게 되는데, 이때 게이트 전극(7)과 캐소드 전극(9)의 전압을 적절히 선택함으로서 원하는 화소에서 색상을 얻을 수 있다. 형광체의 자발광으로 색상 구현이 어려운 경우에는 백색광의 형광체를 사용하고 이로부터 3색을 분리하기 위해 색상 필터를 전면판의 투명 도전막 위에 배치시킨 구조를 채택할 수도 있다. 전면판(3)과 배면판(6) 사이에는 고진공 상태를 유지해야 하는데 이는 캐소드에서 방출된 전자가 상판의 형광체에 도달하기까지 공기 분자와의 충돌을 피하기 위함이다.

도 12는 도 11에서 제시한 셀 형태와는 달리 스트라이프(stripe) 형태의 캐소드 전극을 제시하고 있다. 이 스트라이프 형태를 도 13b에서와 같이 빗살무늬 형태로 대체할 수도 있다. 스프라이프 형태의 셀 구조는 확대된 단면도에 예시되어 있는데 기본 단면 구조는 도 11에 제시된 구조와 동일하다. 즉, 게이트 전극(7) 위에 채널 절연층(8)을 두고 그 위에 캐소드 전극(9)과 저일함수 물질(11a), 절연층 보호막(10) 등이 형성된 구조이고 필요에 따라 보호 게이트를 추가할 수도 있다. 전자가 방출되는 부분은 게이트 전극(7)과 채널 절연층(8)을 사이에 두고 접합을 이루는 저일함수 물질(11a)의 경계면이므로 여기에서도 도 11의 구조에서와 같이 전자 방출 부분이 넓게 분포되어 있다. 도 11, 도 12와 같은 구조 이외에도 도 6에 도시한 것과 같이 여러가지 형태의 캐소드 구조에 대해 평면 전계 방출형 표시장치를 만들 수 있으며 이는 물질의 특성, 인가 전압 등에 따라 그 구조를 달리할 수 있다.

본 발명의 원리를 이용하여 평면 전계 방출형 표시소자는 구성하는 방법에 따라 크게 세가지로 분류할 수 있으며, 도 11, 도 12와 같이 전면판에 애노드 전극과 형광체, 배면판에 캐소드와 게이트가 형성된 양면형과, 도 13a, 도 13b와 같이 동일한 평면 위에 캐소드 및 게이트 전극과 형광 물질이 도포된 애노드 전극을 형성한 일체형, 도 14와 같이 캐소드의 게이트 전극이 있는 전면판과 형광체와 애노드 전극이 형성된 중간판, 게터(getter)가 있는 후판으로 구성된 반사형이 있다.

도 13a, 도 13b의 구조는 전면판 및 배면판에 각 구성 요소들이 분포되어 있지 않고 배면판에 모든 전극과 형광체가 일체 형성되어 있으므로 이전의 구조와 대별하여 일체형이라고 할 수 있다. 일체형 구조에 있어서 기본적인 단위 셀의 구조 및 전자 방출 원리는 양면형과 동일한다. 도 13a는 일체형 구조에서의 2개의 단위 셀 구조의 단면을 나타낸 것이다. 단면에서 각 셀은 절연체 격벽(15)으로 분리된다. 이 절연체 격벽(15)은 스크린 프린팅 기법 등을 통해 만들어 질 수 있으며 이 격벽구조 대신 도 11과 도 12에 보이는 절연 지지대를 세워서 구성하는 것도 가능하다. 이 격벽 또는 절연 지지대 위에 투명한 유리 전면판(3)을 덮어 형광체(5)에서 발광된 빛을 통과시킨다. 투명 유리 전면판(3)은 형광체(5)에서 발생된 빛만 통과시키므로 기계적인 강도와 광학적인 투과성이 적절히 유지된다면 별도의 공정이 필요없어 제조 공정이 간단해지는 잇점이 있다.

배면판(6)과 게이트 전극(7) 위의 채널 절연층(8) 위에 캐소드 전극(9)을 각 단위 셀의 양 가장자리에 각각 위치시키고, 단위 셀 구조의 가운데에 절연물질로 두껍게 만든 애노드 전극 지지대(16)를 만든 다음 그 위에 형광체(5)를 상부에 도포한 애노드 전극(4)을 형성시킨다. 각 캐소드 전극(9) 위에는 양면형과 마찬가지로 전자 방출을 발생시키고자 하는 영역에만 선택적으로 표면 처리를 통하여 일함수를 낮추어 주거나 혹은 저일함수 물질을 코팅할 수도 있다.

또한, 캐소드 전극(9)의 형태를 도 13b의 전면 조감도에 보이는 바와 같이 빗살무늬 형태로 할 경우는 빗살 형태의 끝부분의 곡률반경이 작기 때문에 대부분의 전자가 이곳에서 방출되며 방출 효율이 높아진다. 따라서 빗살 형태의 캐소드 구조를 채택할 경우는 캐소드 금속의 종류에 따라서는 표면처리나 저일함수 물질의 코팅 과정을 생략할 수도 있다. 보호 및 편향 게이트(14)는 캐소드와 애노드 사이에 위치시키되 채널 절연층(8) 위에 약간의 두께를 가진 절연층을 먼저 형성시킨 뒤 그 위에 위치시키며 애노드 전극 지지대(16) 보다는 높고 절연체 격벽(15) 또는 절연 지지대 보다는 낮은 금속 격벽으로 되어 있으며 애노드 측의 고전압으로 인한 캐소드 측의 플래시오버 현상을 방지하고, 캐소드 측에서 방출되는 전자가 곡선을 그리며 운동하여 애노드 상판에 도포된 형광체(5)를 전면에서 가격하도록 하는 역할을 한다. 보호 및 편향 게이트(14) 사이에 위치하는 애노드 전극(4)은 상대적으로 크고 두껍게 만들어진 애노드 전극 지지대(16) 위에 편평하게 형성되며 이것은 고전압이 인가되는 애노드 전극(4)과 게이트 전극(7)의 사이에 충분한 절연을 위함이다.

도 13a를 참고로 동작 과정을 설명하면 다음과 같다.

양면형과 마찬가지로 게이트 전극(7)과 캐소드 전극(9) 사이에 전압(V_GK)을 걸어주면 채널 절연층(8)을 사이에 두고 전계가 형성되며 이에 따라 저일함수 물질(11a)이 도포된 쪽의 캐소드 전극(9)의 가장자리에서 전자 터널링 효과에 의해 전자가 방출되며 이는 셀의 양끝에 있는 캐소드 전극(9) 가장자리 부위에 존재하는 애노드 전극(4)에 걸린 전압(V_AK)에 의해 형성된 전계에 이끌려 나가게 된다.

이때, 보호 및 편향 게이트 전극(14)은 캐소드의 전압에 대해 양 또는 음의 전압(Vpk)으로 조절이 가능하도록 되어 있어 애노드의 고압으로부터 캐소드를 보호하는 역할을 하고, 또한 높이가 애노드 전극(4)보다 높게 만들어져 있으므로 캐소드 전극(9)의 전자 방출 부위까지 형성된 전계에 의해 전자가 곡선을 그리면 가속되어 애노드 전극(4) 표면에 도포된 형광체(5)에 전면으로 충돌할 수 있게 된다.

보호 및 편향 게이트(14) 바로 아랫 부분에 또 하나의 절연층을 추가한 것은 게이트 전압(V_GK)과 보호 및 편향 게이트 전압(Vpk) 차이에 의한 절연층과의 경계면에서 발생할지도 모를 불필요한 전자 방출을 억제하기 위함이다.

본 일체형을 전면에서 조감한 도 13b는 세로로는 절연체 격벽으로 나뉘어져 있는 열(column)이 있고 가로로는 절연판 아래의 게이트 전극이 행(row)으로 배열돼 있음을 보여주고 있다. 게이트 전극(7)은 캐소드 전극(9) 밑에서 특히 길게 해 놓은 것을 알 수 있는데, 그 이유는 캐소드 전극(9)의 가장자리 부분에만 집중적으로 전계가 걸리도록 하고 다른 부분에 의한 불필요한 커패시턴스 성분을 줄여 구동 전력 손실을 줄이기 위함이다. 도 13a에서와 같이 열로 이루어진 셀들은 절연체 격벽(15)으로 나뉘어져 있고 절연체 격벽(15) 가까운 쪽엔 캐소드 전극(9)이 위치하고 있으며 가운데 부분에 애노드 전극(4)이 위치하고 중간에 보호 및 편향 게이트(14)가 위치하고 있음을 알 수 있다. 이상에서 기술한 일체형은 애노드와 캐소드를 각기 다른 면에 부착하는 양면형에 비해 모든 구조를 기판 한면에 나열하는 구조이므로, 제조와 조립의 편리성이 있다.

도 14는 반사형 평면 전계 방출형 평판 표시장치의 구조로서, 전면판(3)에 투명 전극으로 캐소드 전극(9)과 게이트 전극(7) 만들어 형광체(5) 발광이 전면판(3)을 통과해 보이도록 하고, 중간판(19)에는 알루미늄과 같이 빛의 반사율이 높은 금속으로 애노드 전극(4)을 형성하고 그 위에 형광체(5)를 도포하여 만든다.

또한, 형광체(5)가 도포된 영역 사이에 많은 열린 구경(aperture, 18)을 만들어 형광체(5)의 발광으로 인해 발생하는 기체 분자들이 자유롭게 지나갈 수 있도록 하고, 후판(21)에는 다공질의 게터(20)를 위치시켜 중간판(19)에 있는 열린 구경(18)을 통해 들어오는 기체 분자들을 빠르게 흡수한다.

도 11, 도 12에서의 양면형 구조는 형광체의 발광으로 인한 빛에는 전면판을 통과하여 표시장치 외부로 나오는 것과 표시장치 내부의 배면판 쪽으로 향하는 두가지 방향이 있으므로 실제 발광되는 빛의 반 만이 시각적인 효과를 발생시킨다. 그러나, 도 14의 반사형 구조에서는 형광체의 발광으로 인한 빛이 전면판으로 바로 향하거나 알루미늄과 같은 애노드 금속에 반사되어 전면판 쪽으로 향하기 때문에 발광으로 인한 빛은 거의 모두 전면판을 통해 외부로 나온다. 따라서 이러한 반사형 구조는 양면형 구조에 비해 발광 효율이 거의 두배가 된다. 양면형 구조와 비교해 볼때 같은 빛을 발하기 위해서는 형광체와 충돌하는 전자의 수를 반으로 줄이거나 애노드 전압을 낮추어 충돌하는 전자의 에너지를 낯출 수 있다. 따라서, 이와 같은 반사형 구조는 낮은 애노드 전압을 가할 수 있으므로 저전압 전계 방출 표시장치에 유리하다.

전계 방출형 표시장치는 안정된 전자 방출 특성을 얻기 위해서는 내부의 고진공을 유지해야 하며 이를 위해 기체 분자들을 잘 흡수하는 물질인 게터를 장치 내부에 설치한다. 도 11, 도 12, 도 13a의 양면형이나 일체형 구조는 게터를 형광체 가까이 설치할 수 없으나 도 14의 반사형 구조는 게터가 후판의 전 영역에 위치하고 중간판에 있는 구경을 통해 기체 분자들이 자유롭게 이동할 수 있으므로 형광체에서 발생하는 기체가 인접 구경을 통해 빠른 시간내에 게터에 흡수되므로 고진공의 유지가 다른 구조에 비해 용이한 점이 특징이다.

이상 설명한 바와 같이 본 발명의 평면 전계 방출형 평판 표시장치(KFED)는 종래의 반도체 제조 프로세스를 대부분 그대로 이용하고 널리 알려진 스크린 프린팅 기술을 활용하여 종래의 마이크로 팁 구조의 전계 방출형 표시장치보다 훨씬 간단하게 제작할 수 있다.

특히, 고정밀의 공정이 요구되지 않는 평면적인 구조이기 때문에 생산설비를 위한 시설투자의 부담이 적고 제조시 높은 수율을 얻을 수 있을 것으로 예상되며, 선명성이 뛰어나고 자연색에 가까운 모든 색상을 구현할 수 있고 고해상도를 달성할 수 있다는 장점이 있다.

또한, 액정 표시장치(LCD)와는 달리 자발광 특성을 가지며 시야각이 넓은 매우 얇은 패널을 제작할 수 있으며, 대화면으로 구성하는 것이 가능하고, 이럴 경우 기존의 브라운관과는 달리 매우 가벼운 제품으로 제작할 수 있다.

아울러, 빠른 응답 특성을 가지므로 동화상처리에 매우 좋은 특성을 보일 것이며 소모 전력이 적어 에너지 효율이 상당히 좋을 것으로 예측된다.

따라서, 본 발명이 영상 표시 장치에 적용될 경우 모든 크기의 영상 표시 장치를 탑재하는 시스템의 변혁에 큰 파급 효과가 기대된다.

Claims

투명 전면판(3) 하부의 투명 애노드 전극(4) 하부에 형광체(5)가 도포되어 있는 전면판 구조(1)와, 배면판(6) 상부에 채널 절연층(8)을 사이에 두고 그 상부에 전자 방출을 위한 캐소드 전극(9)과 그 하부에 게이트 전극(7)을 위치시킨 배면판 구조(2)를 가지며, 상기 전면판 구조(1)와 배면판 구조(2)를 진공 상태하에서 상호 대향시켜서 결합한 형태를 단위 구조로 구성하고, 상기 게이트 전극(7)과 캐소드 전극(9)간에 저전압을 인가하여 상기 캐소드 전극(9)의 가장자리와 채널 절연층(8)과의 인접 부위로부터 진공채널중으로 전자를 방출시키고, 상기 애노드 전극(4)에 고전압을 인가하여 방출된 전자가 애노드 전압에 이끌려 가속되어 애노드 전극(4) 하부에 도포된 상기 형광체(5)에 부딪쳐 빛을 방사하게 하며, 상기 게이트 전극(7)과 캐소드 전극(9)간의 인가 전압의 크기를 조절하여 방출되는 전자의 양을 조절하여 빛의 밝기를 조절할 수 있도록 구성하여, 상기 단위 구조를 다수개 배열하여 하나의 화소를 구성하고 소정의 화소를 이용하여 필요한 정보를 표시하는 양면형 평면 전계 방출형 평판 표시장치.
제 1 항에 있어서, 상기 진공채널에 노출된 캐소드 전극(9)의 표면에 낮은 일함수 특성을 갖는 저일함수 물질(11a)을 더 도포하여 구성한 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 1 항에 있어서, 상기 캐소드 전극(9)과 상기 채널 절연층(8) 사이에 낮은 일함수 특성을 갖는 저일함수 물질(11a)을 더 도포하여 구성한 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 2 항 또는 제 3 항에 있어서, 상기 게이트 전극(7)과 채널 절연층(8) 사이에 저일함수 물질(11b)을 더 도포하여 상기 게이트 전극(7)과 캐소드 전극(9)사이의 인가전압의 오프셋(offset)을 낮추도록 구성한 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 1 항 또는 제 2 항 또는 제 3 항 중 어느 한 항에 있어서, 상기 캐소드 전극(9) 위의 절연층 보호막(10) 위에 보호 게이트 전극(13)을 형성하되, 캐소드 측의 전자 방출이 일어나는 영역이 상기 애노드 전극(4)측 고전압으로부터 보호될 수 있도록 그 일부를 캐소드 전극(9) 가장자리의 전자방출 영역보다 더 진공채널 영역의 중심부를 향하여 돌출된 형태로 형성하여 상기 채널 절연층(8) 윗 부분은 일정한 높이의 공간이 형성되도록 하는 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 4 항에 있어서, 상기 캐소드 전극(9) 위의 절연층 보호막(10) 위에 보호 게이트 전극(13)을 형성하되, 캐소드 측의 전자 방출이 일어나는 영역이 상기 애노드 전극(4)측 고전압으로부터 보호될 수 있도록 그 일부를 캐소드 전극(9) 가장자리의 전자방출 영역보다 더 진공채널 영역의 중심부를 향하여 돌출된 형태로 형성하여 상기 채널 절연층(8) 윗 부분은 일정한 높이의 공간이 형성되도록 하는 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
투명한 전면판(3)과, 배면판(6) 상부에 형성된 게이트 전극(7)과, 상기 게이트 전극(7) 상부에 형성된 채널 절연층(8)과, 상기 채널 절연층(8) 상부에 일정한 폭과 두께를 가진 절연층으로 형성된 애노드 전극 지지대(16)와, 상기 애노드 전극 지지대(16) 상부에 형성되는 애노드 전극(4)과, 상기 애노드 전극(4)의 윗면에 도포 형성된 형광체(5)와, 상기 애노드 전극(4)을 중심으로 좌우에는 상기 애노드 전극(4)보다 높은 위치까지 격벽 구조의 도전체로 형성된 보호 및 편향 게이트(14)와, 상기 보호 및 편향 게이트(14)와 상기 채널 절연층(8) 사이에 형성되는 일정한 두께를 갖는 절연층을 포함하여 단위 구조로 형성하고, 상기 보호 및 편향 게이트(14)보다 더 높은 격벽 구조로 상기 보호 및 편향 게이트(14) 사이에 각각 일정한 거리를 두고 상기 채널 절연층(8) 위에 대칭구조로 위치되어 다수개의 상기 단위 구조를 격리하면서 상기 전면판(3)과 배면판(6)을 진공 채널을 형성하여 지지하는 절연체 격벽(15)과, 상기 보호 및 편향 게이트(14)를 중심으로 각각의 상기 애노드 전극(4)의 반대편에 절연체 격벽(15)과의 사이에 약간의 거리를 두고 상기 채널 절연층(8) 위에 위치시키되, 상기 절연체 격벽(15)이 그 위에 일부 중첩하여 위치하도록 형성한 캐소드 전극(9)을 포함하여 구성하여 게이트 전압(V_GK)에 의하여 상기 캐소드 전극(9)으로부터 방출되는 전자가 보호 및 편향 게이트(14)를 넘어 곡선을 그리며 가속되어 상기 애노드 전극(4)위에 도포된 형광체(5)에 부딪혀 방사되는 빛이 투명한 상기 전면판(3)을 통하여 투과하도록 구성한 것을 특징으로 하는 일체형 평면 전계 방출형 평판 표시장치.
제 7 항에 있어서, 상기 진공채널에 노출된 캐소드 전극(9)의 표면에 낮은 일함수 특성을 가지는 저일함수 물질(11a)을 코팅하여 구성한 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 7 항에 있어서, 상기 캐소드 전극(9)과 상기 채널 절연층(8) 사이에 낮은 일함수 특성을 갖는 저일함수 물질(11a)을 더 도포하여 구성한 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 8 항 또는 9 항에 있어서, 상기 게이트 전극(7)과 상기 채널 절연층(8)사이에 저일함수 물질(11b)을 도포하여 상기 게이트 전극(7)과 캐소드 전극(9) 사이의 인가전압의 오프셋(offset)을 낮추도록 구성한 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
전면판(3)의 하부에 투명한 재질의 게이트 전극(7)과, 상기 게이트 전극(7) 하부에 형성된 투명한 재질의 채널 절연층(8)과, 상기 채널 절연층(8)의 하부에 전자 방출을 위하여 형성된 투명한 재질의 캐소드 전극(9)과, 상기 캐소드 전극(9)의 하부에 형성된 절연층 보호막(10)으로 이루어진 전면판 구조(1)와, 배면판(6)에는 상기 전면판(3)과 대향하는 쪽으로 빛의 반사율이 높은 금속으로 애노드 전극(4)을 형성하고 그 위에 형광체(5)를 도포하여 배면판 구조(2)를 구성하며, 상기 전면판 구조(1)와 배면판 구조(2)를 진공채널 공간을 두고 상호 대향시켜 지지대(17)를 이용하여 접합하여 단위 구조를 형성하고, 상기 단위 구조를 다수개 배열하여 상기 캐소드 전극(9)에서 방출된 전자가 상기 형광체(5)와 충돌하여 발생하는 빛이 상기 전면판(1)의 투명 캐소드 전극(9)과 투명 채널 절연층(8) 및 투명 게이트 전극(7)을 통과한 후 전면 외부로 방사되도록 하여 화소를 구성하고 소정의 화소를 이용하여 필요한 정보를 표시하는 반사형 평면 전계 방출형 평판 표시장치.
제 11 항에 있어서, 상기 진공채널에 노출된 캐소드 전극(9)의 표면에 낮은 일함수 특성을 가지는 저일함수 물질(11a)을 도포하여 구성한 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 11 항에 있어서, 상기 캐소드 전극(9)과 상기 채널 절연층(8) 사이에 낮은 일함수 특성을 갖는 저일함수 물질(11a)을 더 도포하여 구성한 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 12 항 또는 13 항에 있어서, 상기 게이트 전극(7)과 상기 채널 절연층(8)사이에 저일함수 물질(11b)을 도포하여 상기 게이트 전극(7)과 캐소드 전극(9) 사이의 인가전압의 오프셋(offset)을 낮추도록 구성한 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 11 항 또는 제12 항 또는 제 13 항 중 어느 한 항에 있어서, 상기 절연층 보호막(10) 하부에 보호 게이트 전극(13)을 형성하되, 캐소드 측의 전자 방출이 일어나는 영역이 상기 애노드 전극(4)측 고전압으로부터 보호될 수 있도록 그 일부를 캐소드 전극(9) 가장자리의 전자방출 영역보다 더 진공채널 영역의 중심부를 향하여 돌출된 형태로 형성하여 상기 채널 절연층(8) 아래 부분은 일정한 높이의 공간이 형성되도록 하는 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.
제 14 항에 있어서, 상기 절연층 보호막(10) 하부에 보호 게이트 전극(13)을 형성하되, 캐소드 측의 전자 방출이 일어나는 영역이 상기 애노드 전극(4)측 고전압으로부터 보호될 수 있도록 그 일부를 캐소드 전극(9) 가장자리의 전자방출 영역보다 더 진공채널 영역의 중심부를 향하여 돌출된 형태로 형성하여 상기 채널 절연층(8) 아래 부분은 일정한 높이의 공간이 형성되도록 하는 것을 특징으로 하는 평면 전계 방출형 평판 표시장치.